DE2719291A1 - Datenspeichersystem - Google Patents

Datenspeichersystem

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DE2719291A1 DE19772719291 DE2719291A DE2719291A1 DE 2719291 A1 DE2719291 A1 DE 2719291A1 DE 19772719291 DE19772719291 DE 19772719291 DE 2719291 A DE2719291 A DE 2719291A DE 2719291 A1 DE2719291 A1 DE 2719291A1
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Description

Oie Erfindung betrifft ein Datenspeichersystem mit einem Speicher für wahlfreien Zugriff und einen mit diesem verbundenen Puffer, in dem zeitweilig ein von dem Puffer ausgelesenes Wort gespeichert wird.
Derartige Speicher für einen wahlfreien Zugriff können unter Verwendung von MOS- (Metal1-Oxid-Halbleiter-) Halbleiterelementen hergestellt werden.
In einem bekannten Datenspeichersystem der eingangs genannten Art wird als Reaktion auf einen Treiberimpuls ein Adressenwort parallel von dem Speicher mit wahlfreiem Zugriff ausgelesen und in einen Pufferspeicher unter Kontrolle eines Ausblendimpulses eingegeben, der in bezug auf den Treiberimpuls so verzögert 1st, daß das adressierte Wort am Ausgangsende der Leseleitungen auftreten kann. Wenn das adressierte Wort in den Puffer eingegeben 1st, steht es zur nachfolgenden Auslesung für Verarbeitungsvorrichtungen zur Verfügung.
Bekannte Datenspeichersysteme dieser Art besitzen den Nachteil, daß sie schwerfällig und langsam arbeiten in bezug auf das Verstreichen der Zeit zwischen dem an den Spe.ch.r angelegten Treiber-Impuls und dem Zugriff des adressierten Worts in dem Ausgangspuffer.
Es 1st eine Aufgabe der vorliegenden Erfindung, ein Datenspeichersystem der obengenannten Art aufzuzeigen, in dem diese Nachteile nicht auftreten.
Diese Aufgabe wird gelöst durch Zeitsteuervorrichtungen, die Puffereingangssteuersignale und Pufferausgangssteuersignale liefern, durch die der Puffer zum Empfang von Datensignalen wirksam gemacht wird, durch die ein Wort repräsentiert wird und der
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Inhalt des Puffers einer Verarbeitungsvorrichtung zugeführt wird, wobei das Ausgangssteuersignal beginnt bevor das Eingangssteuersignal endet und wobei Prüfvorrichtungen das genannte Wort prüfen und ein Fehlersignal erzeugen, wenn ein Fehler darin vorhanden ist zu einer Zeit, wenn das Ausgangssteuersignal endet.
Ein Datenspeichersystem der vorangehend gema'ß der Erfindung spezifizierten Art kann somit ein adressiertes Wort sehr schnell zur Verfügung stellen, da eine Überlappung der Puffereingangs- und -ausgangssteuersignale erfolgt. Durch eine Testvorrichtung kann angezeigt werden, ob ein Fehler in dem wiedergewonnenen Wort vorhanden ist.
Bei der praktischen Durchführung einer Operation eines Speichers mit wahlfreiem Zugriff wurde festgestellt, daß die Datenbitzugriffszeiten von verschiedenen Elementen unterschiedlich sind, d. h. es vergehen unterschiedliche Zelten zwischen dem Zeitpunkt des Beginns eines Treibersignals, das an den Speicher angelegt wird, und dem Zeitpunkt, zu dem die Signale erzeugt werden, die auf den Leseleitungen des Speichers das adressierte Wort darstellen, In diesem Zusammenhang wird unter einer "typischen Datenb1tzugr1ffszeit" die Durchschnittszeit der Datenbi tzugrif f szei t aller in den Speicher vorhandenen Elemente verstanden. Durch eine "ungünstigste Datenbi tzugrif f szei tH wird die Zeit verstanden, die von dem Beginn der Einleitung einer Speicherleseoperation und dem Auftreten der Datenbitausgangssignaie bei den Elementen vergeht, die am langsamsten reagieren. Unter praktischen Arbeitsbedingungen kommt es manchmal vor, daß Speicherelemente keine Datenbitausgangssignale liefern bis die ungünstigste Antwortzelt vergeht.
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Gemäß einem weiteren Merkmal der Erfindung beendet die Zeitsteuervorrichtung das Pufferausgangssteuersignal nach einer typischen Datenbitzugriffsze1t aber vor der ungünstigsten Datenbitzugriffszeit.
Im folgenden wird die Erfindung im einzelnen beschrieben, wobei auf die beiliegenden Zeichnungen Bezug genommen wird, die ein Ausführungsbeispiel darstellen. In diesen zeigen
Fig. 1 ein Blockschaltbild eines Datenspeichersystems ;
Fig. 2 ein Zeitdiagramm zur Erläuterung der Arbeitsweise des Systems nach Fig. 1;
Fig. 3 ein Diagramm zur Darstellung der Erzeugung der Zeitsignale, die in dem System nach Fig. 1 verwendet werden und
Fig. 4 ein Schaltbild einer weiteren
Vorrichtung zur Erzeugung der Zeitsignale, die in dem System nach Fig. 1 verwendet werden können.
Zunächst wird auf Fig. 1 Bezug genommen, in der eine Vorrichtung gemäß der vorliegenden Erfindung dargestellt ist» in der ein Speicher 10 mit wahlfreiem Zugriff zur Speicherung von Daten in Form von binären oder binärcodierten Bits enthalten ist. Die Technik eines Speichers mit wahlfreiem Zugriff und die Anordnung zum Gewinnen der gespeicherten Informationen sind allgemein bekannt. Wenn der Speicher 10 mit einer bestimmten Adresse angesprochen wird, so wird das in dieser Adresse gespeicherte Informationswort bitparallel zu einem Register oder Ausgangspuffer 11 übertragen. Der Puffer 11 empfängt die Datenbits und speichert diese zeitweise. Für diesen Zweck wird der Puffer 11 durch ein Puffereingangssteuersignal geöffnet, so daß die Informationen von dem Speicher 10 in den Puffer 11 eingegeben werden können, 709845/1075
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Das Eingangspuffersteuersignal ClT wird von einem Speichersteuerkreis 12 an den Puffer 11 angelegt. Somit wird beim Anlegen des ÜT-Signals der Puffer 11 wirksam gemacht und kann danach Datenbits von dem Speicher zur zeitweiligen Speicherung und zur Rückübertragung zu einem erforderlichen Untersystem über Datenübertragungsleitungen, wie beispielsweise über eine Datensammelleitung 14, übertragen. Die an dem Puffer 11 angelegten Daten werden ebenso einer Paritätsprüfvorrichtung zugeführt, die die Parität der an den Puffer 11 übertragenen Information prüft. Wenn die Paritätsbedingung nicht erfüllt ist, entsteht auf der mit der Torschaltung 17 verbundenen Leitung 16 ein Signal mit einem hohen Pegel.
Der Inhalt des Puffers 11 wird zu der Datensammelleitung 14 übertragen, wenn ein Ausgangspuffersteuersignal in Form eines Datendurchlaßsignals MGE, das ebenfalls von der Steuervorrichtung 12 kommt, auftritt. Somit wird der Puffer 11 zuerst durch einen entsprechenden Pegel des Steuersignals UU" wirksam gemacht, wodurch der Empfang von Datenbits von dem Speicher 10 und die zeitweilige Speicherung dieser Datenbits im Puffer 11 erlaubt wird. Der Inhalt des Puffers 11 wird anschließend auf die Datensammelleitung 14 übertragen, sobald ein geeigneter Signalpegel des Datendurchlaßsignals MGE an den Puffer angelegt wird. Der Signalpegel des Datendurchlaßsignals MGE wird ebenso wie das Komplement des Puffersteuersignals tu (und dies ist CO) an die Torschaltung angelegt. Ein hoher Signalpegel des MGE, CO und der Ausgang der Paritätsprüfvorrichtung 15 auf der Leitung entsteht als Ergebnis eines auf der Leitung 19 auftretenden Fehlersignalpegels.
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Dieser Signalpegel wird dann zu einem erforderlichen Untersystem (nicht gezeigt) übertragen, um anzuzeigen, daß der Inhalt des Puffers 11, der Über die Datensammelleitung 14 zu übertragen ist, fehlerbehaftet ist und daß ein Wiederholungsversuch durchgeführt wird, um nochmals den Inhalt des Puffers 11 zu lesen. Der Feh1er-/Wiederversuchspegel auf der Leitung 19 wird ebenfalls zurück zur Steuervorrichtung 12 Übertragen, um eine wiederholte Lesung des Puffers 11 zu erlauben.
Die Steuervorrichtung 12 empfängt ein Takteingangssignal über die Leitung 21, das von einer internen oder externen Quelle abgeleitet werden kann. Wenn das Datenspeichersystem mit einem Verarbeitungssystem zusammen verwendet werden soll, kann der zur Verfügung stehende Systemtakt für die Steuervorrichtung in geeigneter Weise verwendet werden. Wenn das System eine Datensammelleitung, wie beispielsweise die Sammelleitung 14, enthält und die Datensammelleitung ein Taktsystem aufweist, kann der an die Steuervorrichtung anzulegende Takt von dem Systemtakt der Sammelleitung abgeleitet werden. Des weiteren 1st es auch möglich, daß in einem vollständig asynchron arbeitenden System der interne Takt des Speichers Π zur Erzeugung der erforderlichen Zeitsteuerung der Steuervorrichtung 12 herangezogen werden kann, um die hler erforderlichen Zelttakt- und Steuersignale, wie sie 1m nachfolgenden noch 1m einzelnen beschrieben werden, abzuleiten.
Im folgenden wird auf Fig. 2 Bezug genommen, wobei nochmals darauf hingewiesen wird, daß die Folge von Ereignissen ausgelöst wird zu einer bestimmten Zelt durch ein Taktsignal, das an die Steuervorrichtung 12 1n F1g. 1 angelegt wird. Zur erleichterten Erläuterung wird angenommen, daß der Zeitpunkt 25 in Flg. 2 ein
Referenzpunkt 1st, von dem aus die verschiedenen
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Ereignisse auftreten. In Fig. 2 kann der Referenzzeltpunkt z. B. als Ergebnis eines auftretenden Taktimpulses 26 erscheinen, der von einer externen Taktquelle angelegt wird oder der in einfacher Weise durch Triggerung eines Speichertaktes 27 als Ergebnis von der Prüfung des Speicherzugriffszyklus entsteht. Der Einfachheit halber wird angenommen, daß das hler beschriebene System in Obereinstimmung mit einem Sammelschienentakt arbeitet und daß der Sammelschienentakt eine Ausleseoperation startet.
Wenn der Speicherzugriffszyklus begonnen hat, werden Daten von dem Speicher 10 an den Puffer 11 angelegt. Die von dem Speicher gelieferten Daten erreichen den Puffer zu verschiedenen Zeiten in Abhängigkeit von dem speziellen Speicherelement, von dem das jeweilige Datenbit ausgelesen wird. Wie in Fig. 2-D gezeigt ist, würde ein Datenbit normalerweise den Puffer zu einer typischen üblichen Datenbitzugriffszeit 30 erreichen. In der Praxis werden die meisten Datenbits innerhalb einem sehr genau voraussagbaren Bereich 32 um die Zeit 30 herum empfangen werden. Ein sehr geringer Prozentsatz der Speicherelemente werden jedoch eine schlechte Charakteristik besitzen. Diese speziellen Elemente können bewirken, daß die in Ihnen gespeicherten Daten, die aus ihnen ausgelesen werden sollen, später als der größte Teil der übrigen Datenbits am Pufferspeicher auftreten. Dieser Teil der Wellenform ist 1n Flg. 2-D in gestrichelten Linien 31 angedeutet, so daß ein Zeitbereich vorhanden 1st, Innerhalb dem die spät ankommenden Bits von dem Speicher erwartet werden. Es 1st somit ersichtlich, daß eine ungünstige Datenbitzugriffszeit, die bei 34 angedeutet 1st, d1e?größte Verzögerung darstellt« die durch den Empfang der Datenbits von dem Speicher auftritt.
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Der in Fig. 1 gezeigte Puffer 11 wird durch einen Signalpegel geöffnet, so daß er die aus dem Speicher 10 ausgelesenen Daten empfangen und kurzzeitig speichern kann. Dieser Signalpegel ist in Fig. Z gezeigt und wird als Puffersteuersignalpegel ZU bezeichnet, der an den Puffer zu einer Zeit angelegt wird, die im wesentlichen kurz vor der üblichen Datenbitzugriffszeit 30 liegt. Ein Datentorsignalpegel MGE, wie er in Fig. 2-E gezeigt ist, wird an den Puffer 11 angelegt, um den Inhalt von dem Puffer 11 auf die Datensammelleitung 14 zu übertragen. Der Datentorsignalpegel MGE beginnt mit dem Ende des Zeitbereiches 32 und öffnet kontinuierlich den Puffer 11 für eine Zeit, die sich über den ungünstigsten Datenbit-1ieferzeiträum 34 erstreckt. Da somit der Ausgangspuffertaktsignalpegel ΠΤ und der Datentorsignalpegel MGE gleichzeitig während einer Periode auftreten, die sich von dem Ende der typischen Datenbitiieferzeit 32 bis zu einer ungünstigsten Datenbitiieferzeit erstreckt, können die durch den Puffer von dem Speicher empfangenen Daten während der Zeit nicht lediglich in den Puffer gegeben werden, sondern sie können auch unmittelbar der Datensammelleitung oder einer anderen ausgewählten Untereinheit zugeführt werden, wenn an diesen Stellen Daten von dem Speichersystem empfangen werden sollen. Somit ist die Zugriffszeit für das Speichersystem kurz.
In dem außergewöhnlichen Fall, daß ein Datenbit von dem Speicher ankommt, nachdem die ungünstigste Datenbi ti ieferzeit vorbei ist und das Datenbit in einer solchen Position einer Information, die übertragen werden soll, somit unkorrekt ist, erfolgt in Folge der Paritätsprüfung eine Anzeige dieses Paritätsfehlers. Wie aus Fig. 1 hervorgeht, hebt die Paritätsprüfvorrichtung 15 den Pegel an dem Ausgangssignal dieser auf der Leitung 16 an und legt diesen Pegel an die Torschaltung 17. Der Datentorsignalpegel MGE wird ebenfalls an die Torschaltung 17
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angelegt sowie das Komplement des Puffersteuersignal pegels CO (Fig. 2-G). Wenn diese drei Signalpegel jeweils einen hohen Wert aufweisen, wird ein Fehler-/Wiederversuchssignal auf der Ausgangsleitung 19 erzeugt, so daß es für die Untersysteme, die die Information von dem Puffer 11 empfangen sollen möglich ist, einen Fehler zu erkennen, der in der empfangenen Nachricht vorhanden ist. Dieses Signal verursacht ebenfalls einen "Wiederholungsversuchszyklus", durch den nochmals der Inhalt des Puffers 11 auf die Datensammelleitung 14 gegeben wird. Der Wiederholungsversuch oder die Wiederholungsübertragung des Inhalts des Puffers 11 erscheint in dem nächsten Sammelschienentakt. Dies erfolgt somit eher als die Veranlassung eines vollständigen neuen Speicherzugriffszyklus. Das Wiederversuchssignal, das als Ergebnis der Paritätsprüfung erzeugt wurde, die Anlegung des Datentorsignalpegels und das Ausgangspuffertaktsignalkomplement vereinfachen die Durchführung der Regeneration des Datentorsignalpegels MGE zur wiederholten Taktierung des Puffers und Rückübertragung des Inhalts über die Leitung 14.
In einem praktischen Fall weist der Sammelschienentaktimpuls in Fig. 2-B eine Periode von 56 Nanosekunden auf; das hier betrachtete spezielle System beansprucht eine Zeit, zu der eine solche Verzögerung im Speichersystem vorliegt, daß die Daten am Ende der siebten Taktperiode oder am Ende von 392 Nanosekunden zur Verfügung stehen. Die Elemente der Speichervorrichtung würden die entsprechenden Datenbits gut innerhalb dieser Zeitperiode liefern und die übliche Datenbitzugriffszeit, die in Fig. 2-D angedeutet ist, würde die Taktierung des Ausgangspuffers mit dem Datentorsignalpegel MGE zulassen. Somit erscheint die Vorderkante des Datentorsignalpegeli MGE am siebten Takt des Systems. Dieser Signalpegel wird aufrechterhalten für eine Taktperlode von 56 Nanosekunden. Während dieser Zeit wird der Inhalt des Puffers für die übertragung zu der Datensammelleitung zur Verfügung stehen.
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Das Puffersteuersignal ÜTT wird in ausreichender Zeit vor den Beginn des siebten Taktes erzeugt, um dem Puffer für den Empfang für die von dem Speicher kommenden Daten wirksam zu machen. Die Vorderkante des Signals ZU liegt somit etwa 100 Nanosekunden vor dem siebten Takt. Wenn das Datensignal MGE entfernt wird (dies erfolgt, wenn der Pegel auf seinen hohen Pegel zurückkehrt, der gegenüber seinem während des Betriebes liegenden niedrigen Pegel liegt, so daß durch letzteren ein Pegel erzeugt wird, durch den der Puffer wirksam gemacht wird) und das Signal CD" entfernt wird, wird die Torschaltung 17 wirksam, um die vorangehend erwähnte Fehleranzeige zu erzeugen, wodurch ein vorhandener Fehler angezeigt wird. Das Komplement CO des Pufferspeichersignals ZU "taktet" die Torschaltung 17 am Ende der Torperlode für den Ausgangspuffer. Wenn somit ein Paritätsfehler bei der übertragung des Pufferinhaltes zu der Sammelleitung vorhanden war, wird ein Fehier'/Wiederholungsversuchssignal auftreten und ein Wiederholungsversuch wird durchgeführt. Dieser Wiederholungsversuch benötigt jedoch keinen kompletten neuen Speicherzugriff. Für die Erzeugung des Datentorsignalpegels MGE, der an dem Puffer angelegt wird, wird lediglich der na'crstr zur Verfügung stehende Takt benötigt. In c'em hler zur Darstellung ausgewählten System 1st der nächste zur Verfügung stehende Takt (der eine ausreichende Zeitverzögerung in den verschiedenen Elementen erlaubt) der neunte Takt.
Die Wesentlichkeit der Zelteinsparung, die bei dem erfindungsgemäßen System erreicht werden kann, geht aus der Zeitdarstellung des hler beispielsweise beschriebenen Schemas hervor. Die Verwendung des Datentorsignalpegels, der kurz nach einer typischen Datenbitzugriffszeitperiode auftritt anstelle der ungünstigsten Datenbitzugriffszeit, bewirkt eine Einsparung einer Taktperiode bei jeweils
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acht Taktsignalen. Diese Zeiteinsparung tritt jeweils bei jedem Zugriff zu dem Speichersystem auf. Des weiteren wird, wenn ein Fehler auftritt, ein Wiederholungsversuch wirksam, in dem ein zusätzlicher Takt anstellle eines kompletten Wiederholungsspeicherzugriffszyklus verwendet wird.
Das Taktsystem, das als Quelle für die Zeitsteuerung verwendet wird, um die verschiedenen Signalpegel anzulegen, 1st nicht kritisch. Wie im vorangehenden erwähnt wurde, zeigt das Blockschaltbild in Fig. 1 eine externe Taktanwendung, durch die die Zeitsteuervorrichtung 12 angesteuert wird. Die Fig. 3 und 4 zeigen In etwas größerer Detaillierung die Anwendung eines externen Takts oder eines internen Takts zur Erzeugung der entsprechenden Signalpegel. Im folgenden wird auf Fig. 3 Bezug genommen, in der ein externes Taktsignal, das z. B. der 1m vorangehend beschriebene Sammelschienentakt sein kann, über eine Eingangsleitung 43 an einen Zähler 45 angelegt wird, der in einfacher Weise um eins erhöht wird, wenn jedesmal ein externer Takt empfangen wird. Der,erste Takt kann beispielsweise ein "Beginnzyklus"-Signal auf einer Leitung 46 sein, der dazu verwendet wird, um die Speichervorrichtung bezüglich des Zugriffszyklus zu triggern. Das Puffersteuersignal US wird im anschließenden zu einer Zelt erzeugt, die ausreichend vor einer typischen Datenbitiieferzeit Hegt, um sicherzustellen, daß die aus dem Speicher 1n den Puffer gelesenen Datenbits empfangen werden.
Die Zeitsteuerung des Puffersteuersignals üü" 1st nicht kritisch und kann in dem vorangehend beschriebenen System jeweils durch Verwendung des siebten Taktes abgeleitet werden, und zwar zu einer Zelt, Innerhalb der die Daten 1n typischer Weise zur Verfügung stehen, also etwa
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zu dem fünften Taktimpuls. Unter Annahme des angelegten Zwangs an das vorangehend beschriebene Speichersystem wird somit angenommen, daß die zeitweise in dem Ausgangspuffer 11 gespeicherten Daten an der Sammelleitung zu dem siebten Takt zur Verfügung stehen müssen. Demgemäß liefert der Zähler 45 auf einfache Weise einen geeigneten Datentorsignalpegel MGE nach dem Empfang des siebenten internen Taktimpulses. Wenn der neunte Taktimpuls von dem Zähler 45 empfangen wird, erfolgt die Anlegung eines Signalpegels an die Torschaltung 46, an die ebenfalls über die Leitung 47 der Signalpegel des Fehler-/Wiederholungsversuchsausgangs von der Torschaltung in Fig. 1 angelegt wird. Wenn somit der Fehler-/Wiederholungsversuchspegel hoch ist und der neunte Taktimpuls in Form eines hohen Ausgangs am Zähler 45 der Torschaltung 46 zugeführt wird, erfolgt die Erzeugung eines Oatentorsignalpegels MGE (z. B. MGE-Wiederholungsversuch), der an den Ausgangspuffer angelegt wird, um wiederum den Inhalt desselben der Sammelleitung zuzuführen. Das in Fig. 4 gezeigte Zeitgabesystem erzeugt die mit dem System der Fig. 3 vergleichbaren Signalpegel. Doch wird die Einleitung der Zeitsequenz durch einen externen Takt erzeugt, wie z. B. den Speicherzugriffsinternen Takt. Die Verwendung eines geeigneten Taktpegels auf der Leitung 52 zu dem Zeitgenerator 50 ergibt sich aus der nachfolgenden Zeitsteuerung und der Erzeugung der Signalpegel ΠΤ, MGE und MGE1. In Fig. 4 wird das Fehler-/Wiederholungsversuchssignal an die Leitung angelegt. Der Zeitgabegenerator 50 kann in Form einer üblichen bekannten Schaltung aufgebaut sein, z. B. kann er aus einem freilaufenden Taktgenerator bestehen,
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der auf einfache Weise triggerbar ist durch den an diesen anzulegenden Speicherzugriffstakt. Andere Zeitgabesysteme können jedoch zusätzlich zu den in Fig. 3 und 4 gezeigten Anordnungen verwendet werden, um d*ie entsprechenden Signalpegel zu erzeugen. Eine spezielle Technik für die Erzeugung solcher Signale ist nicht erforderlich.
Es ist somit ersichtlich, daß die im vorangehenden beschriebene Systemanordnung eine kurze durchschnittliche Zugriffszeit aufweist. Diese niedrige Zugriffszelt wird erreicht, indem der Ausgangspuffer zu der Zeit geöffnet wird, die sich ergibt aus der übertragung der Datenbits, die nach einer typischen Datenbitiieferzeit empfangen werden, aber einige Zeit vor einer ungünstigen Datenbitiieferzeit.
Trotzdem bewirkt die Triggerung oder öffnung des Ausgangspuffers,ohne auf den Empfang der letzten Datenbits zu warten (die ungünstigste Datenbitzugriffszeit), eine Reduzierung der Zeit, die für den Zugriff der gespeicherten Daten und den Empfang der geforderten Daten benötigt wird. Des weiteren erlaubt die Erzeugung eines Wiederholungsversuchssignals nach dem Auftreten eines Paritätsfehlers den Inhalt des Puffers wieder zu übertragen, ohne daß eine komplette zusätzliche Speicherzugriffsperiode beansprucht wird. Die dadurch erreichte Zeiteinsparung kann sehr wesentlich sein. Die gesamte erreichbare Zeiteinsparung wird somit durch die Tatsache vergrößert, daß die Zahl der Speicherelemente, die die gespeicherten Informationen nach der ungünstigsten Datenbitzugriffszeit liefern, so gering ist, daß sie unwesentlich ist und daß durch das Wiederholungsverfahren eine Unterdrückung der durch solche Elemente hervorgerufenen Fehler ermöglicht wird.
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Claims (1)

  1. NCR CORPORATION Dayton, Ohio (V.St.A.)
    Patentanmeldung
    Unser Az.: Case 2242/GER
    DATENSPEICHERSYSTEM
    Patentansprüche:
    Datenspeichersystem mit einem Speicher für wahlfreien Zugriff und einem Datenausgangspuffer, der mit dem Speicher verbunden ist und in dem zeltweise ein von dem Speicher ausgelesenes Wort gespeichert wird, gekennzeichnet durch Zeitsteuervorrichtungen (12), die Puffereingangssteuersignale (UO") und Pufferausgangssteuersignale (MGE) liefern, durch die der Puffer (11) zum Empfang von Datensignalen wirksam gemacht wird, durch die ein Wort repräsentiert wird und der Inhalt des Puffers (11) einer Verarbeitungsvorrichtung zugeführt wird, wobei das Ausgangssteuersignal (MGE) beginnt bevor das Eingangssteuersignal (CU") endet und wobei Prüfvorrichtungen (15, 17) das genannte Wort prüfen und ein Fehlersignal erzeugen, wenn ein Fehler darin vorhanden ist zu einer Zeit, wenn das Ausgangssteuersignal (MGE) endet.
    2. Datenspeichersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (10) eine typische Datenbitzugriffszeit und eine ungünstigste Datenbitzugriffszeit wie festgelegt aufweist und worin die Zeitsteuervorrichtung (12) das Ausgangssteuersignal (MGE) einleitet nach der typischen Datenbitzugriffszeit, aber vor der ungünstigsten Datenbitzugriffszeit.
    709845/1075
    5. April 1977
    ORIGINAL INSPECTED
    271S2SI
    3. Datenspeichersystem nach Anspruch 2, dadurch gekennzeichnet, daß die Zeitsteuervorrichtung (12) das Ausgangssteuersignal (MGE) nach der ungünstigsten Datenbitzugriffszeit beendet.
    4. Datenspeichersystem nach Anspruch 3, dadurch gekennzeichnet, daß die Zeltsteuervorrichtung (12) bewirkt, daß die Eingangs- (Zu) und Ausgangs- (MGE)-steuersignale gleichzeitig enden.
    5. Datenspeichersystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Prüfvorrichtung einen Paritätsprüfer (15) enthält, an den die Datensignale angelegt werden und dessen Ausgang mit einer Torvorrichtung (17) und der Eingang mit der Zeltsteuervorrichtung (12) verbunden ist.
    6. Datenspeichersystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Fehlersignal an die Zeitsteuervorrichtung (12) angelegt wird und bewirkt, daß ein weiteres Ausgangssteuersignal (MGE ) an den Ausgangspuffer (11) angelegt wird.
    5. April 1977 709845/1 075
DE2719291A 1976-04-29 1977-04-29 Datenspeichersystem Expired DE2719291C3 (de)

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DE2719291B2 DE2719291B2 (de) 1978-10-05
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DE2719291A Expired DE2719291C3 (de) 1976-04-29 1977-04-29 Datenspeichersystem

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CA (1) CA1070850A (de)
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