DE2921243C2 - - Google Patents

Description

Die Erfindung betrifft eine Fehlerdetektoranordnung nach dem Oberbegriff des Anspruchs 1. Eine solche Anordnung ist aus der US-PS 38 14 922 bekannt.

Die Speicherung von Digitalinformationen ist von wesentlicher Bedeutung für die richtige Arbeitsweise von Digitalrechnern. Dem Konstrukteur stehen viele Speicherarten zur Verfügung, die aufgrund ihrer jeweiligen Kennwerte ausgewählt werden können. Dynamische Speicher mit wahlfreiem Zugriff (RAM-Speicher) werden in vielen Anlagen benutzt, bei denen ein schneller Zugriff zu den gespeicherten Informationen erwünscht ist. Ein dynamischer Speicher macht es erforderlich, daß die in den einzelnen Speicherzellen abgelegten Informationen periodisch aufgefrischt werden, um einen Verlust von Informationen zu vermeiden. Dadurch werden zwar in kleinem Umfang zusätzliche Schaltungen erforderlich, aber wenn die Speicherauffrischanordnung richtig ausgelegt ist, verursacht sie keine wesentliche Vergrößerung der Zugriffszeit. Für dynamische Speichersysteme hat es sich als wünschenswert erwiesen, eine dauernde Anzeige für die Richtigkeit der gespeicherten Informationen zur Verfügung zu haben. Das gilt insbesondere für Systeme, bei denen eine Duplizierung der gespeicherten Informationen vorhanden ist, da eine frühe Feststellung fehlerhafter Informationen dazu benutzt werden kann, den fehlerhaften Speicher außer Betrieb zu nehmen und durch sein Duplikat zu ersetzen.

Die Verwendung einer Zählschaltung zur Bereit­ stellung von Adressen für das Auffrischen eines dynamischen Speichers ist bekannt (Electronic Design, 17. Februar 1972, Seiten 76 bis 81). Dort ist außerdem eine Umschaltvorrich­ tung vorgesehen, die entweder die aus der Zählschaltung abgeleitete Adresse während der Auffrischzyklen oder eine aus einem Adreßregister für normale Speicheranforde­ rungen zum Speicher gibt.

Der Erfindung liegt die Aufgabe zugrunde, eine Fehlerdetektoranordnung für ein dynamisches Speicher­ system verfügbar zu machen, die ohne zusätzlichen Zeitaufwand und bei minimalem zusätzlichem Bauteilaufwand die Fehlerprüfung des Speichers im laufenden Betrieb ermöglicht. Die Lösung der Aufgabe ist im Patentanspruch 1 angegeben.

Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche. Da erfindungsgemäß die Fehlerprüfung des Speichers während der normalen Auffrischoperationen erfolgt, findet laufend eine Fehlerprüfung der im Speicher abgelegten Informationen statt. Da die normalen Leseschaltungen mitbenutzt werden, die sont bei Auffrischoperationen nicht benötigt werden, bleibt der zusätzliche Aufwand gering. Desweiteren ergibt sich praktisch keine Vergrößerung der Zugriffszeit.

Nachstehend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigen

Fig. 1, 2 und 3 in der Anordnung nach Fig. 6 das Blockschaltbild eines Ausführungsbeispiels der Erfindung;

Fig. 4 und 5 Zeitdiagramme, die das Verständnis der Fig. 1, 2 und 3 erleichtern.

Entsprechend dem Ausführungsbeispiel gemäß Fig. 1, 2 und 3 besteht der Speicher 201 aus 416 Schaltungen, die je 4096 Speicherstellen mit je 1 Bit aufweisen, so daß sich insgesamt ein Speicherraum für 65 536 Wörter mit 26 Bits ergibt. Hinsichtlich der Auffrischung wird der Speicherraum als aufgeteilt in 512 Gruppen von Digitalwörtern mit 26 Bits angesehen, wobei jede Gruppe 128 solcher Wörter enthält. Das Auffrischen des Speichers wird durch sequenzielles Auffrischen der Gruppen von Digitalwörtern mit einer Geschwindigkeit von jeweils einer Gruppe alle 2,8 µs verwirklicht, wobei sich eine er­ wartete Gesamtauffrischzeit von etwa 1,43 ms (512 × 2,8 µs) ergibt. Der Zeitabschnitt für eine vollständige Auffrischung des Speichers wird hier als Auffrisch-Zyklus bezeichnet, und die zur Auffrischung einer Gruppe von 128 Wörtern erforder­ liche Zeit (etwa 2,8 µs) als Auffrischoperation. Aus noch zu erläuternden Gründen kann die tatsächlich sowohl für einen Auffrisch-Zyklus als auch für eine Auffrischoperation er­ forderliche Zeit geringfügig schwanken. Während jeder Auf­ frischoperation wird jeweils ein bestimmtes Wort der aufge­ frischten Wörter aus dem Speicher 201 gelesen und zu einer Pri­ tätsprüfschaltung 225 übertragen. Am Ende jedes der Auffrisch­ zyklen von etwa 1,43 µs wird das nächste Wort während der nächsten Auffrischoperation aus dem Speicher gelesen, so daß am Ende von 128 vollständigen Auffrisch-Zyklen (etwa 184 µs) die Parität jedes Digitalwortes im Speicher geprüft worden ist. Zusätzliche Schaltungen sind vorgesehen, um die Spei­ cherstelle des ersten fehlerhaften Digitalwortes in einem Auffang-Register 228 auf Grund einer Anzeige einer fehlerhaften Parität zu speichern. Diese Information läßt sich als sehr brauchbares Mittel für die Fehlerlokalisierung bei der Durchführung von Diagnoseprüfungen verwenden.

Der Speicher 201 beinhaltet 65 536 (64 K) Digitalwörter mit je 26 Bits. Jedes Digitalwort mit 26 Bits be­ steht aus 24 Informationsbits und 2 Fehlerprüfbits. Bei dem vorliegenden Ausführungsbeispiel ist jedes Fehlerprüfbit ein Paritätsbit über einen Teil der 24 Informationsbits. Der Speicher 201 besteht aus 26 Speichereinheiten, von denen nur die Einheiten 202, 203 und 204 in Fig. 2 dargestellt sind. Wenn ein Wort aus dem Speicher 201 gelesen wird, so wird je­ weils eines seiner Bits aus jedem der 26 Speichereinheiten übertragen. Jede der Speichereinheiten 202 bis 204 besteht aus 16 Speicherschaltungen entsprechend der genaueren Dar­ stellung für die Speichereinheit 202. Die obersten beiden Speicherschaltungen der Speichereinheit 202 sind als Spei­ cherschaltungen 205 und 206 bezeichnet. Die Speicherschal­ tungen des Ausführungsbeispiels sind dynamische RAM-Spei­ cher für 4096 Bits, deren Speicherraum so aufgefaßt werden kann, daß er aus 64 Zeilen mit je 64 Bits besteht. Ein ein­ zelnes Bit wird aus einer gegebenen Speicherschaltung gele­ sen oder in diese eingeschrieben, wenn der Speicherschal­ tung eine Adresse mit 12 Bits zugeführt wird, ferner eine Angabe, ob eine Lese- oder eine Schreiboperation stattfin­ den soll, und ein Betätigungssignal für die Schaltung (Chip Enable). Es können 64 Speicherzellen jeder Speicher­ schaltung gleichzeitig dadurch aufgefrischt werden, daß der Speicherschaltung eine Leseangabe, eine Zeilenadresse mit 6 Bits und ein Betätigungssignal zugeführt werden. Speicherschaltungen mit den oben angegebenen Eigenschaften sind bekannt.

Der gesamte Zugriff zum Speicher 201 erfolgt durch Adressen- und Steuerinformationen, die in ein Speicheradressenregister 207 (Fig. 2) mit 17 Bits eingegeben werden. Eine der Bit­ positionen des Speicheradressenregisters 207, nämlich die mit R bezeichnete Position, ist eine logische 1, wenn eine Leseoperation durchzuführen ist, und eine logische 0, wenn eine Schreiboperation erfolgen soll. Die Bit-Positionen 0 bis 2 des Speicheradressenregisters 207 definieren zwei der 16 Speicherschaltungen innerhalb jeder Speichereinheit, zu denen ein Zugriff erfolgen soll. Die Bit-Positionen 3 bis 8 definieren, welche Zeile der gewählten Speicherschaltungen das interessierende Bit enthält. Die Bit-Positionen 9 bis 14 definieren, welche Spalte der gewählten Speicherschaltungen das interessierende Bit enthält, und die Bitposition 15 definiert, welche der beiden gewählten Speicherschaltungen je Speichereinheit das Informationsbit liefern (oder spei­ chern) soll. Die Adresseninformation in den Speicherstellen 3 bis 14 wird direkt über einen Bus 208 zu den entsprechen­ den Eingangsanschlüssen der Speicherschaltungen jeder der Speichereinheiten 202 bis 204 entsprechend bekannten Prin­ zipien geführt.

In der nachfolgenden Erläuterung werden die innerhalb der Speichereinheit 202 ablaufenden Operationen im einzelnen beschrieben. Identische Operationen laufen jedoch in allen Speichereinheiten 202 bis 204 auf Grund der gleichen Infor­ mation ab, von denen jede Einheit entsprechend der obigen Angabe ein Bit des sich ergebenden Digitalwertes mit 26 Bits liefert. Die Information in den Bit-Positionen 0 bis 2 des Speicheradressenregisters 207 wird über einen Bus 208 einem Betätigungsdecodierer 209 in jeder Speichereinheit zugeführt. Der Betätigungsdecodierer 209 nimmt außerdem die Ausgangs­ signale eines ODER-Gatters 210 auf. Wie nachfolgend noch ge­ nauer erläutert werden soll, werden dem ODER-Gatter 210 als Eingangssignale alle von den Steuerschaltungen des vorlie­ genden Speichersystems erzeugten Betätigungssignale zugeführt, unabhängig davon, ob sie als Teil einer Auffrischoperation oder als Teil eines normalen Speicherzu­ griffs erzeugt werden. Die Betätigungssignale werden über das ODER-Gatter 210 dem Betätigungsdecoder 209 jeder Speicherein­ heit zugeführt. Der Betätigungsdecoder 209 spricht auf den Inhalt der Bit-Positionen 0 bis 2 des Speicheradressenregi­ sters 207 an und führt das empfangene Betätigungssignal zu denjenigen beiden Speicherschaltungen, die durch diese drei Bit-Positionen definiert werden. Wenn beispielsweise die Bit- Positionen 0, 1 und 2 alle logisch 0 sind, so überträgt der Betätigungsdecoder 209 die Betätigungsimpulse zu den Speicher­ schaltungen 205 und 206 über eine Leitung 211, die diesen beiden Speicherschaltungen besonders zugeordnet ist. Bei Empfang des Betätigungssignals wird die durch die Bit- Position R des Speicheradressenregisters 207 definierte Funktion für das spezielle Bit aufgeführt, das durch die Speicherpositionen 3 bis 14 des Speicheradressenregisters 207 definiert ist. Bei Durchführung einer Leseoperation wird die Information aus einer einzigen, definierten Speicher­ position in beiden betätigten Speicherschaltungen 205 und 206 zu jeweils einem der UND-Gatter 212 und 213 übertragen. Der Binärzustand der Bit-Position 15 des Speicheradressen­ registers 207 gelangt direkt zum UND-Gatter 212 sowie über einen Inverter zum UND-Gatter 213. Wenn demgemäß die Bit- Position 15 des Speicheradressenregisters 209 eine logische 1 enthält, wird das zugegriffene Bit aus der Speicherschal­ tung 205 durch das UND-Gatter 212 zu einem ODER-Gatter 214 geführt. Wenn andererseits die Bit-Position 15 des Speicher­ adressenregisters 207 eine logische 0 ist, so wird das zuge­ griffene Bit aus der Speicherschaltung 206 vom UND-Gatter 213 zum ODER-Gatter 214 übertragen. Der Ausgang des ODER-Gatters 214 der Speichereinheit 202 ist direkt mit einer gesondert zugeordneten Bit-Position in einem Ausgangsregister 215 ver­ bunden. Jede der Speichereinheiten 202 bis 204 ist einer der 26 Bit-Positionen des Ausgangsregisters 215 gesondert zuge­ ordnet und überträgt gleichzeitig unter Ansprechen auf den Inhalt des Speicheradressenregisters 207 ein einzelnes Bit an dieses Register.

Es stehen zwei Adressenquellen zur Verfügung, die den Inhalt des Speicheradressenregisters 207 liefern. Eine Quelle ist ein Register 102, das dann benutzt wird, wenn der Zentral­ prozessor einen Speicherzugriff wünscht. Die zweite Quelle, die unmittelbar folgend genauer beschrieben werden soll, ist eine Zählschaltung 216. Diese weist einen Binärzähler mit 16 Bit-Positionen auf, der vom Anfangswert 0 ausgeht und bei jedem Eingangssignal INCR um 1 weiterzählt. Trifft ein Sig­ nal INCR ein, wenn die Zählschaltung 216 im Zustand mit nur 1-Werten ist, so geht sie in den Zustand mit nur 0-Werten, und der Zyklus wiederholt sich. Die Bit-Positionen 0 bis 8 der Zählschaltung 216 definieren eine der Gruppen von 128 aufzu­ frischenden Digitalwörtern, und die Bit-Positionen 9 bis 15 geben an, welches Wort dieser aufzufrischenden Gruppe aus dem Speicher gelesen werden soll. Der Zählschaltung 216 ist eine Lese-Bezeichnungseinrichtung 229 zugeordnet, die dau­ ernd logisch 1 ist und zur Bit-Position R des Speicheradres­ senregisters 207 immer dann gegeben wird, wenn der Inhalt der Zählschaltung 216 übertragen wird.

Es sind drei grundsätzliche Anordnungen zur Einleitung von Auffrischzyklen vorgesehen. Das Speichersystem nach der Er­ findung arbeitet normalerweise in Abhängigkeit von Synchro­ nisierimpulsen, die von einem Zentralprozessor (nicht ge­ zeigt) auf einer Leitung 101 geliefert werden. Wenn der Zen­ tralprozessor keinen Speicherzugriff verlangt, starten Auf­ frischzyklen in Abhängigkeit von den Synchronisierimpulsen des Zentralprozessors. Wenn eine Speicherzugriffsanforderung des Zentralprozessors vorliegt, sind Vorkehrungen getroffen, damit die Auffrischoperation nicht in Konflikt mit den Funktionen des Zentralprozessors kommt, d. h. das Auffrischen verzögert den Zugriff des Zentralprozessors nicht. Außerdem wird für den Fall, daß die Verbindungen mit dem Zentral­ prozessor aufhören, ein System von Zeitgebern benutzt, um die Auffrischzyklen unabhängig von den Synchronisiersignalen des Zentralprozessors einzuleiten. Die folgende Erläuterung bezieht sich auf die Operationen während eines gegebenen Auf­ frischzyklus. Eine genauere Erläuterung für den Beginn eines Auffrischzyklus folgt später.

Eine Auffrischoperation fängt an, wenn eine logische 1 über die Leitung 218 als Eingangssignal an das Flip-Flop 217 gelangt. Das Flip-Fllop 217 spricht auf dieses Eingangssignal an und überträgt eine logische 1 über die Leitung 219 zum Auffrisch-Steuergerät 220 . Fig. 4 ist ein Zeitdiagramm für die Zeitsteuerungs- und Steuersignale, die zur Einleitung einer Auffrischoperation erzeugt werden, einschließlich be­ stimmter Signale, die das Auffrisch-Steuergerät 220 liefert. Man beachte, daß jede Auffrischoperation innerhalb eines Zeitabschnittes von 700 ns ausgeführt wird. Dieser Zeitab­ schnitt ist, wie später beschrieben wird, ein funktioneller Grundzeitabschnitt des Speichersystems. Die logische 1 am Ausgang des Flip-Flops 217 gelangt außerdem an ein UND-Gat­ ter 221. Dieses Gatter ist als einzelnes UND-Gatter darge­ stellt, umfaßt aber in der Praxis 17 UND-Gatter, von denen je eins einer bestimmten Bit-Position der Zählschaltung 216 oder der Lese-Bezeichnungseinrichtung 229 eindeutig zuge­ ordnet ist. Der Inhalt der Zählschaltung 216 und der Lese- Bezeichnungseinrichtung 229 werden über das UND-Gatter 221 und das ODER-Gatter 222 dem Speicheradressenregister 207 zugeführt. Das Auffrisch-Steuergerät 220 spricht auf die logische 1 vom Flip-Flop 217 an und erzeugt das Betätigungs­ signal RFCE (Fig. 4), das über das ODER-Gatter 210 weiterge­ leitet wird, um den Decoder 209 in jeder der Speichereinhei­ ten 202 bis 204 zu betätigen. Wie oben beschrieben, wird die­ ses Betätigungssignal zu denjenigen beiden Speicherschaltun­ gen gegeben, die durch den Betätigungsdecoder in jeder Spei­ chereinheit gewählt sind.

Das Auffrisch-Steuergerät 220 erzeugt außerdem ein Auffang­ signal TP, das einem UND-Gatter 223 zugeführt wird. Dieses UND-Gatter nimmt außerdem als Eingangssignal beide Teile der im Augenblick von der Zählschaltung 216 gespeicherten Adresse und das O-Ausgangssignal eines Flip-Flops 224 auf. Auf die oben beschriebene Weise wird jeweils ein Bit aus jeder Speichereinheit zu einer zugeordneten Bit-Position des Ausgangsregisters 215 übertragen. Dessen Inhalt wird direkt einer Paritätsprüfschaltung 225 zugeführt. Diese Prüf­ schaltung berechnet die Parität der 24 Informationsbits im Ausgangsregister 215 und vergleicht sie mit dem 2-Bit-Fehler­ prüfcode aus dem Speicher. Wenn die beiden Werte identisch sind, leitet die Fehlerprüfschaltung 225 keine weiteren Vor­ gänge ein. Wenn die beiden Werte nicht übereinstimmen, wird eine logische 1 über eine Leitung 226 an ein UND-Gatter 227 gegeben. Die UND-Gatter 223, 227 und das Flip-Flop 224 haben die Aufgabe, auf Grund eines Paritätsfehlers während einer Auffrischoperation eine Fehleranzeige zu erzeugen und die Adresse in der Zählschaltung 216 im Auffang-Register 228 abhängig davon festzuhalten, daß der erste Paritätsfehler von der Paritätsprüfschaltung 225 festgestellt wird.

Das Flip-Flop 224 befindet sich normalerweise im Zustand lo­ gisch 0, in welchem eine logische 1 über die Leitung 230 zum UND-Gatter 223 übertragen wird. Demgemäß wird immer dann, wenn das Auffrisch-Steuergerät 220 ein Auffangsingnal TP erzeugt, der augenblickliche Inhalt der Zählschaltung 216 in das Auffang-Register 228 gegeben. Es sei erwähnt, daß die Eingangssignale des Auffang-Registers 228 zweigleisiger Art sind, was bedeutet, daß kein Rückstellimpuls erforderlich ist, um den Inhalt des Registers zu löschen. So lange das Flip- Flop 224 eine logische 0 speichert, wird der Inhalt der Zählschaltung 216 während jeder Auffrischoperation zum Auf­ fang-Register 228 übertragen. Wenn die Paritätsprüfschaltung 225 einen Paritätsfehler feststellt, wird eine logische 1 als eines der Eingangssignale an das UND-Gatter 227 über­ tragen. Wenn das Flip-Flop 224 im Zustand 0 ist, führt die Leitung 230 eine weitere logische 1 als Eingangssignal dem UND-Gatter 227 zu. Wenn das Auffrisch-Steuergerät 220 das Signal STROBE (Fig. 4) erzeugt, gelangt dieses Signal ebenfalls als Eingangssignal an das UND-Gatter 227. Auf Grund dieser Eingangssignale gibt das UND-Gatter 227 ein Ausgangssignal logisch 1 an den Kippeingang des Flip-Flops 224. Dadurch kippt das Flip-Flop 224 in seinen Zustand logisch 1. Das Ausgangssignal logisch 1 des Flip-Flops 224 ist ein Paritätsfehlersignal. Der logische Zustand 1 des Flip-Flops 224 bewirkt, daß eine logische 0 über die Leitung 230 übertragen wird, die verhindert, daß das UND-Gatter 223 eine weitere Information von der Zählschaltung 216 zum Auffang-Register 228 gibt. Das heißt, der Inhalt der Zähl­ schaltung 216 zum Zeitpunkt der Feststellung des Paritäts­ fehlers wird im Auffang-Register 228 gespeichert und nicht verändert, bis der Zustand des Flip-Flops 224 sich ändert. Die logische 0 auf der Leitung 230 sperrt außerdem das UND- Gatter 227 und verhindert, daß weitere logische 1-Werte an den Kippeingang des Flip-Flops 224 gelangen. Demgemäß ändert sich der Zustand des Flip-Flops 224 nicht, bis ein Lösch­ signal an seinen Löscheingang angelegt wird. Dieses Lösch­ signal wird entweder vom Zentralprozessor im Verlaufe von Diagnose- und Fehlerbeseitigungs-Unterprogrammen oder durch eine Wartungsperson zugeführt, die die fehlerhafte Funktion im Speichersystem festzustellen versucht. Man beachte, daß jede von der Zählschaltung 216 erzeugte Adresse kurzzei­ tig in das Auffang-Register 228 gegeben wird. Hierbei han­ delt es sich jedoch prinzipiell um einen rein vorübergehen­ den Zustand, und man geht davon aus, daß keine Adresse im Auffang-Register 228 gespeichert wird, bis das Flip-Flop 224 auf Grund einer Paritätsfehleranzeige von der Paritäts­ prüfschaltung 225 seinen Zustand ändert. Nahe dem Ende jeder Auffrischoperation erzeugt das Auffrisch-Steuergerät 220 das Signal INCR (Fig. 4), das zur Zählschaltung 216 übertragen wird. In Abhängigkeit von diesem Signal erhöht die Zähl­ schaltung 216 ihren Inhalt als Vorbereitung auf die nächste Auffrischoperation. Das Auffrisch-Steuergerät 220 erzeugt außerdem ein Löschsignal, das zum Löscheingang des Flip-Flops 217 übertragen wird. Unter Ansprechen darauf speichert das Flip-Flop eine logische 0, wodurch die Auffrischoperation be­ endet wird.

Die obige Erläuterung einer einzelnen Auffrischoperation bil­ det die Basis für den gesamten Auffrischzyklus. Während jeder Auffrischoperation wird eine Gruppe von 128 Digitalwörtern aufgefrischt. Die spezielle, jeweils aufgefrischte Gruppe wird durch den ersten Adressenteil mit den Bits 0 bis 8 der Zähler­ schaltung 216 definiert. Durch die zweckmäßige Arbeitsweise der Zählschaltung 216 und ihre Verbindung mit dem Speicher­ adressenregister 207 wird der gesamte Speicher nach 512 Auf­ frischoperationen aufgefrisht. Wenn jede Auffrischoperation etwa 2,8 µs benötigt, kann ein vollständiger Auffrischzyklus in etwa 1,43 ms durchgeführt werden. Während jeder Auffrisch­ operation wird ein gegebenes Speicherwort, das durch den zweiten Adressenteil mit den Bit-Positionen 9 bis 15 der Zählerschaltung 216 definiert wird, aus dem Speicher ge­ lesen und an die Paritätsprüfschaltung 225 übertragen. Nach jedem Auffrischzyklus mit 512 Auffrischoperationen addiert die Zählschaltung 216 eine 1 zu ihrem zweiten Adressen­ teil, wodurch die Paritätsprüfschaltung während der nächsten 512 Auffrischoperationen eine neue Gruppe von Digitalwörtern aus dem Speicher empfängt. Demgemäß wird während jedes Auf­ frischzyklus mit 512 Auffrischoperationen eine neue Gruppe von Digitalwörtern aus dem Speicher gelesen. Nach 128 voll­ ständigen Auffrischzyklen ist jedes vom Speichersystem ge­ speicherte Digitalwort an die Paritätsprüfschaltung 225 ange­ legt worden. Falls irgendein Paritätsfehler aufgetreten ist, befindet sich die Adresse des ersten fehlerhaften Digital­ wortes im Auffang-Register 228. Wenn keine Paritätsfehler aufgetreten sind, weiß man, daß das System nur fehlerfreie Daten enthält.

Wie oben angegeben, wird eine Auffrischoperation auf drei unterschiedliche Arten eingeleitet. Eine davon sieht die Durchführung einer Auffrischoperation in Verbindung mit einer Speicheranforderung durch den Zentralprozessor derart vor, daß die Anforderung des Zentralprozessors nicht durch die Auffrischoperation verzögert wird. Immer dann, wenn der Zentralprozessor einen Zugriff zum Speicher verlangt, über­ trägt er die gewünschte Adresse (sowie Daten, wenn ein Schreibvorgang auszuführen ist) zum Speichersystem kurz vor einem Speicher-Synchronisationsimpuls auf der Leitung 101. Die vom Zentralprozessor zum Speichersystem gegebene Information beinhaltet einen Steuerabschnitt, der angibt, ob eine Lese- oder eine Schreiboperation stattfinden soll, sowie einen Gatterimpuls, der den Adressen-, Daten- und Steuerabschnitt in das Register 102 führt. Beim vorliegenden Ausführungsbeispiel umfaßt der Steuerabschnitt zwei sich gegenseitig ausschließende Bits, die in Fig. 1 mit R und W bezeichnet sind. Für eine Leseoperation ist R = 1 und W = 0. Umgekehrt ist für eine Schreiboperation W = 1 und R = 0. Die Bits R und W werden vom Register 102 als Eingangssignale zu einem ODER-Gatter 103 geführt, dessen Ausgangssignal ein Eingangssignal für ein UND-Gatter 104 ist. Demgemäß gibt immer dann, wenn der Zentralprozessor einen Speicherzugriff ver­ langt, das ODER-Gatter 103 eine logische 1 an einen Eingang des UND-Gatters 104. Der andere Eingang des UND-Gatters 104 liegt an der Leitung 101, die die Synchronisationsimpulse vom Zentralprozessor aufnimmt. Beim nächsten Synchronisati­ insimpuls nach Empfang eines Speicherzugriffs durch das Re­ gister 102 erzeugt das UND-Gatter 104 ein Ausgangssignal 1, das zum Einstelleingang eines Flip-Flops 105 übertragen wird. Das Flip-Flop geht dann in den Zustand 1 und überträgt eine logische 1 auf der Ausgangsleitung 106 zu einer Speicher­ zugriffssteuerschaltung 107, die daraufhin bestimmte Gat­ tersignale gemäß Fig. 5 erzeugt.

Der Inhalt des Registers 102 mit Ausnahme des Bits W werden als Eingangssignale an ein UND-Gatter 108 gegeben. Hierbei handelt es sich in der Praxis um eine Vielzahl von UND- Gattern, von denen jeweils eins jeder Speicherposition des Registers 102 mit Ausnahme der Position W entspricht. Ledig­ lich zur Vereinfachung ist das UND-Gatter 108 in Fig. 1 als einzelnes Gatter gezeigt. Bei Betätigung erzeugt die Speicher­ zugriffs-Steuerschaltung 107 ein Speicheradressen-Gattersig­ nal logisch 1 (MAG in Fig. 5), das zum UND-Gatter 108 über­ tragen wird. Das Signal MAG veranlaßt das UND-Gatter 108, den Adressenabschnitt und das Bit R vom Register 102 über das ODER-Gatter 222 zum Speicheradressenregister 207 zu übertragen. Durch die Einschaltung des UND-Gatters 108 wird außerdem der Datenabschnitt des Registers 102 zu einem Datenregister 231 geführt. Nach Ablauf einer Zeitspanne, die ausreicht, um sicherzustellen, daß die zum Speicheradressenregister 204 und zum Datenregister 231 übertragenen Informationen stabil sind, überträgt die Speicherzugriffs-Steuerschaltung 107 ein Spei­ cherschaltungs-Betätigungssignal (MCE in Fig. 5) auf der Lei­ tung 109. Das Signal MCE gelangt über das ODER-Gatter 210 zu allen Speichereinheiten 202 bis 204. Die Speichereinheiten 202 bis 204 sprechen auf die Eingangsadresse und das Betäti­ gungssignal aus der Speicherzugriffs-Steuerschaltung 107 durch Ausführung der durch das Bit R definierten Lese- oder Schreiboperation an.

Sowohl Lese- als auch Schreiboperationen sind innerhalb von 700 ns nach dem Synchronisationsimpuls vom Zentralprozessor beendet. Konstruktionsbedingt werden Speicherzugriffsanfor­ derungen vom Zentralprozessor jedoch nur einmal alle 1400 ns übertragen. Alle Speicherzellen des Speichers 201 können innerhalb der erforderlichen Zeitperiode aufgefrischt werden, wenn Auffrischzyklen bei etwa jedem vierten Synchronisations­ impuls vom Zentralprozessor (2,8 µs) begonnen werden. Ein Zustandszähler 110 zählt die vom Zentralprozessor auf der Leitung 101 ankommenden Synchronisationsimpulse, um anzugeben, wann eine Auffrischoperation wünschenswert ist. Der Zustands­ zähler 110 hat vier Zustände, die mit 0,0 bis 1,1 numeriert sind. Sie ändern sich in einer wiederkehrenden Binärfolge unter Ansprechen auf die Synchronisationsimpulse vom Zentral­ prozessor. Wenn demgemäß der Zustandszähler 110 zu einem ge­ gebenen Zeitpunkt im Zustand 0,0 ist, dann befindet er sich drei Synchronisationsimpulse später im Zustand 1,1. Der Zu­ standszähler 110 ist also in einem gegebenen Zustand alle vier Synchronimpulse, die etwa alle 2,8 µs auftreten. Der Zu­ standszähler 110 bewirkt eine Steuerung dadurch, daß er eine logische 1 auf der Ausgangsleitung 11 erzeugt, wenn er sich im Zustand 1,1 befindet, und eine logische 1 auf der Leitung 00, wenn er sich im Zustand 0,0 befindet. Unter normalen Be­ dingungen beginnt eine Auffrischoperation im Zustand 1,1, falls nicht eine Speicherzugriffsanforderung vom Zentralpro­ zessor während dieses Zustandes begonnen hat. In diesem Fall wird die Auffrischoperation bis zum Zustand 0,0 verschoben. Dann steht der Speicher für das Auffrischen zur Verfügung. Das ist deswegen sichergestellt, weil alle Speicheranforde­ rungen in weniger als 700 ns beendet sind und die nächste An­ forderung nicht während weiterer 700 ns eintrifft.

Immer dann, wenn der Zustandszähler 110 im Zustand 1,1 ist, wird eine logische 1 als ein Eingangssignal an ein UND-Gat­ ter 111 gegeben. Als weiteres Eingangssignal gelangt eine verzögerte Darstellung der Synchronisationsimpulse vom Zen­ tralprozessor (verzögerte Synchronisationsimpulse in Fig. 5) an das UND-Gatter 111. Das dritte Eingangssignal des UND- Gatters 111 ist das Ausgangssignal eines ODER-Gatters 112, dem als Eingangssignal eine invertierte Darstellung der Signale auf der Leitung 106 sowie ein Signal von der Spei­ cherzugriffs-Steuerschaltung 107 zugeführt werden, das mit "700 Plus" (Fig. 5) bezeichnet ist. Das Signal "700 Plus" wird logisch 1, während des zweiten Speicherzyklus von 700 ns nach Betätigung des Flip-Flops 105. Demgemäß steht der Spei­ cher für einen Zugriff während jedes Zyklus zur Verfügung, in welchem das Signal "700 Plus" eine logische 1 ist. Wenn im Zustand 1,1 das Flip-Flop 105 eine logische 0 speichert und damit angibt, daß während dieses oder des vorhergehenden Zyklus kein Speicherzugriff angefordert worden ist, so wird auf Grund des invertierten Ausgangssignals des Flip-Flops 105 eine logische 1 vom ODER-Gatter 112 zum UND-Gatter 111 über­ tragen. Diese logische 1 bewirkt zusammen mit der logischen 1, die den Zustand 1,1 angibt, und der logischen 1 für das verzögerte Synchronisationssignal, daß das UND-Gatter 111 ein Ausgangssignal logisch 1 überträgt, welches zu einem ODER-Gatter 113 gegeben wird. Das ODER-Gatter 113 gibt dann eine logische 1 auf die Leitung 218, wodurch auf die oben beschriebene Weise ein Auffrischzyklus eingeleitet wird. Wenn andererseits das Flip-Flop 105 im Zustand 1,1 eine lo­ gische 1 erzeugt, gelangt eine logische 0 als Eingangssignal an das ODER-Gatter 112 als invertiertes Ausgangssignal des Flip-Flops 105. Wenn es sich um den ersten Zeitabschnitt von 700 ns einer Speicherzugriffsanforderung handelt, ist das Signal "700 Plus" ebenfalls logisch 0. Demgemäß wird das UND- Gatter 111 nicht zur Einleitung eines Auffrischzyklus betä­ tigt. Während des folgendes Zustandes 0,0 ist das Signal "700 Plus" logisch 1. Die Ausgangssignale des Zustandszählers 110 auf der Leitung 00 und das Signal "700 Plus" vom Speicher­ zugriffs-Steuergerät 107 werden als Eingangssignale einem UND-Gatter 114 zugeführt. Die Kombination des Zustandes 0,0 und die logische 1 des Signals "700 Plus" veranlaßt das UND- Gatter 114, eine logische 1 zum ODER-Gatter 113 zu übertra­ gen, wodurch eine Auffrischoperation im Zustand 0,0 ermöglicht wird. Wenn das Eingangssignal logisch 0 des ODER-Gatters 112 vom Flip-Flop 105 im Zustand 1,1 empfangen wird, der mehr als 700 ns nach Betätigung des Flip-Flops 105 auftritt, wird ein logisch 1-Signal "700 Plus" über das ODER-Gatter 112 zum UND-Gatter 111 gegeben. Durch die Kombination des verzögerten Synchronisationssignals, des Zustandes 1,1 und der logischen 1 vom ODER-Gatter 112 wird das UND-Gatter 111 betätigt, das dann wiederum die Auffrischschaltungen im Zustand 1,1 star­ tet.

Bei einem Betrieb auf die oben erläuterte Weise beginnt eine Auffrischoperation in jedem Zustand 1,1, wenn keine Spei­ cherzugriffsanforderungen vom Zentralprozessor auftreten. Falls solche Anforderungen aber auftreten, beginnt eine Auf­ frischoperation im Zustand 1,1 oder 0,0, abhängig von dem Zeitpunkt, zu dem diese Anforderungen eintreffen.

Es ist außerdem wichtig, ein System zu schaffen, das arbeits­ fähig ist, wenn die Synchronisationsimpulse vom Zentralpro­ zessor nicht mehr auftreten. Zu diesem Zweck ist bei dem vor­ liegenden Ausführungsbeispiel ein Zwei-Mikrosekunden-Zeit­ geber 115 vorgesehen, der die Zeitintervalle zwischen den Synchronisationsimpulsen vom Zentralprozessor zählt. Wenn kein Synchronisationsimpuls für 2 µs eintrifft, betätigt der Zeitgeber 115 eine Impulsschaltung 116, die alle 2,8 µs einen Impuls logisch 1 erzeugt, von denen jede über ein ODER- Gatter 113 zum Flip-Flop 217 übertragen wird, um die Auf­ frischfunktion dauernd zu betätigen. Wenn die Synchronisa­ tionssignale des Zentralprozessors wiederkehren, schaltet der Zeitgeber 115 die Impulsschaltung 116 ab, und die Auf­ frischoperationen werden wieder durch die Synchronisations­ signale des Zentralprozessors gesteuert.

Die obige Erläuterung betrifft ein System mit bestimmten Eigenschaften. Die Grundgedanken der Erfindung lassen sich jedoch auf jedes dynamische Speichersystem anwenden, bei dem die gespeicherten Digitalwörter in Gruppen von n Digitalwörtern aufgefrischt werden und das Speichersystem m solcher Gruppen speichert. Ein erster Adressengenerator zur Definition von Gruppen mit m möglichen Ausgangszuständen steuert das sequenzielle Auffrischen aller Gruppen von Digi­ talwörtern. Ein zweiter Adressengenerator mit n möglichen Ausgangszuständen wählt ein Wort aus jeder aufgefrischten Gruppe zur Prüfung seiner Parität. Der Stand des zweiten Zählers sollte nach jedem vollständigen Zyklus von m Gruppen­ auffrischvorgängen weitergeschaltet werden, um eine neue Gruppe von Digitalwörtern während jeder nachfolgenden Auf­ frischung des gesamten Speichers zur Paritätsprüfung zur Ver­ fügung zu stellen. Bei einem Betrieb nach der vorgehenden Erläuterung wird der gesamte Speicher nach m Auffrischopera­ tionen aufgefrischt und die Parität der gespeicherten Digital­ wörter wird nach m × n Auffrischoperationen geprüft.

Claims (5)

1. Fehlerdetektoranordnung für ein dynamisches Speichersystem mit einem dynamischen Halbleiterspeicher (201) zur Aufnahme einer Vielzahl von Digitalwörtern, die je einen Informationsteil und einen zugeordneten Fehler­ prüfteil aufweisen, wobei die Digitalwörter in Gruppen mit je einer vorbestimmten Anzahl von Digitalwörtern gespeichert sind, mit einem Speicheradressenregister (207), mittels dem unter Ansprechen auf darin bereitge­ stellte Adressensignale Digitalwörter aus dem Speicher in ein Ausgangsregister (215) ausgelesen werden,
mit einer Auffrischschaltung für den dynamischen Speicher, die wiederholt Auffrischoperationen durchführt, wobei während jeder Auffrischoperation eine Gruppe von Digitalwörtern aufgefrischt wird, und
mit einer Fehlerprüfschaltung (225), die für jedes aus dem Speicher gelesene Digitalwort feststellt, ob dessen Informationsteil dem zugeordneten Fehlerprüfteil richtig entspricht und ein Fehlersignal erzeugt, wenn dies nicht der Fall ist, dadurch gekennzeichnet,
daß während jeder Auffrischoperation eine Zählschaltung (216) Adressensignale bereitstellt, die eine Gruppe von aufzufrischenden Digitalwörtern und ein bestimmtes Digitalwort dieser Gruppe definieren, und
daß Schaltungen (221, 222) vorgesehen sind, die während jeder Auffrischoperation die das bestimmte Digitalwort definierenden Adressensignale an das Speicheradressen­ register (207) führen,
wodurch die Fehlerprüfschaltung (225) unter Ansprechen auf jedes während Auffrischoperationen aus dem Speicher gelesene Digitalwort feststellt, ob dessen Informations­ teil den zugeordneten Fehlerprüfteil richtig entspricht und ein Fehlersignal erzeugt, wenn dies nicht der Fall ist.

2. Fehlerdetektoranordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Registerschaltung (228) vorgesehen ist, die unter Ansprechen auf die Fehlersignale die Speicheradresse desjenigen Digitalwortes speichert, für das das Fehlersignal erzeugt worden ist.

3. Fehlerdetektoranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Registerschaltung (228) unter Ansprechen auf die Fehlersignale auch die Adressen­ signale für die zugehörige Gruppe von aufzufrischenden Digitalwörtern speichert.

4. Fehlerdetektoranordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß Schaltungen (223, 224) vorge­ sehen sind, die unter Ansprechen auf die Fehlersignale verhindern, daß weitere Adressensignale in die Register­ schaltung (228) gegeben werden.

5. Fehlerdetektoranordnung nach einem der Ansprü­ che 1 bis 4, dadurch gekennzeichnet, daß die Zählschaltung (216) über die Schaltungen (221, 222) innerhalb eines Auffrischzyklus nacheinander Adressen­ signale zur Durchführung von Auffrischoperationen für alle Gruppen der im Speicher (201) abgelegten Digital­ wörter erzeugt und daß während aufeinanderfolgender Auffrischzyklen jeweils ein anderes, bestimmtes Digital­ wort jeder Gruppe von aufzufrischenden Digitalwörtern aus dem Speicher liest, derart, daß innerhalb einer Anzahl von Auffrischzyklen, die gleich der Anzahl von Digitalwörtern in jeder Gruppe von Digitalwörtern ist, alle Digitalwörter im Speicher (201) geprüft werden.