DE2644733A1 - Verfahren und vorrichtung zum direkten ueberpruefen des fehlerfreien betriebs von speichern bei der sequentiellen datenverarbeitung - Google Patents
Verfahren und vorrichtung zum direkten ueberpruefen des fehlerfreien betriebs von speichern bei der sequentiellen datenverarbeitungInfo
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- DE2644733A1 DE2644733A1 DE19762644733 DE2644733A DE2644733A1 DE 2644733 A1 DE2644733 A1 DE 2644733A1 DE 19762644733 DE19762644733 DE 19762644733 DE 2644733 A DE2644733 A DE 2644733A DE 2644733 A1 DE2644733 A1 DE 2644733A1
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- Techniques For Improving Reliability Of Storages (AREA)
Description
CSELT Centro Studi e Laboratori Telecomunicazioni s.p.a.,
Turin, Italien
Verfahren und Vorrichtimg zum direkten überprüfen des fehlerfreien
Betriebs von Speichern bei der sequentiellen Datenverarbeitung
Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff
des Anspruchs 1 und auf eine Vorrichtung zur Durchführung des Verfahrens
.
Bei der Verwendung sequentieller logischer Schaltwerke, z.B. Rechenwerke,
für die Datenverarbeitung können möglicherweise aufgrund eines Schaltungsausfalls oder anderer Ursachen anormale Funktionen
des Speichers oder eines seiner Teile auftreten. Es ist dann notwendig, so schnell als möglich herauszufinden, ob dieser Fehler
einmalig ist und auf äußeren zufälligen Ursachen beruht oder ob er ein systematischer Fehler ist, der vom Speicher selbst verursacht
wird und in diesem Fall die Ergebnisse der gerade stattfindenden Datenverarbeitung beeinflussen kann, was das Umschalten auf
eine mjögliche Ersatzgarnitur erforderlich macht. Diese systematischen
Fehler beruhen im allgemeinen auf der konstanten Unfähigkeit
einiger Speicherzellen, den hohen booleschen Wert oder den
niedrigen booleschen Wert aufzuzeichnen, oder auf der konstanten
Unfähigkeit, festgelegte Stellen bzw. Adressen des Speichers zu erreichen.
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Zur Feststellung dieser systematischen Ursachen sind bereits Verfahren
vorgeschlagen worden, die auf einer sowohl an den zu speichernden
Daten als auch an den Adressen, in denen die Daten gespeichert werden sollen, durchgeführtenParitätskontrolle beruhen,
sowie auch Verfahren, die auf der sogenannten "Echo-Kontrolle" beruhen,
also auf dem Vergleich zwischen dem, was in eine Speicher- |
stelle eingeschrieben werden soll, und dem, was tatsächlich eingeschrieben wird. In beiden Fällen wird das System außer Betrieb
gesetzt, wenn der Fehler in mehreren aufeinanderfolgenden Zyklen einer logischen Operation wiederholt wird.
Diese bekannten Verfahren haben jedoch schwerwiegende Nachteile. Vor allem kann mit Hilfe der Paritätskontrolle ein Adressierfehler
oder die Anwesenheit eines falschen Bits in einer Speicherzelle gewöhnlich festgestellt werden, sobald der Fehler stattfindet.
Beim Wiedereinschreiben dessen, was ausgelesen wurde, in den Speicher
auf der selben Adresse wird die Parität wiederum auf der Basis der Adresse oder der tatsächlich gelesenen Datenbits berechnet
und die nächste Paritätskontrolle ergibt ein positives Ergebnis: Das Andauern des Fehlers kann also auf diese Weise nicht festge- j
stellt werden und es ist unmöglich, zwischen systematischen Feh- '
lern und gelegentlichen Fehlern zu unterscheiden.
Das Verfahren der Echokontrolle ermöglicht es? die Genauigkeit der!
durchgeführten Aufzeichnung zu überprüfen. Damit diese Kontrolle
zuverlässig durchgeführt werden kann, werden zwei aufeinanderfolgende Adressierungen für jedes in den Speicher einzuschreibende
Wort benötigt, was wiederum eine Zeitdauer beansprucht, die mit der vom logischen Schaltwerk geforderten Verarbeitungsgeschwindigkeiten
nicht kompatibel ist. Außerdem -ermjöglieht das auf. der
Echokontrolle basierende System nicht, zu erkennen, ob das Datum tatsächlich an der richtigen Adresse eingeschrieben worden ist.
Diese und andere Nachteile der bekannten Technik werden durch das
i im Anspruch 1 gekennzeichnete Verfahren und die im Anspruch 5 gekennzeichnete Vorrichtung nach der Erfindung überwunden, in deren
Rahmen der Betrieb des gesamten Speichers direkt, also "on-line",
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kontrolliert wird, um in diesem mögliche systematische Fehler zu entdecken, wobei die Kontrolle zuverlässig und innerhalb einer
Zeitspanne erfolgt, die mit den Erfordernissen des ablaufenden
Verarbeitungsvorgangs zeitlich vereinbar ist. Beim erfindungsgemäßen Verfahren werden die zu speichernden Daten einem Verarbeitungsvorgang unterworfen, der sie äquivalent den Kontrollfolgen macht. ;
Zeitspanne erfolgt, die mit den Erfordernissen des ablaufenden
Verarbeitungsvorgangs zeitlich vereinbar ist. Beim erfindungsgemäßen Verfahren werden die zu speichernden Daten einem Verarbeitungsvorgang unterworfen, der sie äquivalent den Kontrollfolgen macht. ;
Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen und aus der folgenden Beschreibung
von Ausführungsbeispielen unter Bezugnahme auf die
Zeichnung. Es zeigen: \
Zeichnung. Es zeigen: \
Fig. 1 einen Blockschaltplan zur Veranschaulichung der Einfügung i
der erfindungsgemäßen Vorrichtung in eine zeitmultiplex \
arbeitende sequentielle logische Datenverarbeitungsanlage;;
Fig. 2 einen Blockschaltplan einer ersten Ausführungsform der Er--:
findung, die dann anwendbar ist, wenn der zu überprüfende Speicher nur synchron adressierbar ist;
Fig. 3 eine Abwandlung der Vorrichtung nach Fig. 2 zur Verwendung im Fall, daß der Speicher auch asynchron adressierbar ist;
Fig. 4A, 4B und 4C Zeittafeln der booleschen Werte der an einigen Verbindungsstellen gemäß Fig. 2 in drei möglichen Betriebsfällen
vorliegenden Signale. \
Die Schaltung nach Fig. 1 weist einen üblichen Multiplexer MX1
mit η Eingängen und einem Ausgang auf, der auf der Basis eines
geeigneten von einem Zeitgeber BT erzeugten Zeitsignals die an ; seinen Eingängen anliegenden Signale in der Reihenfolge und nach-i einander auf eine mit seinem Ausgang verbundene Leiterverbindung j 1 überträgt. Von diesen Eingängen führen diejenigen, die mit
Verbindungen a., a ,...a Λ verbunden sind, die zu verarbeitende I Information, die von in der Zeichnung nicht dargestellten peri- i pheren Einheiten erzeugt wird, beispielsweise von peripheren j Einheiten eines Fernübertragungssystems. Der verbleibende Ein- j
mit η Eingängen und einem Ausgang auf, der auf der Basis eines
geeigneten von einem Zeitgeber BT erzeugten Zeitsignals die an ; seinen Eingängen anliegenden Signale in der Reihenfolge und nach-i einander auf eine mit seinem Ausgang verbundene Leiterverbindung j 1 überträgt. Von diesen Eingängen führen diejenigen, die mit
Verbindungen a., a ,...a Λ verbunden sind, die zu verarbeitende I Information, die von in der Zeichnung nicht dargestellten peri- i pheren Einheiten erzeugt wird, beispielsweise von peripheren j Einheiten eines Fernübertragungssystems. Der verbleibende Ein- j
- 4 - j
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gang ist umgekehrt über eine Verbindung a an eine Logikvorrichtung
LP angeschlossen, deren Funktionen später beschrieben werden.
Ein zeitmultiplex boolesch arbeitendes Verknüpfungs-Schaltwerk LC ]
verarbeitet zu jeder Zeitlage oder Pulsphase Daten, die sich auf den in dieser Zeitlage mit der Verbindung 1 verbundenen Kanal be- j
ziehen, und gibt ausgangsseitig auf einer Verbindung 4 eine gegebene Signalkonfiguration ab, die sowohl von der zu diesem Zeitpunkt
an der Verbindung 1 anliegenden Signalkonfiguration als auch vom Ergebnis der vorhergehenden Verarbeitungsoperation abhängt.
Die abgegebene Signalkonfiguration wird in einem Speicher ME gespeichert
und von diesem später über eine Verbindung 3 und 2 wieder zum Schaltwerk LC zurückübertragen. Der Aufbau des Speichers
ME wird später beschrieben.
Sequentielle Schaltwerke wie Schaltnetze oder Rechenwerke dieser Art sind an sich bekannt und können ohne weiteres dargestellt werden,
wenn das die Ausgänge und die Eingänge einander zuordnende Gesetz festgelegt ist. Im vorliegenden Fall wird dieses Gesetz,
das ersichtlich von der Art der Vorrichtung, in die das sequentiel Ie Schaltwerk eingesetzt ist, und deshalb von der Art der zu verarbeitenden
Daten abhängt, nicht beschrieben, da das Schaltwerk LC kein durch die Erfindung festgelegter Teil ist und im Rahmen
der beschriebenen Vorgänge die Art der von ihm durchgeführten Verarbeitungsvorgänge
der Daten nicht interessiert.
Der Speicher ME ist ein sogenannter "Kanalspeicher", der die Daten,
die das Schaltwerk LC verarbeitet, sammelt, speichert und fortschreibt. Er ist ein Schreib-Lese-Speicher von bekannter Art.
Die Schreib- und Leseadressierung von ME erfolgt zyklisch unter Steuerung durch den Zeitgeber BT über eine Verbindung 5 in Synchronisation
mit den zum Multiplexer MX1 gesendeten Adressen. Er kann als horizontal in η Speicherstellen, die mit A1, A2,...An bezeichnet
werden, aufgeteilt gedacht werden, wobei jede Speicherstelle starr einer der Betriebsphasen des Schaltwerks zugeordnet
ist, einschließlich der der Verbindung a entsprechenden Phase.
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4*
-St-
Zur größeren Einfachheit wird die Stelle A1 als der Zeitphase zugeordnet
angenommen, zu der das Schaltwerk die auf der Verbindung a1 eintreffenden Signale verarbeitet, und wird die Stelle A2 als
der Zeitphase zugeordnet angenommen, zu der die Signale von a^
verarbeitet werden usw.
Zwischen das Schaltwerk LC und den Speicher ME ist eine das erfindungsgemäße
Verfahren ausführende Speicherprüfvorrichtung PRM eingesetzt, deren Aufbau später unter Bezugnahme auf Fig. 2 und 3 beschrieben
wird.
Die Logikvorrichtung LP überprüft den korrekten Betrieb des Schalfcf
werks LC, indem sie eine vorgegebene Folge von Signalen erzeugt und über die Verbindung a an einen der Eingänge des Multiplexers
MX1 anlegt und andererseits vom Schaltwerk LC über die Verbindung 4 und eine Verbindung 4' das Ergebnis der im Schaltwerk durchgeführten
Verarbeitungsoperation empfängt. Die Logikvorrichtung LP | üb_erprüft, ob dieses Ergebnis mit der vom Verarbeitungsgesetz für!
diese gegebene Eingangskonfiguration vorhergesehenen Ausgangsfolgej
übereinstimmt. Derartige Vorrichtungen sind an sich bekannt. j
Fig. 2 zeigt den Aufbau der Speicherprüfvorrichtung PRM und ihre
Verbindungen zum Speicher ME und zum Schaltwerk LC für den Fall, daß nur eine synchrone Adressierung vorgesehen ist, was der Fall
ist, wenn sämtliche einen gegebenen Kanal betreffenden Vorgänge nur in der vom Zeitgeber BT diesem Kanal zugeordneten Zeitlage
durchgeführt werden.
Der in dieser Figur dargestellte Speicher ME, das Schaltwerk LC | und die Verbindungen 2, 3 und 5 sind bereits unter Bezugnahme auf
Fig. 1.beschrieben worden. Die Verbindungen 2 und 3 bestehen aus
Leitergruppen 2S bzw. 3S und 2L bzw. 3L, die jeweils in den Speicher ME einzuschreibende Daten bzw. aus dem Speicher ME ausgelesene
Daten führen ("S" = Schreiben, "L" = Lesen). Die Parität sowohl der Lese- als auch der Schreibadresse des Speichers ME
wird in einem üblichen Paritätsgenerator GPA berechnet, dem die Adressen über die Verbindung 5 und eine Verbindung 6 eingespeist
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werden. Derartige Anordnungen sind an sich bekannt und brauchen
nicht im einzelnen beschrieben zu werden. Ein weiterer Paritätsbitgenerator
GPD, der ebenfalls von an sich bekannter Art sein kann und über die Leitergruppe 3S und eine Verbindung 8 die in den1
Speicher einzuschreibenden Daten empfängt sowie über eine Verbindung 10 die Adressen einschließlich deren Paritätsbit empfängt,
berechnet die gesamte Parität des Daten-Ädressen-Worts und gibt
auf dem Leiter einer Verbindung 9 ein Bit ab, das diese Parität angibt.
j Eine in üblicher Weise aufgebaute Paritätskontrollvorrichtung CP
führt die Paritätskontrolle sowohl an den im Speicher ausgelesenenl
über die Leitergruppen 3L und eine Verbindung 11 empfangenen Daten:
ι i
ι als auch an den vom Paritätsgenerator GPA über eine Verbindung 7
j empfangenen Adressen aus. Zu jedem Speicherzyklus gibt die Pari-
'■■- tätskontrollvorrichtung CP ausgangsseitig auf einer Verbindung 12
; ein Signal ab, das das Ergebnis der Überprüfung anzeigt. Derar-I
tige Vorrichtungen sind an sich bekannt und brauchen hier nicht ι im einzelnen beschrieben zu werden.
Das Ergebnis der von der Kontrollvorrichtung CP durchgeführten Pa-j
ritätskontrolle wird in einer Alarm-Vorrichtung AM zwei aufeinanderfolgende
Lesezyklen des Speichers ME hindurch gespeichert. ! Die Vorrichtung AM erzeugt ein Alarmsignal und sperrt den Betrieb
des sequentiellen booleschen Schaltwerks, wenn die Vorrichtung CP in beiden aufeinanderfolgenden Zyklen einen Paritätsfehler ermittelt.
Eine alternative Voraussetzung für die Alarmauslösung wäre
z.B., wenn der Fehler in zwei von drei aufeinanderfolgenden Zyklen auftritt, o.dgl.
Vorrichtungen, die die beschriebenen Funktionen ausführen, sind
für sich bekannt und brauchen deshalb hinsichtlich ihres inneren j
Aufbaus nicht weiter beschrieben zu werden.
Ein boolesches Schaltnetz TCS ist von der an sich bekannten Art
"Basis/Komplement", also ein Schaltwerk, das ausgangsseitig die an einem ersten Eingang anliegenden Signale entweder unverändert
öder mit invertiertem booleschem Wert abgibt, und zwar in Ab-
■'-■'.'■' - 7 -J
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hängigkeit vom booleschen Wert eines weiteren Signals, das an einem zweiten Eingang anliegt. Das Schaltnetz TCS überträgt also
die vom Schaltwerk LC über die Leitergruppe 2S gelieferten Daten !
unverändert zur Leitergruppe 3S, wenn ein an seinem weiteren I Eingang, der mit einem Verbindungsleiter 13S verbunden ist, anlie4
gendes Signal den booleschen Wert 0 hat. Hat umgedreht dieses j
[ f
Signal den booleschen Wert 1, so komplementiert das Schaltnetz !
j j
TCS die auf der Leitergruppe 2S anliegenden Bits, indem es deren j
booleschen Wert invertiert. ;
Ein weiteres boolesches Schaltnetz TCL der Art "Basis/Komplement" j
i führt die gleichen Operationen, die TCS an den dem Speicher ME
im vorhergehenden Zyklus einzuschreibenden Daten durchführt, im
folgenden Zyklus an den aus dem Speicher MD ausgelesenen Daten j
durch. Zu diesem Zweck empfängt das Schaltnetz TCL über einen |
Verbindungsleiter 13L ein Steuersignal, das demjenigen auf dem \
j Verbindungsleiter 13S identisch ist, jedoch um einen Speicherzy- !
klus verzögert ist. ;
; Ein Pseudozufallsgenerator PS von an sich bekannter Art erzeugt
ι :
zyklisch eine Folge von Signalen, die jeweils den booleschen Wert 0 oder 1 mit der Dauer eines vollständigen Abtastzyklus des Spei-
', ehers ME haben. Er sendet diese Folge sowohl auf dem Verbin-
j dungsleiter 13S als auch mit der Verzögerung eines Abtastzyklus
'■· des Speichers ME auf dem Verbindungsleiter 13L. Die Zahl der die-!
se Folge zusammensetzenden Signale und das Alternieren der Signale; innerhalb der Folge mit den booleschen Werten 0 oder 1 hängt von
der Art des verwendeten Pseudozufallsgenerators ab. Jedenfalls muß die Zahl der die Folge zusammensetzenden Signale so hoch
; sein, daß die Wahrscheinlichkeit auf ein Minimum reduziert ist, j daß während der Schreibphase des Speichers eine Datenfolge auf-
! tritt, die genau die gleiche Bitkonfiguration wie die Signale des
j Pseudozufallsgenerators aufweist; gleichzeitig muß die Anzahl so
J niedrig sein, daß die Fehlerfeststellung innerhalb einer begrenzj
ten Anzahl von Speicherzyklen erfolgt. Für das beschriebene Bei-
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spiel sei angenommen, daß der Pseudozufallsgenerator PS eine Folge
von 15 Signalen erzeugt, da sich diese Länge in der Praxis als ausreichend für die verschiedenen Anforderungen erwiesen hat.
Fig. 3 zeigt den erfindungsgemäßen Speicherprüfer PRM und seine
Verbindungen zum Speicher ME und zum Schaltwerk LC im Fall, daß der Speicher asynchron adressiert werden kann, was der Fall ist,
wenn im Speicher die Schreib/Leseoperationen auch bezüglich eines anderen Kanals durchgeführt werden können als dem, der zu diesem
Zeitpunkt vom Zeitgeber des Systems abgetastet wird. Dies ist möglich aufgrund der Tatsache, daß der Speicher hier nur für die
halbe Dauer der Zeitlage, die gewöhnlich 4μ3βσ beträgt, für den
Lese/Schreibvorgang an den vom Zeitgeber abgetasteten Adressen
belegt ist und während der anderen Hälfte der Zeitlage, die für die vom Schaltwerk LC durchgeführten Verarbeitungsvorgänge gedacht
ist, frei ist. Die Schaltung nach Fig. 3 zeigt ebenso wie diejenige nach Fig. 2 den Speicher ME, das Schaltwerk LC, die Paritätsgeneratoren
GPA und GPD, die Paritätskontrollvorrichtung CP, die Alarm-Vorrichtung AM, die Basis/Komplement-Schaltnetze
TCL und TCS und den Pseudozufallsgenerator PS. Die Verbindungen zwischen diesen Vorrichtungen sind gleich bezeichnet wie diejenigen
nach Fig. 2 mit Ausnahme der Verbindungsleiter 13S, 13L,
die PS mit TCS bzw. TCL verbinden und die nach Fig. 3 durch zwei Verbindungsleiterpaare 18S, 19S bzw. 18L, 19L ersetzt sind. Ein
üblicher Multiplexer MX2 gibt an den Speicher ME in einer Zeitlage entsprechend einem vorgegebenen, vom Zeitgeber BT festgelegten
Befehl die synchronen Lese/Sehreib-Adressen und die asynchronen
Lese/Schreib-Adressen ab. Zwecks Einfachheit ist in der Zeichnung der Multiplexer MX2 mit zwei Eingängen dargestellt, von denen
einer IA die asynchronen Adressen empfängt und der andere IS für die synchrone Adressierung dient.
Ein üblicher Komparator CO empfängt in den Phasen des asynchronen
Adressierens über Verbindungen 14 bzw. 15 die tatsächlich zum Speicher ME gegebene Adresse und die der Zeitlage, die gerade vom
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Zeitgeber abgetastet wird, entsprechende und am Eingang IS des Multiplexers MX2 liegende Adresse und vergleicht diese beiden
Adressen miteinander. An seinem Ausgang tritt ein das Ergebnis dieses Vergleichs anzeigendes Signal auf. Ist im einzelnen die
an den Speicher gegebene asynchrone Adresse höher als die vom Zeitgeber gesendete, was bedeutet, daß sich die asynchrone Adresse
auf einen Kanal bezieht, der innerhalb dieses Speicherzyklus
noch verarbeitet werden muß, so liefert der Komparator CO ein Signal auf einer Verbindung 16. Ist umgedreht die asynchrone
Adresse niedriger als die vom Zeitgeber gelieferte Adresse, so gibt der Komparator CO ein Signal auf einer Verbindung 17 ab.
Auf der Grundlage des Vergleichsergebnisses vom Komparator CO ver-j
bindet ein Schaltglied CC die vom Pseudozufallsgenerator PS ausgehenden Verbindungsleiter 18S, 18L mit jeweils einer der Verbindungen
19S, 19L. Die Bedeutung dieser Maßnahme wird später beschrieben. Im einzelnen kann das Schaltglied CC aus zwei Schaltern
C1 und C2 aufgebaut sein, von denen jeder zwei mit den Ver-ίbindungsleitern
18S bzw. 18L verbundene Eingänge und einen dritten Eingang hat, der mit der Verbindung 16 bzw. der Verbindung 17
verbunden ist. Der Ausgang der Schalter ist mit den Verbindungsleitern 19S bzw. 19L verbunden. Der Schalter C1 verbindet die
Verbindungsleiter 19S und 18S solang miteinander, als kein Signal auf der Verbindung 16 liegt, und verbindet die Verbindungsleiter i
19S und 18L miteinander, wenn dort ein Signal vorliegt, das an- j zeigt, daß die asynchrone Adresse höher ist als die synchrone j
Adresse. Der Schalter C2 verbindet die Verbindungsleiter 19L und j
18L miteinander, solang kein Signal auf der Verbindung 17 liegt, und verbindet die Verbindungsleiter 19L und 18S miteinander, wenn
dort ein Signal liegt, das anzeigt, daß die asynchrone Adresse niedriger ist als die synchrone Adresse.
Ein Multiplexer MX3 von üblichem Aufbau gibt über die Leitergruppe
2S an das Schaltnetz TCS die Daten ab, die vom Schaltwerk LC verarbeitet worden sind und auf einer Verbindung 20 liegen, oder
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die asynchron einzuschreibenden, von einer äußeren Quelle wie etwa
einem Rechner über eine Verbindung DA kommenden Daten.
Fig. 4 zeigt für drei mögliche Betriebsfälle die booleschen Werte
der auf den Leitergruppen 2S, 2L, 3S, 3L, 13S, 13L (Fig.2) während
einer gegebenen Ursprungs-Zeitlage einer Mehrzahl aufeinanderfolgender
Abtastzyklen I, II, III,...XV des Speichers ME liegenden Signale sowie das auf der Verbindung 12 liegende Ergebnis der Paritätskontrolle.
In dieser Tabelle sind die Zeilen, in denen die !
i Werte der auf die verschiedenen Verbindungen bezogenen Signale an
gegeben sind, mit der gleichen Bezugsbezeichnung wie die Verbindungen bezeichnet und in der folgenden Beschreibung wird kein Unterschied
zwischen der Verbindung und der gleichnamigen Zeile der Tabelle gemacht.
Sämtliche Tabellen betreffen den Fall einer synchronen Adresse des
Speichers ME. Sie beziehen sich erstens auf einen Kanal, der eine stetige Konfiguration zeigt (Fig.4A) - zu jedem Zyklus werden also
die gleichen Signale im Speicher eingespeichert, ohne daß ein Nachstellen durch das Schaltwerk stattfindet - bzw. zweitens auf
einen Kanal, dessen Zustand eine einzige Änderung durchführt, die es erforderlich macht, die Daten durch das Schaltwerk auf den
neuesten Stand nachzustellen (Fig.4B), bzw. drittens auf einen Kanal,
in dem ein ZählVorgang stattfindet, der bewirkt, daß sich der
Wert des vom Schaltwerk ausgehenden Signals in jedem Zyklus änjdert
(Fig.4C).
j Die aus Wörtern mit einer bestimmten Anzahl von Bits zusammengesetzten
Signale auf den Leitergruppen 2L, 2S, 3L, 3S sind zur größeren Einfachheit nur durch eines ihrer Bits dargestellt und es
wird angenommen, daß der auftretende Fehler diejenige Speicherzelle betrifft, in der dieses dargestellte Bit gespeichert wird.
12/ Als Ergebnis der Paritätskontrolle ist in Zeile'in Abhängigkeit
davon, ob es positiv ist, also erkannte Parität, oder negativ ist,
also fehlende Parität, OK bzw. OK angegeben.
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Die Folge von 15 Signalen, die vom Pseudozufallsgenerator PS erzeugt
wird, ist in den Zeilen 13S, 13L der Fig. 4 dargestellt. Durch eine Folge dieser Länge sind die zwei Erfordernisse, nämlich
einerseits einer niedrigen Wahrscheinlichkeit des Auftretens einer Datenbitfolge, die identisch der von PS erzeugten Datenfolge ist,
und andererseits einer kurzen Zeit der Feststellung eines systematischen Fehlers, erfüllt. Bezüglich des letzteren Gesichtspunkts
ist zu beachten, daß im Fall eines sequentiellen booleschen Schaltwerks, das multiplex etwa 1000 Kanäle mit einer Kanal-Zeitlagendauer
in der Größenordnung von 4 μεβσ verarbeiten muß, ein
systematischer Fehler, der also in zwei aufeinanderfolgenden Speicherzyklen auftritt, in einer Zeit von 8 bis 60 msec festgestellt
wird.
Im folgenden wird unter Bezugnahme auf die Zeichnung die Betriebsweise
der Vorrichtung beschrieben. Hierbei sei zunächst die Feststellung eines systematischen Einschreibfehlers sowohl im Fall
des synchronen als auch des asynchronen Adressierens beschrieben und dann die Feststellung eines Adressierfehlers.
!Für das Feststellen des Einschreibfehlers sei angenommen, daß für
[einen gegebenen Kanal ein solcher Fehler nur eine einzige Speicherzelle
betrifft, die beispielsweise nicht im Stande sein soll, Bits mit dem booleschen Wert "1" zu speichern, sondern auf dem
booleschen Wert O hängenbleibt. Wie dem Fachmann klar ist, kann unterstellt werden, daß für einen gegebenen Kanal der Fehler nur
einmal auftritt, ohne daß durch diese Unterstellung der allgemeine Gesichtspunkt verlorengeht, da dies der häufigste Fehler ist, der
beim Betrieb der allgemein mit den sequentiellen Schaltwerken verwendeten Speicher auftreten kann. Erzeugt jedoch andererseits ein
Fehler im selben Kanal mehrere Einschreibfehler, die sich ohne Erzeugung eines Paritätsfehlers ausgleichen können, so ist doch zu
bedenken, daß die Fehler im allgemeinen das selbe Bit einer Mehrzahl von Kanälen betreffen und somit die Wahrscheinlichkeit, daß
in keinem der Kanäle ein Paritätsfehler aufgefunden wird, extrem niedrig ist.
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Vor Beginn der Beschreibung des Betriebs sei darauf hingewiesen, daß, wie es in der Technik der zeitmultiplex arbeitenden sequentiellen
Schaltwerke bekannt ist, der Verarbeitungsvorgang für jeden Kanal das Ausspeichern von vorher in diesem Kanal gespeicherten
Daten, das Weiterverarbeiten dieser Daten durch Verarbeitung mit neuen, von den peripheren Geräten gesendeten Daten und das
Einspeichern der weiterverarbeitenden Datenkonfiguration umfaßt. Zur Vereinfachung der Beschreibung wird der Betrieb des gesamten
sequentiellen Schaltwerks von seinem Anfangspunkt an beschrieben, zu dem noch keine Daten im Speicher ME eingespeichert sind, so daß
der erste wesentliche Vorgang das Einschreiben von vom Schaltwerk LC verarbeiteten Daten im Speicher ME ist. Es sei außerdem angenommen,
daß der Anfang der vom Pseudozufallsgenerator PS erzeugten Datenfolge mit dem Anfang des Systembetriebs zusammenfällt.
Unter diesen Voraussetzungen sendet das Schaltwerk LC sequentiell zum Schaltnetz TCS über die Leitergruppe 2S die zu speichernden
Daten, die sich auf die verschiedenen verarbeiteten Kanäle beziehen. Das Schaltnetz TCS gibt auf die Leitergruppe 3S die gleichen
Daten, also Basisdaten, oder deren Komplementärkonfiguration in Abhängigkeit vom booleschen Wert des Signals am Verbindungsleiter
13S in diesem Speicherzyklus. Die Daten von 3S werden auch
zum Paritätsgenerator GPD geleitet, der den vom Schaltwerk LC kommenden Daten das Bit hinzufügt, das die Parität von Daten und
Adresse anzeigt. Die Daten mit dem betreffenden Paritätsbit werden in den Speicher ME eingeschrieben. Im nächsten Zyklus werden
diese Daten im Speicher über die Leitergruppe 3L und die Verbindung 11 ausgelesen und zur Paritätskontrollvorrichtung CP geleitet,
die wiederum die Paritätsberechnung durchführt und im Fall eines Fehlers das System in einen Voralarmzustand versetzt.
Die ausgelesenen, auf der Leitergruppe 3L liegenden Daten werden auch zum Schaltnetz TCL geleitet. Da das Schaltnetz TCL vom
Pseudozufallsgenerator PS über den Verbindungsleiter 13L ein Signal empfängt, das dem von TCS in der Schreibphase des vorhergehen-
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den Zyklus empfangenen Signal identisch ist, invertiert oder nichtinvertiert es die auf der Leitergruppe 3L liegenden Daten in
Abhängigkeit davon, ob diese Daten invertiert oder nichtinvertiert in den Speicher ME eingeschrieben worden sind. Auf diese
Weise empfängt das Schaltwerk LC die Daten mit dem identischen booleschen Wert, den sie bei ihrer Erzeugung im vorhergehenden
Zyklus hatten. In der Phase des Einschreibens in den Speicher ME dieses zweiten Zyklus sendet das Schaltwerk LC wieder zum Schaltnetz
TCS Kanal um Kanal die Ergebnisse der durchgeführten Verarbeitungsoperationen. Im Fall eines Kanals, der eine stets gleiche
Konfiguration zeigt, stimmen diese Daten mit den vorher gelesenen überein. In diesem zweiten Zyklus werden die Daten in
den Speicher ME unverändert oder komplementiert eingeschrieben in Abhängigkeit davon, welchen neuen Wert das Signal auf 13S angenommen
hat, und werden mit ihrem Paritätsbit versehen. Zu Beginn des nächsten Zyklus wird wieder aus dem Speicher ME in der bereits
beschriebenen Weise ausgelesen. Stellt auch diesmal die Paritätskontrolle beim Lesen eine Diskrepanz zwischen dem gelesenen
Datum und dem Datum, das einzuschreiben war, fest, so sendet die Vorrichtung AM ein Alarmsignal, beendet den Betrieb des sequentiellen
Schaltwerks und legt gegebenenfalls den Betrieb auf ein identisches Reservesystem um.
Wird umgekehrt der Paritätsfehler nicht wiederholt, so wird angenommen,
daß die Fehlerspeicherung auf zufälligen Ursachen und nicht auf einen Speicherfehler beruht. Der Voralarm wird beseitigt
und der Betrieb geht normal weiter.
Zur klareren Veranschaulichung des Betriebs der Vorrichtung wird auf die drei praktischen Fälle gemäß den Figuren 4A, 4B und 4C
Bezug genommen, in denen das Verhalten einer einzigen, ein Bit enthaltenen Zelle für einen gegebenen Kanal untersucht wird.
Gemäß Fig. 4A gibt das Schaltwerk LC (Fig.2) zum Schaltnetz TCS
über den dem betreffenden Bit zugeordneten Leiter der Leitergrup-
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pe 2S den booleschen Wert 1, wie in der gleichnamigen Zeile 2S der
Fig. 4A angegeben ist. Am Verbindungsleiter 13S liegt ebenfalls ein Signal mit dem Wert 1 an, wie in der gleichnamigen Zeile angegeben
ist. Das Datum wird deshalb vom Schaltnetz TCS invertiert und am entsprechenden Leiter der Leitergruppe 3S erscheint eine 0.
Da vorausgesetzt wurde, daß die Speicherzelle nicht in der Lage ist, den booleschen Wert 1 zu speichern, wird das am Leiter von
3S liegende Bit 0 korrekt in den Speicher eingeschrieben und beim Auslesen im Zyklus II tritt am entsprechenden Leiter der Leitergruppe
3L wiederum eine 0 auf. Die Parität stimmt und auf der Verbindung 12 wird das Signal OK gesendet.
Da im Zyklus I das Signal am Verbindungsleiter 13S den booleschen Wert 1 hatte, ist im Zyklus II auch das Signal am Verbindungsleiter
13L am booleschen Wert 1 und die im Speicher ME ausgelesene Ziffer 0 erscheint am Leiter der Leitergruppe 2L als 1. Das
Schaltwerk LC empfängt also das Datum mit dem gleichen booleschen Wert, den es beim Aussenden hatte. Da angenommen wurde, daß der
in der Tabelle nach Fig. 4A betrachtete Kanal eine stetige, bleibende
Konfiguration führt, gibt das Schaltwerk LC diese 1 wieder
unverändert auf den Leiter der Leitergruppe 2S. In diesem Zyklus II sei das Signal am Verbindungsleiter 13S eine 0, so daß das
Schaltnetz TCS die Bits nicht komplementiert und am Leiter von 3S eine 1 auftritt.
Aufgrund des Fehlers im Speicher ME wird dort jedoch anstelle des
am Leiter der Leitergruppe 3S liegenden Bits 1 eine 0 eingeschrieben.
Da die Einschreibparität auf der Basis des Vorliegens des Bits mit dem Wert 1 berechnet worden ist, verursacht das Vorliegen
der 0 am Leiter der Leitergruppe 3L beim Lesen im Zyklus III, daß auf der Verbindung 12 ein Fehlersignal OK auftritt. Das Bit 0 am
Leiter von 3L wird als solches zum Leiter von 2L und wiederum von
2S übertragen. In diesem dritten Zyklus ist das Signal am Verbindungsleiter
13S wieder G, so daß die 0 vom Leiter von 2S unverändert
zum Leiter von 3S und dann im Zyklus IV zum Leiter von 3L
übertragen wird. Die Parität ist wieder richtig und der Vorgang
- 15 -
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beginnt wieder für die Schreibphase im Zyklus IV und die Lesephase
im Zyklus V. In diesem Zyklus liegt eine O am Leiter von 2S.
Da nun das Signal auf 13S den Wert 1 hat, tritt am Leiter von 3S eine 1 auf. Beim Auslesen im Zyklus VI liegt am Leiter von 3L
eine 0, wie im Zyklus III, und es erscheint wieder ein Paritätsfehlersignal.
Da im Zyklus VI das Signal am Leiter 13L den Wert 1 hat, wird die j
0 auf 3L als 1 auf 2L zum Schaltwerk LC und zum Leiter der Lei- | tergruppe 2S übertragen. In diesem Zyklus hat das Signal auf 13Sj
den Wert 0, so daß eine 1 am Leiter von 2S und auch auf 3S auf- j
tritt. Beim Lesen im Zyklus VII erscheint eine weitere 0 am Lei-j ter von 3L und ein neues Paritätsfehlersignal OK tritt auf.
Zu diesem Zeitpunkt ist das Fehlersignal OK in zwei aufeinanderfolgenden
Speicherzyklen, nämlich den Zyklen VI und VII, aufgetreten
und die Alarm-Vorrichtung AM beendet den Betrieb des Systems .
! Wie gesagt, ist in den Fig. 4B und 4C der Fall beschrieben, bei ;
dem der Speicherwert nur ein einziges Mal geändert wird, beim dargestellten
Beispiel im Zyklus V, bzw. der Fall, bei dem sich der betrachtete Kanal in einem Zählvorgang befindet, der bewirkt, daß
das Schaltwerk LC ausgangsseitig beispielsweise ein regelmäßiges : Alternieren von 0 und 1 abgibt. Auch gemäß diesen Tabellen ist '
es klar, daß das Paritätsfehlersignal jedes Mal dann auftritt, j
wenn das am Leiter der Leitergruppe 3S auftretende Bit den boole-I
sehen Wert 1 aufweist, und daß der Betrieb beendet wird, sobald dieser Fehler in zwei aufeinanderfolgenden Zyklen auftritt, bei. ;
den dargestellten Beispielen in den Zyklen XI und XII bzw. VIII j und IX. !
\ Sofern der zu überprüfende Speicher auch innerhalb jeder Kanal-Zeitlage
den asynchronen Betrieb ermöglicht, wird der Multiplexer j MX2, wie gesagt, alternativ auf einen seiner Eingänge IS und IA
gestellt. Beispielsweise wird er in der ersten und vierten Mikro-f
- 16 -
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Sekunde jeder Zeitlage auf IS gestellt, um synchrone Lese- bzw. Schreibvorgänge zu ermöglichen, und wird er in der zweiten und
dritten Mikrosekunde der selben Zeitlage auf IA gestellt, um asynchrone
Lese- und Schreibvorgänge zu ermöglichen. Während der Zeitphasen, zu denen MX2 auf IS gestellt ist, ist die Operation
identisch der bereits in Verbindung mit Fig. 2 beschriebenen: Da die Adresse auf der Verbindung 5 die gleiche wie die am Eingang
IS ist, liegt sowohl auf der Verbindung 16 als auch auf der Verbindung 17 kein Signal vor. Das Schaltglied CC verbindet deshalb
die Verbindungsleiter 18S und 19S miteinander und die Verbindungsleiter 18L und 19L miteinander. Die Schaltnetze TCS und
TCL empfangen normal die Signalfolgen für die Steuerung der möglichen Inversion des booleschen Werts in den Schreib- bzw. Lesephasen.
Während der Phasen, in denen der Multiplexer MX2 auf seinen Eingang
IA gestellt ist, muß die Tatsache berücksichtigt werden, daß die asynchron im Speicher ME geschriebenen oder gelesenen Daten
vom Schaltwerk LC während des selben Speicherzyklus verwertet werden, sofern die Kanal-Zeitlage, auf die sich das asynchrone
Schreiben oderLesen bezieht, noch vom Zeitgeber abgetastet werden muß, wenn also die asynchrone Adresse höher ist als die vom
Zeitgeber gelieferte Adresse. Umgedreht werden die Daten im nächsten Zyklus verwendet, wenn der Kanal im Rahmen der synchro- j
nen Operation bereits bearbeitet worden ist, wenn also die asynchrone Adresse niedriger ist als die vom Zeitgeber gelieferte
Adresse.
Zu diesem Zweck werden sowohl die wirklich auf der Verbindung 5 liegende Adresse als auch die vom Zeitgeber getastete synchrone
Adresse über die Verbindungen 14 bzw. 15 dem Komparator CO eingespeist.
Wie gesagt, gibt der Komparator CO ein Signal auf der Verbindung 16 oder der Verbindung 17 in Abhängigkeit davon ab,
ob die asynchrone Adresse höher oder niedriger ist als die vom Zeitgeber gelieferte Adresse.
- 17 -
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Ist die asynchrone Adresse höher als die vom Zeitgeber gelieferte,
so stellt das Vorliegen eines Signals auf der Verbindung 16 den Schalter C1 so, daß er die Verbindungsleiter 19S und 18L miteinander
verbindet. Empfängt der Schalter C2 kein Signal von der Verbindung 17, so hält er die Verbindungsleiter 19L und 18L miteinander
verbunden. Besteht die asynchrone Operation in einem Einschreiben in den Speicher ME, so entspricht also die mögliche
Inversion des booleschen Werts der Signale, die die auf der Leitergruppe 2S übergehenden Daten steuern, derjenigen, die bei der
synchronen Operation die mögliche Inversion des booleschen Werts der in diesem Speicherzyklus in ME gelesenen Daten steuert. Diese
Signalfolge ist also diejenige, die für das diesen Kanal betreffende synchrone Schreiben im vorhergehenden Speicherzyklus
verwendet worden ist. Zur Zeit, da der Zeitgeber das synchrone Lesen dieses Kanals tastet, stimmen die Daten hinsichtlich des
booleschen Werts mit denen überein, die im vorhergehenden Speicherzyklus eingeschrieben worden sind. Ist die asynchrone Operation
ein Lesevorgang, so wird dieser in gleicher Weise wie die synchrone Operation dieses Speicherzyklus durchgeführt.
Ist andererseits die auf der Verbindung 5 liegende Adresse niedri-jger
als die vom Zeitgeber angegebene Adresse, so liegt ein Signal auf der Verbindung 17, aufgrund dessen der Schalter C2 die Ver- ;
bindungsleiter 18S und 19L miteinander verbindet, so daß die FoI-:
ge der das Schaltnetz TCL steuernden Signale derjenigen gleicht, die im Speicherzyklus das Schaltnetz TCS gesteuert hat. Da kein j
l Signal auf der Verbindung 16 eintrifft, verbindet der Schalter C1
die Verbindungsleiter 18S und 19S miteinander. Somit wird eine asynchrone Schreiboperation in gleicher Weise wie eine synchrone
Schreiboperation durchgeführt und das neue Einschreiben ersetzt das vorhergehende, das im gleichen Zyklus stattgefunden hat.
Eine asynchrone Leseoperation wird umgekehrt durch das Signal gesteuert, das das synchrone Einschreiben in diesem Speicherzyklus
gesteuert hat, wodurch die Tatsache berücksichtigt wird, daß die Daten nicht im nächsten Zyklus, sondern im gleichen Zyklus im
Speicher gelesen werden, in dem sie eingeschrieben worden sind.
- 18 709815/0879
Die Einschreibfehlerfeststellung findet in gleicher Weise statt, wie es bereits für den synchronen Betrieb beschrieben wurde.
Im Fall des asynchronen Betriebs muß auch die Möglichkeit ins Auge
gefaßt werden, daß während der Schreibphase nur einige Datenbits im Speicher ME nachgestellt werden. Da die Parität nur aufgrund
der Bits beim synchronen Einschreiben berechnet wird r könnte in
diesem Fall die Paritätsüberprüfung beim synchronen Lesen ein negatives
Ergebnis abgeben, selbst wenn im Speicher alles ordnungsgemäß arbeitet. Zur Behebung dieses Nachteils wird dann, wenn
das synchrone Lesen des am asynchronen Einschreiben interessierten Kanals stattfindet, die Paritätskontrolle für diesen Kanal abgeschaltet.
Dies kann in an sich bekannter Weise erfolgen und braucht hier nicht näher beschrieben zu werden.
Ein solches Sperren der Paritätskontrollvorrichtung CP für eine Kanal-Zeitlage verzögert in keiner Weise die Feststellung eines
möglichen Fehlers, da zu berücksichtigen ist, daß ein Speicherfehler, wie erwähnt, eine Mehrzahl von Kanälen beeinträchtigt und daß
j bei der beschriebenen Ausführung nur ein einziger Fehler pro vollständigem
Speicherzyklus festgestellt wird.
Bezüglich Adressenfehlern interessiert die Feststellung der ünmög-
! lichkeit, eine oder mehrere Speicherstellen zu erreichen. Dies
bedeutet, daß eine selbe Speicherstelle Daten empfangen kann, die sich auf eine Mehrzahl von Kanälen beziehen, die jedesmal dem Paritätsbit
zugeordnet sind, das auf der Basis der tatsächlich geforderten Adresse berechnet ist.
Hierbei wird beim Lesen das zuletzt eingeschriebene Datum in dieser
Stelle ausgelesen: Da diese Fehlerart im allgemeinen-nur ein
einziges Bit in der Adresse betrifft, wird die beim Lesen erneut ; und zwar diesmal auf der Grundlage der Adresse der tatsächlich
ausgelesenen Zelle berechnete Parität nicht derjenigen entsprechen, die eingeschrieben worden ist, und die Paritätskontrollvorrichtung
CP signalisiert die Abweichung. Auch in diesem Fall tritt nach zwei aufeinanderfolgenden Fehlern der Alarm auf.
• - 19 -
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Ein aus einem einfachen Vertauschen zwischen zwei Stellen bestehender
Adressenfehler wird nicht entdeckt, sofern er sowohl beim. Lesen als auch beim Schreiben auftritt. Ein solcher Fehler beeinträchtigt
auch nicht den richtigen Betrieb der sequentiellen Datenverarbeitung.
- Patentansprüche - 20 -
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IS-Lee rs e i te
Claims (8)
- PatentansprücheVerfahren zum direkten überprüfen des fehlerfreien Betriebs von Speichern bei der zeitmultiplex arbeitenden sequentiellen Datenverarbeitung, wobei ein Zeitgeber in aufeinanderfolgenden Speicherzyklen die auf sämtliche Speicherstellen bezogenen Adressen abtastet, man je Speicherzyklus und Speicherstelle in einer Schreibphase die aus der Datenverarbeitung resultierenden Daten in den Speicher einschreibt und in einer Lesephase die zur Datenverarbeitung abzugebenden Daten aus dem Speicher ausliest und man Einschreibfehler und Adressierfehler als Fehler der Gesamtparität der zu speichernden Daten und der Adressen, auf denen die Daten zu speichern sind, feststellt und jedes Mal ein Alarmsignal erzeugt, wenn ein Paritätsfehler in einer gegebenen Zahl von aufeinanderfolgenden Speicherzyklen ir gegebener Häufigkeit, insbesondere in zwei aufeinanderfolgenden Speicherzyklen jedesmal, auftritt, dadurch gekennzeichnet, daß man eine erste und eine zweite Pseudozufallsfolge von Binärsignalen, von denen jedes die Dauer eines Speicherzyklus hat und die zweite Folge der ersten Folge identisch, jedoch zeitlich um die Dauer eines Speicherzyklus verzögert ist, erzeugt, und daß man die Speicherdaten mit den Pseudozufallsfol-j gen verarbeitet und aus ihnen für die Überprüfungsvorgänge äquivalente Datenfolgen macht, indem man während der Schreibphase die in den Speicher einzuschreibenden Daten für den gesamten Speicherzyklus in Abhängigkeit vom booleschen Wert des Signals der ersten oder zweiten Pseudozufallsfolge in diesem Speicherzyklus mit dem selben booleschen Wert, mit dem sie erzeugt worden sind, oder mit einem hierzu komplementären booleschen Wert einschreibt und während der Lesephase die zur Datenverarbeitung aus dem Speicher ausgelesenen Daten für den gesamten Speicherzyklus in Abhängigkeit vom booleschen Wert des Signals der ersten oder zweiten Pseudozufallsfolge in diesem Speicherzyklus mit dem booleschen Wert, mit dem sie im Spei-- 21 -70981 S/0870ORIGINAL INSPECTEDeher gewesen sind, oder mit einem hierzu komplementären booleschen Wert abgibt.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man Ϊ die Wahl zwischen der ersten und der zweiten der in der j Schreibphase und der Lesephase zu verwendenden Pseudozufalls- ; folgen aufgrund des Ergebnisses eines Vergleichs zwischen der jAdresse der Speicherstelle, auf die sich die Schreib- und/ \ oder Leseoperation bezieht, und der vom Zeitgeber getasteten : Adresse so trifft, daß die Daten zur Datenverarbeitung mit denf gleichen booleschen Wert abgegeben werden, mit dem sie er- \ zeugt worden waren.
- 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß man im Fall, daß die Adresse der für die Lese- und/oder Schreiboperation bestimmten Speicherstelle mit der in der gleichen Zeitlage vom Zeitgeber getasteten Adresse übereinstimmt, in jedem Speicherzyklus den booleschen Wert der in den Speicher einzuschreibenden Daten auf der Basis des boolesehen Werts der Signale der ersten der Pseudozufallsfolgen unverändert läßt oder invertiert, während man den booleschen Wert der im Speicher gelesenen und zur Datenverarbeitung abzugebenden Daten auf der Basis des booleschen Werts der Signale der zweiten der Pseudozufallsfolgen unverändert läßt oder invertier t.
- 4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß man in den Fällen, in denen die Adresse der für die Schreib- und/oder Leseoperation bestimmten Speicherstelle von der in der gleichen Zeitlage vom Zeitgeber getasteten Adresse unterschiedlich ist, den booleschen Wert der in den Speicher einzuschreibenden und/oder der zur Datenverarbeitung abzugebenden Daten auf der Basis der ersten der Pseudozufallsfolgen unverändert läßt oder invertiert, sofern die Adresse der Schreib- und/oder Leseoperation im Speicherzyklus früher als die vom Zeitgeber soeben getastete Adresse getastet worden- 22 -70981S/0Ö79ist, und auf der Basis der zweiten der Pseudozufallsfolgen unverändert läßt oder invertiert, sofern die Adresse der Schreib- und/oder Leseoperation im Speicherzyklus später als die vom Zeitgeber soeben getastete Adresse getastet wird.
- 5* Vorrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 4 zum Anschluß an einen Speicher und an ein datenverarbeitendes Schaltwerk, mit einer die Gesamtparität der in den Speicher zu schreibenden Daten und der Adresse, auf der die Daten einzuschreiben sind, berechnenden Einrichtung, einer die Parität in der Lesephase kontrollierendeneine .gegebene / Einrichtung und mit einer das Ergebnis dieser Kontrolle fur' Zahl aufeinanderfolgender Speicher-Abtastzyklen speicherndengegebene Häufigkeit des/und im Fall, daß die Paritätskontroll-Einrichtung eine ' Parigespeicherten/tätsfehlers m den 'aufeinanderfolgenden Zyklen feststellt, ein Alarmsignal abgebenden und den Betrieb des daten- ! verarbeitenden Schaltwerks anhaltenden Einrichtung, gekennzeichnet durch:.; - einen Pseudozufallsgenerator (PS), der die erste und die zweite der zueinander identischen Pseudozufallsfolgen von j BinärSignalen, die jeweils die Dauer eines Abtastzyklus des Speichers (ME) haben, erzeugt, wobei die zweite Folge zeitlich in Bezug zur ersten Folge um einen kompletten Abtastzyklus des Speichers (ME) verzögert ist;- ein erstes boolesches Schaltnetz (TCS), das an einem ersten Eingang die im Speicher (ME) zu speichernden Daten empfängt und an einen zweiten Eingang die Signale von einer der Pseudozufallsfolgen empfängt und ausgangsseitig an die Einj richtung (GPD) zur Paritätskontrolle die an seinem erstenEingang anliegenden Daten mit unverändertem oder invertier-' tem booleschem Wert entsprechend dem booleschen Wert des j an seinem zweiten Eingang anliegenden Signals erzeugt;- ein zweites boolesches Schaltnetz (TCL), das an einem ersten Eingang die im Speicher (ME) gelesenen Daten und an einem zweiten Eingang die Signale einer der Pseudozufallsfolgen empfängt und ausgangsseitig für die das datenverar-7098 15/0879beitende Schaltwerk (LC) die an seinem ersten Eingang lie- j genden Daten mit unverändertem oder invertiertem boole- j sehen Wert entsprechend dem booleschen Wert des an seinem
zweiten Eingang anliegenden Signals erzeugt. - 6. Vorrichtung nach Anspruch 5, gekennzeichnet durch einen Komparator CO), der während der Schreib- und der Lesephase die
Adresse der für die Schreib- und/oder Leseoperation bestimmten Speicherstelle (A1,A2,...An) und die vom Zeitgeber (BT)
der sequentiellen Verarbeitungsanlage abgetastete Adresse
vergleicht, und durch ein Schaltglied (CC), das den Übergang der ersten und der zweiten dieser Pseudozufallsfolgen zu den beiden Schaltnetzen (TCS,TCL) entsprechend dem Ergebnis des
Vergleichs zwischen den Adressen steuert. - \ 7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß zu
j jedem Speicherzyklus der die Adressen vergleichende Kompara- ; tor (CO) und das das Zuteilen der Pseudozufallsfolgen steu- ernde Schaltglied (CC) ein Signal der ersten Pseudozufallsfol ge zum ersten booleschen Schaltnetz (TCS) und ein Signal der ' zweiten Pseudozufallsfolge zum zweiten booleschen
Schaltnetz'senden, wenn die verglichenen Adressen gleich
sind, und den beiden booleschen Schaltnetzen (TCS, TCL) ein
Signal der gleichen Folge senden, wenn die verglichenen
Adressen unterschiedlich sind. - 8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der ; die Adressen vergleichende Komparator (CO) ;an zwei Eingängen (14,15) diese Adressen empfängt · ; und ein Signal an einem ersten Ausgang (16) erzeugt, wenn |die für die Lese- und/oder Schreiboperation bestimmte Adres- jse der Speicherstelle (A1,A2,...An) im Abtastzyklus später jliegt als die vom Zeitgeber (BT) abgetastete Adresse, und jein Signal an einem zweiten Ausgang (17) erzeugt, wenn die jAdresse der Speicherstelle (A1,A2,...An) im Abtastzyklus [früher liegt als die vom Zeitgeber (BT) abgetastete Adresse; j- 24 - I 709815/0879und daß das das Zuteilen der Pseudozufallsfolgen steuernde Schaltglied (CC) einen ersten und einen zweiten Schalter (C1,C2) umfaßt, von denen der erste Schalter (C1) an einem ersten Eingang (18S) die Signale der ersten und an einem zweiten Eingang (18L) die Signale der zweiten Pseudozufallsfolge sowie an einem dritten Eingang das gegebenenfalls am ersten Ausgang (16) des Komparators (CO) auftretende Signal empfängt und an das erste boolesche Schaltnetz (TCS) während jedes Speicherzyklus die Signale der zweiten oder die Signale der ersten Pseudozufallsfolge abgibt in Abhängigkeit davon, ob das.Ausgangssignal des Komparators (CO) am dritten Eingang anliegt oder nicht, und von denen der zweite Schalter (C2) an einem ersten Eingang (18S) die Signale der ersten und an einem zweiten Eingang (18L) die Signale der zweiten Pseudozufallsfolge sowie an einem dritten Eingang das möglicherweise am zweiten Ausgang (17) des Komparators (CO) auftretende Signal empfängt und an das zweite boolesche Schaltnetz (TCL) während jedes Speieherzyklus die Signale der ersten oder die Signale der zweiten Pseudozufallsfolgen abgibt in Abhängigkeit davon, ob das Ausgangssignal des Komparators (CO) am dritten Eingang anliegt oder nicht.9· Vorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß das zweite Schaltnetz an das datenverarbeitende Schaltwerk (LC) Daten sendet, die den gleichen booleschen Wert haben, den sie beim Gesendetwerden an das erste boolesche Schaltnetz (TCS) hatten.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT69494/75A IT1047437B (it) | 1975-10-08 | 1975-10-08 | Procedimento e dispositivo per il controllo in linea di memorie logiche sequenziali operanti a divisione di tempo |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2644733A1 true DE2644733A1 (de) | 1977-04-14 |
DE2644733B2 DE2644733B2 (de) | 1978-07-20 |
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2644733A Expired DE2644733C3 (de) | 1975-10-08 | 1976-10-04 | Verfahren und Vorrichtung zum direkten Überprüfen des fehlerfreien Betriebs von Speichern bei der sequentiellen Datenverarbeitung |
Country Status (4)
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Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4360915A (en) * | 1979-02-07 | 1982-11-23 | The Warner & Swasey Company | Error detection means |
US4360917A (en) * | 1979-02-07 | 1982-11-23 | The Warner & Swasey Company | Parity fault locating means |
US4412327A (en) * | 1981-02-25 | 1983-10-25 | Western Electric Company, Inc. | Test circuit for checking memory output state continuously during time window |
US4528666A (en) * | 1983-01-03 | 1985-07-09 | Texas Instruments Incorporated | Memory system with built in parity |
US4593393A (en) * | 1984-02-06 | 1986-06-03 | Motorola, Inc. | Quasi parallel cyclic redundancy checker |
US4608669A (en) * | 1984-05-18 | 1986-08-26 | International Business Machines Corporation | Self contained array timing |
US4827476A (en) * | 1987-04-16 | 1989-05-02 | Tandem Computers Incorporated | Scan test apparatus for digital systems having dynamic random access memory |
JPS6489823A (en) * | 1987-09-30 | 1989-04-05 | Toshiba Corp | Control circuit for radio equipment |
JPH02260200A (ja) * | 1989-03-30 | 1990-10-22 | Sharp Corp | 複数ビット並列テスト機能を有する半導体記憶装置における複数ビット並列機能テスト方法 |
US5951703A (en) * | 1993-06-28 | 1999-09-14 | Tandem Computers Incorporated | System and method for performing improved pseudo-random testing of systems having multi driver buses |
DK0643350T3 (da) * | 1993-08-10 | 1998-09-28 | Siemens Ag | Fremgangsmåde til identificering af adresseringsfejl i lagre for digitale, binært kodede dataord |
US5355377A (en) * | 1993-11-23 | 1994-10-11 | Tetra Assoc. Inc. | Auto-selectable self-parity generator |
SE502576C2 (sv) * | 1993-11-26 | 1995-11-13 | Ellemtel Utvecklings Ab | Feltolerant kösystem |
EP0744755A1 (de) * | 1995-05-25 | 1996-11-27 | International Business Machines Corporation | Prüfungsverfahren und Vorrichtung für Speicherschaltungen auf Halbleitersubstrat |
FR2751461B1 (fr) * | 1996-07-22 | 1998-11-06 | Sgs Thomson Microelectronics | Dispositif de controle de finalite de test |
US6134684A (en) * | 1998-02-25 | 2000-10-17 | International Business Machines Corporation | Method and system for error detection in test units utilizing pseudo-random data |
EP1515345A1 (de) * | 1999-02-02 | 2005-03-16 | Fujitsu Limited | Verfahren und Vorrichtung zur Prüfung einer elektronischen Vorrichtung |
EP1031994B1 (de) | 1999-02-23 | 2002-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Speicherschaltungen mit eingebautem Selbsttest |
DE69901534T2 (de) * | 1999-02-23 | 2003-01-09 | Taiwan Semiconductor Mfg. Co., Ltd. | Integrierte Selbsttestschaltung für eine Speichereinrichtung |
US8997255B2 (en) | 2006-07-31 | 2015-03-31 | Inside Secure | Verifying data integrity in a data storage device |
US8352752B2 (en) * | 2006-09-01 | 2013-01-08 | Inside Secure | Detecting radiation-based attacks |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3727039A (en) * | 1971-08-02 | 1973-04-10 | Ibm | Single select line storage system address check |
US3719929A (en) * | 1971-08-11 | 1973-03-06 | Litton Systems Inc | Memory analyzers |
US3768071A (en) * | 1972-01-24 | 1973-10-23 | Ibm | Compensation for defective storage positions |
US3789204A (en) * | 1972-06-06 | 1974-01-29 | Honeywell Inf Systems | Self-checking digital storage system |
FR2257213A5 (de) * | 1973-12-04 | 1975-08-01 | Cii |
-
1975
- 1975-10-08 IT IT69494/75A patent/IT1047437B/it active
-
1976
- 1976-09-30 NL NLAANVRAGE7610819,A patent/NL179097C/xx not_active IP Right Cessation
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- 1976-10-08 US US05/730,723 patent/US4049956A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
IT1047437B (it) | 1980-09-10 |
US4049956A (en) | 1977-09-20 |
NL179097B (nl) | 1986-02-03 |
NL179097C (nl) | 1986-07-01 |
DE2644733C3 (de) | 1979-03-29 |
NL7610819A (nl) | 1977-04-13 |
DE2644733B2 (de) | 1978-07-20 |
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