DE2421229C2 - Digitale Datenverarbeitungsanlage - Google Patents

Description

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Die Erfindung betrifft eine digitale Datenverarbeitungsanlage nach dem Oberbegriff des Anspruchs 1.

Kine derartige Datenverarbeitungsanlage ist beispielsweise in der US-PS 33 76 554 beschrieben. Bei einem dieser Systeme sind üblicherweise mehrere Speichereinheiten vorgesehen, welche die von einer oder mehreren zentralen Recheneinheiten erhaltenen Daten speichern und, umgekehrt, gespeicherte Daten an die zentralen Recheneinheiten übertragen. Die Speicher sind an jede zentrale Recheneinheit mittels einer gemeinsamen Busleitung angeschlossen. Wenn eine zentrale Recheneinheit eine Speicheroperation durchzuführen hat, überträgt sie ein Adressensignal an einen Speicherabschnitt der Busleitung und der Speicher mit der festgeleg* *.n Adresse spricht an. indem er sich an die Busleitung anschließt und den Anschluß an die zentrale Recheneinheit meldet. Daraufhin überträgt die zentrale Recheneinheit Daten über einen Datenabschnitt der Busleitung, wenn die Operation eine Schreiboperation ist. oder der Speicher überträgt eine gespeicherte Information, wer.n es sich um eine Lesecperation handelt.

Normalerweise muß. bevor eine der genannten Speicheroperationen eingeleitet werden kann, die vorhergehende Operation durchgeführt und beendet sein, selbst wenn die beiden Opera.: jnen verschiedene Speicher betreffen. Dies führt zu keinen Schwierigkeiten bei Schreibopeiitionen. da die Speicher bei der Aufnahme von Daten, um diese zu speichern, gleichmäßig schnell sein können. Das heißt, selbst ein langsam arbeitender Speicher kann zeitweilig ankommende Daten in einem Register mit schnellem Zugriff speichern und kann dann die Daten in einer anschließenden internen Operation an die bezeichnete Speicheradresse übertragen. Infolgedessen beeinflußt die Geschwindigkeit dieser internen Operation nicht die Zeit, die zur Datenübertragung an den Speicher erforderlich ist.

Andererseits können bei einer Leseoperation so lange keine Daten an die zentrale Recheneinheit übertragen werden, bis der Speicher die Daten an der bezeichneten Adresse gefunden hat. Infolgedessen beeinflußt die interne Operationszeit des Speichers die Gesamtzeit, welche zum Auffinden von Daten benötigt wird. Bei einem sehr schnellen Speicher, bei welchem beispielsweise als Speichermedien Flip-Flop-Register verwendet sind, wird die Leseoperation sehr schnell durchgeführt. Wenn jedoch ein langsamerer Speicher mit einbezogen ist, erfordert das Lesen der gespeicherten Daten eine beträchtliche Zeit. Die erforderliche Zeit kann aufgrund der gegenwärtigen Tendenz, verschiedene Einheiten des Datenverarbeitungssystems zu suchen und aufzufinden, die in großen Entfernungen von einander angeordnet sind, noch länger werden. Die Speichereinheiten können soweit von den zugeordneten zentralen Recheneinheiten angeordnet sein, daß die Laufzeit auf den Leitungen, welche zwei Einheiten verbinden, die Operationsgeschwindigkeit des Systems wesentlich beschränkt.

Wenn daher in einem asynchronen Datenverarbeitungssystem eine zentrale Recheneinheit eine Leseoperation einleitet, überträgt sie eine Speicheradresse über den Adressenabschnitt der Hauptleitung und der Speicher, welcher diese Adresse hat, gibt ein sogenanntes Bestätigur.fessignal an die zentrale Recheneinheit ab. Der Speicher beschafft dann die Dal.*: von der bezeichneten Speicherstelle in einem internen S^icherregister und überträgt die Daten über den Datenabschnitt der Hauptleitung zusammen mit einem gesonderten Datensignal, welches die Datenübertragung anzeigt. Bei Empfang des Datensignals nimmt die zentrale Recheneinheit die Daten von der Hauptleitung auf.

Der Erfindung liegt die Aufgabe zugrunde die Lesezeit bei Datenverarbeitungsanlagen mit verschiedenen Speicherarten zu verkürzen. Diese Aufgabe wird durch die im Kennzeichnungsteil des Patentanspruchs 1 genannten Maßnahmen gelöst.

Zur Vereinfachung der folgenden Beschreibung eines Ausführungsbeispiels der Erfindung sollen die Speichereinheiten in der Datenverarbeitungsanlage in drei Geschwindigkeitsklassen fallen. In die erste Klasse fallen Speicher mit kurzem Zugriff. Em Speicher mit kurzem Zugriff überträgt eine eingegebene Information beinahe unmittelbar, nachdem er d^;e Adresse der information erhält. Normalerweise liegt die Zugriffszeit beim Auslesen, d. h. die Gesamtzeit für eine Auffind- und Wiederbeschaffungsoperation unter 200 nsek. Derzeit werden als Speichermedien in Speichern mit kurzer Zugriffszeit im allgemeinen Flip-Flops verwendet.

Bei einem Speicher mit schnellem Zr^riff wird eine Leseoperation beinahe genauso unverzüglich, beispielsweise in 600 nsek nach Erhalt der Adresse der wiederzubeschaffenden Information durchgeführt. Ein Speicher mit langer Zugriffszeit liefert dagegen die Daten erheblich langsamer, beispielsweise in 2,5 usek nach Erhalt der Adresse. Bei dem beschriebenen Ausführungsbeispiel der Erfindung müssen die in jeder Gruppe vorgesehenen Speicher nicht dieselbe Zugriffszeit huben. Jedoch sollten die schnellen Speicher Zugriffszeiten aufweisen, die kurzer sind als die Zugriffszeit eines der langsamen Speicher

Zusätzlich zu den Adressenbestätigungs- und Datensignalen gibt jeder der schnellen und langsamen Speichei einen Daten« ".rnimpuls in einer für alle Speicher einheitlichen Zeit vor dem Datensignal ab. Beispielsweise kann das Zeitintervall zwischen dem Datenwarnimpuls und dem Datensignal 380 nsek befragen.

In der vorliegenden Anordnung können sich die langsamen Speicher im wesentlichen voll überlappen. Das heißt, wenn eine ersti Leseoperation mit einem langsamen Speicher eingeleitet wird, kann eine zweite Leseoperation in einem zweiten langsamen Speicher unmittelbar nach Erhalt des Adressenbestätigungssignals

von dem ersten Speicher eingeleitet werden.

Demzufolge erhält die zentrale Recheneinheit das Datenwarnsignal von dem ersten Speicher, das Datenwarnsignal von dem zweiten Speicher, das Datensignal von dem ersten Speicher und schließlich das Datensignal von dem zweiten Speicher. Infolgedessen treffen die Signale von den zwei Speichern an der zentralen Recheneinheit in Tandemform, d. h. nacheinander, in der Reihenfolge ein, in welcher die Speicher von der zentralen Recheneinheit adressiert wurden. Dieser Empfang der Signale in Tandemform bzw. nacheinander an der zentralen Recheneinheit wird auch in extremen Fällen beibehalten, wenn der erste Speicher an dem weit entfernten Ende einer langen Speicherhauptleitung angeordnet und der zweite Speicher über die Hauptleitung an eine unmittelbar daneben angeordnete zentrale Speichereinheit angeschlossen ist; dies ist ein Fall, bei welchem die Laufzeit der Signale zwischen der

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größer ist als die Laufzeit der Signale zwischen der zentralen Recheneinheit und dem zweiten Speicher.

Die Operation ist dieselbe, wenn der erste Speicher ein schneller Speicher und der zweite ein langsamer Speicher ist. Wenn andererseits auf eine Datenbeschaffung in einem langsamen Speicher eine Datenbeschaffung in einem schnellen Speicher folgt, wird die Einleitung der letztgenannten Operation etwas verzögert, um sicherzustellen, daß die sich ergebenden Datensignale an der zentralen Recheneinheit in der richtigen Reihenfolge eintreffen. Insbesondere wird der Betrieb des zweiten Speichers verzögert, bis das Datenwarnsignal von dem ersten Speicher erhalten ist. Auf diese Weise stellt das System sicher, daß die Datenwarnsignale von den zwe^; Speichern an der zentralen Recheneinheit in der richtigen Reihenfolge eintreffen. Da die jeweiligen Datensignale in denselben Zeitintervallen auf die Datenwarnsignale folgen, treffen sie auch zusammen mit den wiederbeschafften Daten von den zwei Speichern in der richtigen Reihenfolge an der zentralen Recheneinheit ein.

Wegen der verhältnismäßig hohen Geschwindigkeit der Speicher mit kurzer Zugriffszeit wird durch Überlappen eines Betriebs dieser Speicher untereinander oder mit anderen Speichern weniger Zeit gewonnen, infolgedessen werden vorzugsweise zusätzliche Schaltungsanordnungen. weiche für ein derartiges Oberlappen erforderlich sind, vermieden und dadurch der ohnehin komplizierte Aufbau solcher Schaltungen nicht noch vergrößert Bei einigen Anwendungsfällen kann es jedoch wünschenswert sein, den Betrieb auch solcher Speicher zu überlappen: dies kann mit Hilfe eines noch im einzelnen zu beschreibenden Netzwerkes erreicht werden.

Ein Vorteil der Erfindung besteht somit in einer digitalen Rechenanlage mit einer Anzahl Speicher, bei welchem sich die Operationen zum Auffinden and Wiederbeschaffen von Daten in den Speichern überlappen, wobei eine Auffindoperation in einem Speicher eingeleitet werden kann, bevor die vorher eingeleitete Auffind- und Wiederbeschaffungsoperation in einem anderen Speicher ausgeführt und beendet worden ist.

Nachfolgend wird die Erfindung anhand einer bevorzugten Ausführungsform unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. Es zeigt

Fig. 1 ein vereinfachtes, sehemalisches Schaltbild eines Datenverarbeitungssystem gemäß der Erfindung;

Fig. 2 ein schmematisches Schaltbild des Steuerabschnittes zum Lesen von Daten, welcher in der zentralen Recheneinheit der Fig. 1 vorgesehen ist;

Fig. 3 A ein schematisches Schaltbild des Signalisierungsabschnittes eines langsamen oder schwellen Speichers in dem Datenverarbeitungssystem;

Fig. 3 B ein schematisches Schaltbild des Signalisierungsabschnittes eines Speichers mit kurzer Zugriffszeit, und

Fig. 4 eine Reihe von Impulsübersichten, in welchen die Beziehungen zwischen bestimmten Signalen in dem System dargestellt sind.

Das in Fig. 1 dargestellte Datenverarbeitungssystem weist eine zentrale Recheneinheit 10, langsame Speicher 12 und 14, einen schnellen Speicher 16 und einen Speicher 18 mit kurzer Zugriffszeit auf. Eine Speicherhauptleitung 19 weist einen Adressenteil 20 auf. über welchen Speicheradressen von der zentralen Recheneinheit 10 zu den Speichern 12 bis 18 befördert werden. Über einen Datenteil 22 werden Daten von der zentra-1a» Recheneinheit zu einem bezeichrieten S^r^eicher übertragen, um sie während der Einschreiboperationen zu speichern, und es werden während der Leseoperationen vorher eingespeicherte Daten von dem bezeichneten Speicher an die zentrale Recheneinheit zurückübertragen. Über einen Steuerteil 24 werden verschiedene Zeittakt- und Steuersignale zwischen der zentralen Recheneinheit 10 und den Speichern 12 bis 18 übertragen.

Da se. έ die Erfindung auf das Lesen von Daten bezieht, sind zur Vereinfachung der Zeichnungen verschiedene Schaltungselemente und Verbindungen weggelassen, welche nur die Einschreiboperation betreffen. Im folgenden wird zuerst das Lestn von Daten aus dem langsamen Speicher 12 der Fig. 1 beschrieben.

Wenn beispielsweise die Zentraleinheit 10 Daten aus dem langsamen Speicher 12 auffinden soll, überträgt sie über den Adressenteil 20 eine eindeutige Speicheradresse an den Speicher 12. Die Zentraleinheit 10 überträgt ferner über eine Leitung 245 ein langsames Speicherauffindsignal, ein sogenanntes MAS-Signal, wie in der Impulsfolge A der Fig. 4 dargestellt ist. Der Speicher 12 spricht auf die Kombination des AfftS-Signals und der Adresse auf dem Hauptleitungsteil 20 an. Insbesondere überträgt er ein ze^;tlich eingeordnetes Adressenbestätigungssignal, ein sogenanntes AAT-Signal an die Zentraleinheit 10, wodurch der Empfang der Adresse angezeigt ist. Daraufhin läßt die Zentraleinheit das A//?S-Signal fallen und kann danach zum Auffinden von Daten die nächste Speicheradresse an die Adressenhauptleitung 20 abgeben.

Der Speicher 12 hat nunmehr intern mit dem Lesen der Daten begonnen, die an der bezeichneten Aoresse gespeichert sind. In dem hier beschriebenen Beispiel überträgt er über eine Leitung 24DW A'-Nanosekunden nach dem AAT-SxgnaS. ein Datenwarnsignal, ein DW-Signal zurück an die Zentraleinheit 10. Der Zweck des DW-Signals wird weiter unten noch.erläutert. Schließlich gibt der Speicher 12 die gelesenen Daten in den Datenteil 22 der Hauptleitung und überträgt über die Leitung 24D y-Nanosekunden nach dem DW-Signal (Z-Nanosekunden nach dem AA Γ-Signal) ein Datensignal. Die Zentraleinheit 10 spricht auf das Datensignal an und nimmt die Daten von dem Datenabschnitt 22 auf.

Wenn statt dessen die Zentraleinheit 10 Daten von dem langsamen Speicher 14 beschaffen soll, ergibt sich dieselbe Signalfolge, außer daß die über die Adrcssenhauptleitung 20 übertragene Adresse eine Speicherstelle in dem Speicher 14 bezeichnet und daß der Spei-

eher auf die Übereinstimmung der Adresse und des MA.V-Sigiiüls auf der Leitung 24.V anspricht. Da jedoch der Speicher wesentlich weiter entfernt von der Zentraleinheit 10 als der Speicher 12 angeordnet ist, dauern die Zeitintervalle, bib das MRS-S\gna\ den Speicher 14 erreicht und das entsprechende AAT-S'igna] zu der Zentraleinheit 10 zurückkehrt, wesentlich länger als die entsprechenden Zeitintervalle bei dem Speicher 12. Dies i«i in der Impulsfolge B in Fig. 4 dadurch dargestellt, daß die Dauer des M/?5-Signals verlängert ist.

Jedoch ist die relative zeitliche Beziehung bei der Erzeugung des AAT-. des DW- und des Datensignal sowohl für den Speicher 14 als auch für den Speicher 12 dieselbe. Hieraus folgt, daß diese drei Signale an der Zentraleinheit IO mit derselben relativen zeitlichen Beziehung zueinander erhalten werden. Das heißt, unabhängig davon, wie nahe oder wie weit von der Zentraleinheit 10 ein langsamer Speicher angeordnet ist. die Zentraleinheit 10 erhält das Datensignal von dem Speicher Z-Nanosekuiiuen nach dem AA /"-Signa! von dem Speicher und das Datenwarnsignal V-Nanosekunden vor dem Datensignal. Infolgedessen gilt die in Fig. 4 durgestellte zeitliche Beziehung zwischen den verschiedenen Signalen sowohl für ihre Erzeugung in der Zentraleinheit 10 als auch für ihr Eintreffen an der Einheit 10.

Nunmehr soll die Zentraleinheit Daten von einer Adresse in dem langsamen Speicher 12 und dann von einer Adresse in dem langsamen Speicher 14 auffinden und lesen. Das System erzeugt dann Signale, wie sie in der Folge C in Fig. 4 dargestellt sind. Es wird daher ein MRS- signal für den Speicher 12 (im folgenden wird in solchen Fällen von einem M/?5-12-SignaI gesprochen) auf der Leitung 24j übertragen, das durch ein AAT-12-Signal beendet wird, das von dem langsamen Speicher 12 an die Zentraleinheit 10 zurück übertragen wird. Der Speicher 12 hat auf diese Weise den Empfang der Dateriatires.se angezeigt und an die Zentraleinheit lö übermittelt. Die Zentraleinheit kann dann in den Hauptleitungsteil 20 die von dem Speicher 14 zu beschaffende Datenadresse eingeben. Hierzu überträgt die Zentraleinheit die Adresse zusammen mit einem M/?iV-14-Signal, welches dann durch den Empfang eines /4/4 7-Signals von dem Speicher 14 beendet wird.

Als nächstes erhält die Zentraleinheit 10 A'-Nanosekunden nach dem Empfang des AAT-\2-Signa\s ein DW-12-Signal von dem Speicher 12, aut welches dann das Daten-12-SignaI von demselben Speicher folgt. Das letzte Signal zeigt dann an, daß die Daten von dem Speicher 12 über den Hauptleitungsteil 22 an der Zentraleinheit anliegen; diese lädt dann ein nicht dargestelltes internes Register mit den Daten.

Kurz danach erhält die Zentraleinheit ein DW-14-Signal von dem Speicher 14, auf welches letztlich das Daten-14-Signal folgt. Danach nimmt sie die entsprechenden Daten von dem Speicher 14 ab. Da die aus den Speichern 12 und 14 gelesenen Daten an der Zentraleinheit 10 in derselben Reihenfolge erhalten werden, in der die entsprechenden M/?S-Signale von der Zentraleinheit abgegeben worden sind, kann sie ohne weiteres die eintreffenden Daten den Adressen zuordnen, unter denen sie aufgerufen sind.

Die Zentraleinheit 10 will nunmehr Daten zuerst von dem weiter entfernt angeordneten, langsamen Speicher 14 und dann von dem Speicher 12 beschaffen. Das System folgt dann der Signalfolge D der Fig. 4. Diese Folge ist der Folge C ähnlich, außer daß die Reihenfolge der entsprechenden Signale von den zwei Speichern umgekehrt ist. Infolgedessen liegt das MRS-14-Signal vor dem M/tö-12-Signnl an, und anschließend trifft das /\/17-14-Signal an der Zentraleinheit 10 vor dem AAT-12-Signal ein. Wegen der festgelegten zeitlichen Beziehung zwischen den beiden AA T-Signalen und den entsprechenden Datensignalen trifft auch das Daten-14-Signal an der Zentraleinheit 10 vor dem Daten-12-Signal ein.

Somit treffen also die Daten von jedem Speicher an

ίο der Zentraleinheit wieder in der Reihenfolge ein, in welcher die Speicheradressen von der Einheit 10 übertragen wurden. Darüber hinaus ist diese Reihenfolge unabhängig von den jeweiligen Entfernungen der langsamen Speicher 12 und 14 immer dieselbe. Wenn der Speicher 14 weiter entfernt angeordnet ist. besteht der einzige Unterschied in der zeitlichen Folge D in einer Längung des M/fö-14-Signals und in einer Verschiebung aller übrigen Signale nach rechts, ohne daß sonst deren zeitliche Beziehung zueinander irgendwie geändert wird.

2u Wesentlich hierbei isi, daß dun.h Einleiten ücs Zyklus für den Speicher 12, nachdem die Zentraleinheit das /ΜΓ-14-Signal von dem Speicher 14 erhalten hat, der Bezugszeitpunkt für den zeitlichen Ablauf aller nachfolgenden Signale festgelegt ist. Infolgedessen werden, solange das AAT-Signal von einem Speicher vor dem AA Γ-Signal eines anderen Speichers erhalten wird, die Daten von dem ersten Speicher von der Zentraleinheit vor den Daten von dem zweiten Speicher aufgenommen.

Wie aus der Impulsfolge D in Fig. 4 zu ersehen ist, ist der Abstand zwischen jedem der Signale von dem ersten Speicher (14) und den entsprechenden Signalen von dem zweiten Speicher (12) eine Funktion der Länge des A//?5-Signals für den zweiten Speicher. Die Länge des M/?5-12-Signals ist eine Funktion des Abstandes zwischen dem Speicher 12 und der Zentraleinheit 10. Wenn daher der Speicher 12 unmittelbar neben der Zentraleinheit üs^at kann das A^/?.S-!2-Si^Dna! eine vernachlässigbare Dauer bzw. Länge haben. Damit die Signale von den zwei Speichern ausreichend voneinander getrennt sind, so daß sie die Zentraleinheit 10 unterscheiden kann, ist in der Einheit 10 eine nicht dargestelle Schaltung vorgesehen, mittels welcher das Ende jedes MR-Signals und der Beginn des nächsten M/?-Signals verzögert wird, wie an den Seilen 26 in den Impulsfolgen C und D in Fig. 4 dargestellt ist.

Diese Verzögerung ist der minimale Abstand zwischen den entsprechenden Signalen, die von nacheinander angerufenen Speichern an der Zentraleinheit 10 eintreffen.

Wenn Daten aus dem schnellen Speicher 16 der Fig 1 zu beschaffen sind, ist die Signalfolge (Fig. 4 E) der Folge für einen langsamen Speicher ähnlich. Die Zentraleinheit 10 überträgt auf einer Leitung 24F ein MRF-Signal zusammen mit einer Speicheradresse, welche eine Speicherstelle in dem Speicher 16 kennzeichnet. Der Speicher 16 spricht auf die Kombination dieser Signale an, indem er ein ΑΛ Γ-Signal über die Leitung 244 T überträgt. Als nächstes überträgt dann der Speieher 16 ein DW-Signal, auf welches y-Nanosekunden später ein Datensignal über eine Leitung 24d und die Übertragung des Inhalts der bezeichneten Speicherstelle über den HauptJeitungsteil 22 folgt.

Wie aus Fig. 4 E zu ersehen ist, ist der Abstand zwischen dem AA Γ-Signal und dem DW-Signal bei dem schnellen Speicher 16 erheblich kürzer als der entsprechende Intervallwert in Z-Nanosekunden bei den langsamen Speichern 12 und 14 (Folge A und B), da der

schnelle Speicher die interne Datenbeschaffung wesentlich schneller als der langsame Speicher durchführen kann. Somit ist diese schnellere Arbeitsweise durch eine Verkürzung der Zeit zwischen den AAT- und den DW-Signalen ausgenutzt, während das Intervall zwischen den DW- und den Datensignalen auf derselben Dauer wie bei den langsamen Speichern gehalten ist. Der Grund hierfür wird ohne weiteres bei der Beschreibung der Überlappung der schnellen und langsamen Speicher verständlich.

Nunmehr soll die Zentraleinheit 10 zuerst Daten von dem langsamen Speicher 12 und danach von dem schnellen Speicher 16 beschaffen. Ein Vergleich der Signalfolgen AE zeigt, daß wenn die Operationen der zwei Speicher in derselben Weise überlappt werden wie bei den zwei langsamen Speichern, das DW-16-Signal von dem schnellen Speicher 16 an der Zentraleinheit 10 vor dem DW-12-Signal von dem langsamen Speicher 12 eintreffen würde, da das DW-16-Signal auf das ΑΑΤΛ6-Signal in einem Abstand von W-Nanosekunden folgt, welcher verglichen mit dem Abstand von .Y-Nanosekunden für das DW-12-Signal sehr viel kürzer ist. Folglich würde das Daten-16-Signal, welches auf das DW-16-Signal in dem üblichen Abstand von V-Nanosekunden folgt, an der Zentraleinheit vor dem Daten-12-Signal eintreffen. Die Zentraleinheit würde infolgedessen die aus (' -n Speichern 12 und 16 gelesenen Daten in der umget·. hrten Reihenfolge erhalten.

Nunmehr soll die Signalfolge untersucht werden, die sich ergibt, wenn die Zentraleinheit 10 zuerst Daten von dem langsamen Speicher 12 und dann von dem schnellen Speicher 16 beschaffen soll, wobei allerdings der schnelle Speicher 16 in einer erheblichen größeren Entfernung von der Zentraleinheit 10 als der langsame Speicher 12 angeordnet ist. Das /W/?5-16-Signal würde dann erheblich langer dauern, das heißt, das AAT-Id-Signal würde im Hinblick auf die in der Folge E dargesteiite, zeitliche Beziehung wesentlich verzögert sein. Dies wiederum würde zu einer entsprechenden Verzögerung in den DW-16 und den Daten-16-Signalen führen, so daß diese nach den entsprechenden Signalen für den langsamen Speicher 12 eintreffen würden. In diesem Fall würde dann die Zentraleinheit die Daten von den zwei Speichern in derselben Reihenfole erhalten, die erforderlich ist. In diesem Fall würde dann das vorgesehene Überlappen zu einem Mischen der beschafften Daten führen.

Folglich ist das System so ausgelegt, daß es entsprechend einer Folge F in Fig. 4 arbeitet, wenn zuerst Daten von einem schnellen und dann von einem langsamen Speicher zu beschaffen sind. Wenn beispielsweise die Speicher 12 und 16 der Fig. 1 einbezogen werden, ist das erste Steuersignal ein A//?5-12-Signal, welches von der Zentraleinheit 10 auf dem Hauptleitungsteil 20 zusammen mit einer Adresse übertragen wird, welche eine Speicherstelle in dem Speicher 12 kennzeichnet. Wie oben ausgeführt, wird das /ViftS-12-Signal bei dem Empfang eines AA Γ-12-SignaIs beendet.

Im Unterschied zu dem Überlappungsbetrieb bei einem Paar langsamer Speicher gibt jedoch die Zentraleinheit 10 das Mf?F-16-Signal nicht unmittelbar anschließend ab. Dies Signal wird vielmehr erst durch den Empfang des DW-12-SignaIs von dem Speicher 12 eingeleitet. Entsprechend der Signalfolge liegt dann an der Zentraleinheit 10 das Daten-12-Signal an. auf -velches ein ΛΛΓ-16-Signai folgt, weiches das M.lF-ϊό-Signal beendet. Die Zentraleinheit 10 erhält oann das DW-16-Signal. dem schließlich das Daten-16-Signal folgt. Die Daten von den Speichern 12 und 16 werden somit von der Zentraleinheit 10 in der richtigen Reihenfolge empfangen.

Darüber hinaus wird die richtige Reihenfolge unabhängig von den jeweiligen Entfernungen der Speicher 12 und 16 von der Zentraleinheit 10 beibehalten, da die Signale von dem schnellen Speicher 16 gezwungen werden, erst auf das DW-12-Signal von dem langsamen Speicher 12 zu folgen, und insbesondere muß das DW-16-Signal auf das DW-12-Signal folgen. Da die Daten-12- und die Daten-16-Signale in denselben Abständen von V-Nanosekunden auf die jeweiligen DW-12 und die DW-16-Signale folgen, müssen die Datensignal^ und die entsprechenden gelesenen Daten an der Zentraleinheit 10 in derselben Reihenfolge wie die DW-Signale eintreffen.

Die Signalfolge F der Fig. 4 entspricht auch den·. Überlappungsbetrieb bei zwei schnellen Speichern, obwohl der Zeitmaßstab verkürzt ist. Das heißt, wenn Daten zuerst von einem schnellen Speicher und dann von einem weiteren schnellen Speicher zu beschaffen sind, wird das MF/?-Signal für den zweiten Speicher bei Empfang des DW-Signals von dem ersten Speicher eingeleitet; hierdurch ist sichergestellt, daß die DW-Signale von den zwei Speichern und dann erst die entsprechenden Datensignale von der Zentraleinheit in der richtigen Reihenfolge empfangen werden. Hierdurch sind bereits Schwierigkeiten vermieden, die sich sonst aufgrund der jeweiligen Entfernungen der zwei Speicher von der Zentra· inheit ergeben könnten. Ebenso sind bereits Schwiei.gkeiten beseitigt, die sich sonst aufgrund der unterschiedlichen Arbeitsgeschwindigkeiten der zwei schnellen Speicher ergeben würden, da ein Geschwindigkeitsunterschied dieselbe Wirkung hat, wie unterschiedliche Entfernungen der Speicher von der Zentraleinheit 10.

Um die Arbeitsgeschwindigkeit insgesamt auf ein Maximum einzustellen, wenn schnelle Speicher verwendet werden, sollte das Intervall von V-Nanosekunden zwischen den DW- und den Datensignalen annähernd dem vollen Intervall zum Wiederbeschaffen von Daten bei dem schnellsten der schnellen Speicher eri.sprechen. Insbesondere sollte bei dem schnellsten der schnellen Speicher das DW-Signal unmittelbar nach dem AA T-Signal folgen.

Die Speicher mit einer kurzen Zugriffszeit, wie beispielsweise der Speicher 18, benötigen eine derart kur/.e Zeit zum Lesen der Daten, daß wenig Zeit zu gewinnen ist, wenn ihr Betrieb mit dem der langsamen und schnellen Speicher überlappt wird. Um einen komplizierten Schaltungsaufbau möglichst zu vermeiden, wird vorzugsweise ein Lesen von Daten aus einem Speicher mit kurzer Zugriffszeit überhaupt nicht eingeleitet, d. h. es wird kein Mi?/-Signal übertragen, bis die Datensignale von allen vorher abgefragten Speichern an der Zentraleinheit 10 erhalten worden sind.

In den Fig. 2, 3 A und 3 B sind Schaltungen dargestellt, welche die verschiedenen vorbeschriebenen Steuersignale erzeugen und auf sie ansprechen. In Fig. 2 ist der Steuerabschnitt 10a in der Zentralrecheneinheit 10 der Fig. 1 zum Lesen von Daten aus einem Speicher dargestellt. Die Schaltung in Fig. 3 a stellt den Abschnitt in jedem der langsamen und schnellen Speicher zum Erzeugen von Signalen dar. Abgesehen von fliesen Schaltungen können beispielsweise die zentrale Recheneinheit und Speicher verwendet werden, wie sie in der US-PS 33 76 554 beschrieben sind.

Wenn die zentrale Recheneinheit einen Befthl dekti-

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diert, Aufgrund dessen Daten aus einem der Speicher gelesen werden müssen, erzeugt er zusammen mit den Adresscnsignalen, welche die Speicherstelle der zu lesenden Information anzeigen, ein Lese-Anforderungssignal. Die Adressensignale werden, wie oben beschrieben ist, in den Adressenteil 20 (Fig. 1 und 3) der Hauptleitung eingegeben, während das Lese-Anforderungssignal an ein UND-Glied 40 angelegt wird (Fig. 2), welches durch das Rückstellen eines sofort bzw. unmittelbar ansprechenden Flip-Flops 42 freigegeben wird. Mit dem Ausgang des UND-Glieds 40 wird ein MÄ-Flip-Flop 44 gesetzt, dessen MRS-Ausgang über die Leitung 245 übertragen wird.

Wie in Fig. 3 A dargestellt ist, weist jeder der Speicher einen Dekodierer 46 auf, welcher die Signale auf bestimmten Leitungen in dem Hauptleitungstell 20 erhält. Diese Signale kennzeichnen den jeweiligen Speicher, der die bezeichnete Speicheradresse enthält. In dem gekennzeichneten Speicher legt dann der Dekodierer 46 ein Eingangssignal an ein UND-Glied 48 an, und bei Koinzidenz des Eingangs mit den M/?5-Signal wird ein Ausgangssignal von dem UND-Glied 48 abgegeben. Mit der Vorderflanke dieses Ausgangssignals wird ein monostabiler Multivibrator angesteuert, der als ein Verzögerungselement 49 verwendet ist. Bei seiner Rückkehr in den stabilen Zustand gibt das Element 49 einen Impuls ab, der auf der Leitung 24AT wie das AAT-Signal an die Zentraleinheit zurückübertragen wird. Wie in Fig. 2 dargestellt, läuft das AA Γ-Signal über ein ODER-Glied 15, wodurch das ΛιΛ-Flip-Flop 44 zurückgesetzt und das M/?5-Signal beendet wird. Jedes AA T-Signal wird auch von einem Zähler 52 gezählt.

Das /4/ir-Signal von dem Verzögerungselement 49 (Fig. 3 A) liegt auch an einem zweiten Verzögerungsclement 54 an. Nach einem Zeitintervall von X Nanosekunden gibt das Element 54 einen Impuls ab, der als das DW-Signal auf der Leitung 24DW verwendet wird. Wenn das Dvv-Signai an der Zentraleinheit iö (Fig. 3) eintrifft, wird es von einem Zähler 56 gezählt.

Wie ebenfalls in Fig. 3 A dargestellt ist, wird der DW-ImpuIs in dem langsamen Speicher an ein drittes Verzögerungselement 58 angelegt, welches nach einer Zeit Y Nanosekunden das Datensignal über die Leitung 24D abgibt. An der Zentraleinheit liegt dann dieses Signal sowohl an dem Zähler 52 als auch dem Zähler 56 an, wodurch der Inhalt jedes Zählers um eins erniedrigt wird.

Bei dem Ausführungsbeispiel gemäß der Erfindung basiert das Überlappen bei langsamen Speichern auf einem einheitlichen, gleichbleibenden Intervall zwischen den AA T- und den Datensignalen. Wenn daher die langsamen Speicher unterschiedliche Zugriffszeiten haben, d. h. unterschiedliche Geschwindigkeiten beim Lesen, ist dieser Unterschied in dem Intervall zwischen dem Empfang der Speicheradresse und dem MRS-Signal von einem langsamen Speicher und der anschließenden Übertragung des AA Γ-Signals von diesem Speicher enthalten. Mit dem Verzögerungselement 49 in Fig. 3 A werden somit die unterschiedlichen Zügriffszeiten der langsamen Speicher kompensiert. Wenn alle langsamen Speicher dieselbe Zugriffszeit haben, kann das Verzögerungselement 49 selbstverständlich entfallen.

Wenn der von der zentralen Einheit bezeichnete Speicher ein schneller Speicher ist, ist die Schaltungsanordnung in dem Speicher dieselbe, wie in Fig. 3 A dargestellt ist, außer daß das UND-Giied 48 dann an die Sieuerleitung 24F angeschlossen ist, um nur MRF-Signale zu empfangen; ferner ist das Verzögerungselement 49 weggelassen. Auch schafft das Verzögerungs■ element 54 eine Verzögerung von weniger als X Nanosekunden. Die Erzeugung des MRF-Signals mit Hilfe des Steuerabschnittes 10/4 (Fig. 2) unterscheidet sie jedoch von der Erzeugung des Af/?S-Signals.

Insbesondere wird das M/?F-Signal bei Koinzidenz des A//?5-Signals mit einem Ausgang einer ODER-Schaltung 62 mittels eines UND-Glieds 60 an die Sieuerleitung 24F angelegt. Von einem Vergleicher 64 wird ein Ausgang für die ODER-Schaltung erzeugt, wenn die Inhalte der Zähler 52 und 56 gleich sind. Eine Gleichheit der Zählerinhalte bedeutet, daß auf jedes AA 7"-Signal von einem langsamen oder schnellen Speicher ein DW-Signal gefolgt ist. Wie oben bereits ausge-'iuhrt ist, entspricht dies dem Zustand bei der Übertragung eines /W/?F-Signals von dem Steuerabschnitt. Der Ausgang des Vergleichers 64 wird durch ein Verzögerungselement 66 etwas verzögert, um dadurch eine Verzögerung des Ai/?F-Signals zu schaffen, welche der Verzögerung Zö (in den böigen C und I) der big. 4) zwischen aufeinanderfolgenden ΜΛΧ-Signalen entspricht. Der andere Eingang an der ODER-Schaltung 62 ist das M/?F-Sigr>al selbst. Hierdurch ist eine Verriegelung geschaffen, durch welche ein Fortbestand des Signal, gewährleistet ist, bis es bei Empfang des entsprechenden AA Γ-Signals durch Rucksetzen des Flip-Flops 44 beendet wird. Auf diese Weise ist trotz irgendwelcher Störungen am Ausgang des Vergleichers 64, welche sonst zu einer vorzeitigen Beendigung dieses Signals führen könnten, eine Fortdauer des M/fF-Signals gewährleistet.

Wie oben bereits ausgeführt ist. sind die Speicher mit einer kurzen Zugriffszeit bzw. mit einem unmittelbaren Zugriff schnell genug, so daß durch ein Überlappen ihrer Arbeitsweise wenig gewonnen würde. Infolgedessen wird vorzugsweise keine sich überlappende Arbeitsweise in Verbindung mit den langsamen und schnellen Speichern angewendei. Infolgcuesbcn wird da» MRi-Signal, welches die Wiederbeschaffungsoperation in den Speichern mit kurzer Zugriffszeit einleitet, durch ein UND-Glied 68 bei Koinzidenz des MÄS-Signals und eines Zählerstandes Null in dem Zähler 52 erzeugt. Das Signal von dem Zähler 52 wird dann durch ein Verzögerungselement 70 verzögert, welches dieselbe Aufgabe wie das Verzögerungselement 66 hat.

Wie in Fig. 3 B dargestellt ist, wird bei Koinzidenz des MRI-Signals mit einer Adresse in dem ausgewählten Speicher mit kurzer Zugriffszeit ein Ausgang an einem UND-Glied 48 erzeugt, welcher auf der Leitung 24AU als zeitlich nicht gesteuertes Adressen-Bestätigungssignal, ein sogenanntes AAU-S'ignal, zurückübertragen. In dem Steuerabschnitt 10A (Fig. 2) setzt dieses AAU-Signal das ΛίΛ-Flip-FIop 44 mittels der ODER-Schaltung 50 zurück. Ferner setzt es das unmittelbar ansprechende Flip-Flop 42, wodurch das UND-Glied 40 gesperrt wird. Hierdurch ist die Erzeugung von weiteren ΛίΛ-Signalen verhindert, welche bei Speichern mit langsamer, schneller oder kurzer Zugriffszeit verwendet werden.

ω Wie aus Fig. 3 B zu ersehen ist, wird der Ausgang des UND-Glieds 48 durch ein Verzögerungselement 72 für ein Zeitintervall verzögert, welches der Wiederbeschaffungszeit des Speichers mit unmittelbarem Zugriff entspricht, und wird dann als Datensignal auf der Leitung 24D zurückübertragen. Wie bei den langsamen und schnellen Speichern, bewirkt das Datensignal, daß die Zentraleinheit 10 die wiederbeschafften Daten von dem Hauptleitungsabschnitt 22 (Fig. 1) erhält. Wie in

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Fig. 2 dargestellt ist, setzt dies Signal auch das unmittelbar ansprechende Flip-Flop 42 zurück, wodurch das UND-Glied 40 freigegeben wird und weitere MR-Signale erzeugt sowie entsprechende Datenbeschaffungsoperationen eingeleitet werden können.

Bei dem System gemäß der Erfindung ist auch nicht erforderlich, daß die zentrale Recheneinheit 10 »erkennt«, ob es sich bei einem bestimmten Speicher um einen Speicher mit langsamer, schneller oder kurzer Zugriffszeit handelt. Die Zentraleinheit erzeugt vielmehr Adressensignale, weiche für die jeweiligen Speicher eindeutig sind; jedoch enthalten auch diese Adressen keine Kennzeichnung bezüglich der Speicherzugriffsgeschwindigkeit. Die Zentraleinheit überträgt lediglich die MRS, die MRF- und die MR/-Signale, auf weiche die Speicher ansprechen, wie oben beschrieben ist. Diese Zeitsteuersignale werden jedoch entsprechend den verschiedenen Bedingungen erzeugt, die sich darauf beziehen, wann Speicher der entsprechenden Ausführungsform mit ihren Leseoperationen beginnen können. Insbesondere hängt die Übertragung der MRS-, der MRF- und der A//?/-Signale nicht von der Art des Speichers ab. der gerade adressiert ist. Vielmehr hängt sie von dem Zustand der vorher eingeleiteten Leseoperationen und von der Art der in diese Operationen einbezogenen Speicher ab. Wenn beispielsweise Daten aus einem langsamen Speicher zu beschaffen sind, wobei alle vorher eingeleiteten Leseopjrationen bereits beendet worden sind, überträgt der Speichersteuerabschnitt 10a zusätzlich zu dem erforderliehen MKS-Signal die MRF- und Λί KZ-Signale. Darüber hinaus wird ein Ai/?5-Signal übertragen, wenn ein MRF- oder A//?/-Signal übertragen wird, und es wird ein MRF-Signal übertragen, wenn ein MRI-Signal übertragen wird. Hierdurch ergeben sich keine Schwierigkeiten. da nur der Speicher, welcher die auf dem Hauptleitungsteil 20 bezeichnete Adresse enthält, auf eine Leseanforderung ansprechen kann.

Die Art jedes Speichers ist im wesentlichen nur in dem Speicher selbst durch dessen Anschluß an eine der Leitungen 245, 24F und 24/ eingespeichert, so daß der Speicher das entsprechende Signal von den MR-, MRF- und MK/-Signalen erhält. Wenn die zentrale Recheneinheit 10 eine Speicheradresse über den Hauptleitungsteil 20 überträgt, leitet der Speicher, der die bezeichnete Speicherstelle enthält, intern ein Lesen nur dann ein, wenn er das entsprechende M/?-Signal erhalten hat. Hierdurch ist dann der Speicherbetrieb in die vorbeschriebene zeitliche Beziehung eingeordnet.

Wie vorstehend ausgeführt, ist bei der Datenverarbeitungsanlage gemäß der Erfindung aufgrund der sich überlappenden Arbeitsweise eine wesentliche Zeiteinsparung beim Lesen von Daten erreicht; ferner ist die eingesparte Zeit bei Speichern mit längeren Lesezyklen wesentlich größer. Darüber hinaus wird die Zeiteinsparung erhalten, ohne daß das System übermäßig kompliziert geworden ist; in der Zentraleinheit und in den Speichern müssen lediglich verhältnismäßig einfache, zusatzliche Schaltungsanordnungen vorgesehen sein

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Hierzu 3 Blatt Zeichnungen

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Claims (9)

Patentansprüche:

1. Digitale Datenverarbeitungsanlage mit einer· zentralen Verarbeitungseinheit (10, Fig. 1) und einer Mehrzahl von Speichern (12, 16, 14, Fig. 1), von denen jeder eine Vielzahl von adressierbaren Speicherstellen für die Datenspeicherung aufweist, mit einer BUS-Leitung (20, 22, 24, 7AAU Fig. 1), die die zentrale Verarbeitungseinheit und die Speieher zum Obertragen von Daten, Speicheradreßsignalen und Steuersignalen zwischen der zentralen Verarbeitungseinheit und den Speichern verbindet, wobei die zentrale Verarbeitungseinheit einen Steuerabschnitt (10a, Fig. 1) aufweist, der Speicherlesesignale (MRS, MRF, MRI Fig. 1) und Adreßsignale (20, Fig. 1) aussendet, die eine der adressierbaren Speicherstellen in einem der Speicher identifizieren, worauf der auf das Speicherlesesignal und die Adreßsignak ansprechende Speicher den Inhalt der adressierten Sneicherstelle an die zentrale Verarbeitungseinheit synchron mit einem Datensignal 24D, Fig. 1; DVV, Fig. 4) aussendet, dadurch gekennzeichnet .

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A) daß alle Speicher Sendeeinrichtungen (48. Fig. 3A) aufweisen, die ein Adreßbetätigungssignal (AAT) in einem festen Zeitintervall vor dem Aussenden von Datensignalen aussenden, und

B) daß die zentrale Verarbeitungseinheit Sperrschaltmittfl (52, 56, 60, 62, 04, 68, 70. Fig. 2) aufweist, die die Aussendung von neuen Adreßsignalen (20) so lange verhindern, bis die Verarbeitungseinheit das Adreßbetätigungssignal (AAT) von der vorhergehenden Anforderung an einen Speicher erhalten hat. und die die zentrale Verarbeitungseinheit zum Aussenden neuer Adreßsignale freigeben, wenn diese das Adreßbestätigungssignal der vorhergehenden Anforderung an einen anderen Speicher erhalten hat.

2. Digitale Datenverarbeitungsanlage mit einer zentralen Verarbeitungseinheit (10, Fig. 1) und einer Mehrzahl von Speichern (12, 16, 14, Fig. 1), von denen jeder eine Vielzahl von adressierbaren Speicherstellen für die Datenspeicherung aufweist, mit einer BUS-Leitung (20, 22, 24, 24AU. Fig. 1). die die zentrale Verarbeitungseinheit und die Speicher zum Übertragen von Daten. Speicheradreßsignalen und Steuersignalen zwischen der zentralen Verarbeitungseinheit und den Speichern verbindet, wobei die zentrale Verarbeitungseinheit einen Steuerabschnitt (10a. Fig. 1) aufweist, der Speicherlesesignale {MRS. MRF. MRl. Fig I) und Adreßsignale (20. Fig I) aussendet, die eine der adressierbaren Speicherzellen identifizieren und in denen die auf das Speicherlesesignal und die Adreßsignale ansprechenden Speicher den Inhalt der adressierten Speicherstelle an die zentrale Verarbeitungseinheit synchron mit einem Datensignal (DATA signal in Zeile 24D Fig. 1) aussenden, insbesondere nach Anspruch 1, dadurch gekennzeichnet,

A) daß alle Speicher Sendeeinrichtungen (48, Fig. 3A) aufweisen, die ein Datenankündigungssignal (DW) in einem festen Zeitintervall vor dem Aussenden von Datensignalen aussenden, und

B) daß die zentrale Verarbeitungseinheit Sperrschaltmittel (60, Fig. 2) aufweist, die die Aussendung von neuen Adreßsignalen zum Lesen des Inhalts einer Speicherstelle in einem schneller arbeitenden Speicher so lange verhindern, bis die Verarbeitungseinheit das Datenankündigungssignal (DW) von einem vorhergehenden Lesen aus einem langsamer arbeitenden Speicher erhalten hat, und die die zentrale Verarbeitungseinheit zum Aussenden neuer Adreßsign&"e freigeben, wenn diese das Datenankündigungssignal von einer vorhergehenden Leseanforderung an den schneller arbeitenden Speicher erhalten hat.

3. Datenverarbeitungsanlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß alle Speicher Sendemittel (48, Fig. 3A) aufweisen, die bei Übereinstimmung eines Speicheranforderungssignals und eines die Speicherstelle in dem betreffenden Speicher identifizierenden Adreßsignals ein Adreßbestätigungssignal (AAT) an die zentrale Verarbeitungseinheit aussenden, und daß die Sperrschaltmittel Erkennungsschaltmittel (52, 56, Fig. 2) aufweisen, die die Anzahl der erhaltenen Datenankündigungssignale (DW) und die Anzahl der erhaltenen Adreßbestätigungssignale (AAT) feststellen und die die zentrale Verarbeitungseinheit zum Aussenden neuer Adreßsignale freij ;ben, wenn die Anzahl der erhaltenen Datenankündigungssignale (DW) gleich der Anzahl der erhaltenen Adreßbestätigungssignale (AAT) ist.

4. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß ein Speicher (18, Fig. 1) mit schnellem Zugriff vorgesehen ist und daß die zentrale Verarbeitungseinheit Sperrschaltmittel (42, 40, Fig. 2) aufweist, die das Lesen von Daten aus jedem anderen Speicher verhindern, so lange ein Lesevorgang mit dem Speicher mit schnellem Zugriff andauert, und daß die zentrale Verarbeitungseinheit Sperrschaltmittel (50, Fig. 2) .-afweist. die das Lesen von Daten aus dem Speicher mit schnellem Zugriff verhindern, so lange die Lesevorgänge mit jedem anderen Speicher andauern.

5. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß die die Anzahl der erhaltenen Datenankündigungssignale (DVV) feststellenden Erkennungsschaltmittel einen Datenankündigungszähler (56. Fig. 2) und die die Anzahl der erhaltenen Adreßbestätigungssignale (AAT) feststellenden Erkennungsschaltmittel einen Adressenbestätigungszähler (52, Fig. 2) und die Sperrschaltmittel einen Vergleicher (64. Fig. 2) aufweisen.

6. Datenverarbeitungsanlage nach Anspruch 5, dadurch gekennzeichnet, daß jeder dieser Zähler so angeschlossen ist, daß er bei Erhalt eines Datensignals zurückzählt

7. Speicher (12, 14, 16, 18, Fig. 1) zum Anschluß an eine BUS-Leitung (24, 24AU. Fig. 1). die eine zentrale Verarbeitungseinheit (10. Fig. I) mit einer Mehrzahl von Speichern verbindet, von denen jeder Speicher Daten von adressierbaren Speicherstellen her aussenden kann, und mit einer BUS-Leitung. die Daten, Speicheradreßsignale und Steuersignale zwischen der zentralen Verarbeitungseinheit und den Speichern überträgt, in Datenübertragungsanlagen, in denen der Speicher die Übereinstimmung eines Speicher'esesignals und eines die Speicherstellc in diesem Speicher bezeichnenden Adreßsignals von der zentralen Verarbeitungseinheit her erkennt, ins-

besondere nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Speicher Sendeschaltmittel (48, 49, Fig. 3A) aufweist, die ein Adreßbestätigungssignal (AA T) über die B US-Leitung aussenden, das die zentrale Verarbeitungsein- s heit bei Erhalt des Adreßbestätigungssignals zum Obertragen weiterer Adreßsignale freigibt.

8. Speicher nach Anspruch 7, der ein Datensignal an die zentrale Verarbeitungseinheit synchron mit der weiteren Datenübertragung dorthin überträgt, dadurch gekennzeichnet, daß der Speicher Sendeschsltmittel (54, Fig. 3 A) aufweist, die ein Datenankündigungssignal (DW) in einem einheitlichen Zeitintervall vor dem Aussenden eines Datensignals aussenden.

9. Speicher nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß der Speicher Sendeschalteiittel (58, Fig. 3A) aufweist, die das dem Adreßbestätigungssignal (AAT) folgende Datensigna! am Ende eines in umgekehrter Beziehung zur Speichergeschwindigkeit bemessenen Zeitintervalls aussenden.