DE2421229A1

DE2421229A1 - Digitales datenverarbeitungssystem

Info

Publication number: DE2421229A1
Application number: DE2421229A
Authority: DE
Inventors: David A Gross; Allan R Kent; Alan Kotok
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1973-05-01
Filing date: 1974-05-02
Publication date: 1974-11-14
Also published as: DE2421229C2; JPS5017146A; US3810110A; JPS595935B2; CA1015864A

Description

Digitales Datenverarbeitungssystem

Die Erfindung betrifft ein digitales Datenverarbeitungssystem nach dem Oberbegriff des Anspruchs 1; insbesondere betrifft sie ein digitales Datenverarbeitungssystem mit einer iLnzahl Speichereinheiten, welche mittels einer gemeinsamen Haupt- oder Vielfachleitung mit einer zentralen Recheneinheit verbunden sind.

Ein derartiges Datenverarbeitungssystem ist beispielsweise in der US-PS 3 376 55^ beschrieben. Bei einem dieser Systeme sind üblicherweise mehrere Speichereinheiten vorgesehen, welche die von einer oder mehreren zentralen Recheneinheiten erhaltenen Daten speichern und^umgekehrt,, gespei-

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cherte Daten an die zentralen Recheneinheiten übertragen. Die Speicher sind an jede zentrale Recheneinheit mittels einer gemeinsamen Haupt- oder Vielfachleitung angeschlossen. Wenn eine zentrale Recheneinheit eine Speicheroperation durchzuführen hat, überträgt sie ein Adressensignal an einen Speicherabschnitt der Hauptleitung und der Speicher mit der vorgeschriebenen oder festgelegten Adresse spricht an, indem er sich an die Hauptleitung anschließt und den Anschluß an die zentrale Recheneinheit meldet. Daraufhin überträgt die zentrale Recheneinheit Daten über einen Datenabschnitt der Hauptleitung, wenn die Operation eine Schreib- (Speicher-) Operation ist, oder der Speicher überträgt eine gespeicherte Information, wenn es sich um eine Lese- (Wiederbeschaffungs-) Operation handelt.

Normalerweise muß, bevor eine Speicheroperation eingeleitet werden kann, die vorhergehende Operation durchgeführt und beendet sein, selbst wenn die beiden Operationen verschiedene Speicher betreffen. Dies führt zu keinen Schwierigkeiten bei Schreiboperationen, da die Speicher bei der Aufnahme von Daten, um diese zu speichern, gleichmäßig schnell sein können. Das heißt, selbst ein langsam arbeitender Speicher kann zeitweilig ankommende Daten in einem Register mit schnellem Zugriff speichern und kann dann die Daten in einer anschließenden internen Operation an die bezeichnete Speicheradresse übertragen. Infolgedessen beeinflußt die Geschwindigkeit dieser internen Operation nicht die Zeit» die zur Datenübertragung an den Speicher erforderlich ist.

Andererseits können solange keine Daten an die zentrale Recheneinheit übertragen werden, bis der Speicher die Daten an der bezeichneten Adresse gefunden hat. Infolgedessen beeinflußt die interne Operationszeit des Speichers die Gesamtzeit, welche zum Auffinden von Daten benötigt wird. Bei einem sehr schnellen Speicher, bei welchem beispielsweise als

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Speichermedien Flip-Flop-Register verwendet sind, wird die Leseoperation sehr schnell durchgeführt. Wenn jedoch ein langsamerer Speicher mit einbezogen ist, erfordert das Wiederauffinden und -beschaffen der gespeicherten Daten eine beträchtliche Zeit. Die erforderliche Zeit kann aufgrund der gegenwärtigen Tendenz noch langer werden, verschiedene Einheiten des Datenverarbeitungssystem zu suchen und aufzufinden, die in großen Entfernungen von einander angeordnet sind. Die Speichereinheiten können soweit von den zugeordneten zentralen Recheneinheiten angeordnet sein, daß die Laufzeit auf den Leitungen, welche zwei Einheiten verbinden, die Operationsgeschwindigkeit des Systems wesentlich beschränkt.

Wenn daher in einem asynchronen Datenverarbeitungssystem eine zentrale Recheneinheit eine Datenauffindung und -wiederbeschaffung einleitet, überträgt sie eine Speicheradresse über den Adressenabschnitt der Hauptleitung und der Speicher, welcher diese "Adresse hat, gibt ein sogenanntes Bestätigungssignal an die zentrale Recheneinheit ab. Der Speicher beschafft dann die Daten von der bezeichneten Speicherstelle in einem internen Speicherregister, und überträgt die Daten über den Datenabschnitt der Hauptleitung zusammen mit einem gesonderten Datensignal, welches die Datenübertragung anzeigt. Bei Empfang des Datensignals nimmt die zentrale Recheneinheit die Daten von der Hauptleitung auf.

Gemäß der Erfindung soll daher die Auffind- und Wiederbeschaff ungszeit bei Datenverarbeitungssystem mit verschiedenen Speicherarten dadurch verkürzt werden, daß sich die Auffind- und Wiederbeschaffungsoperationen bei allen, außer den schnellsten Speichern überlappen.

Zur Erleichterung der folgenden Beschreibung sollen die Speichereinheiten in dem Datenverarbeitungssystem in drei

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Geschwindigkeitsklassen fallen. In die erste Klasse fallen Speicher mit kurzem Zugriff. Ein Speicher mit kurzem Zugriff überträgt eine eingegebene Information beinahe unmittelbar, nachdem er die Adresse der Information erhält. Normalerweise liegt die Zugriffszeit beim Auslesen, d.h. die Gesamtzeit für eine Auffind- und WiederbeSchaffungsinformation unter 200 nsek. Derzeit werden als Speichermedien in Speichern mit kurzer Zugriffszeit im allgemeinen Flip-Flops verwendet.

Bei einem Speicher mit schnellem Zugriff wird eine Leseoperation beinahe genauso unverzüglich, beispielsweise in 600 nsek nach Erhalt der Adresse der wiederzubeschaffenden Information durchgeführt. Ein Speicher mit langer Zugriffszeit liefert dagegen die Daten erheblich langsamer, beispielsweise in 2,5 /usek nach Erhalt der Adresse. Bei der beschriebenen Ausführungsform der Erfindung müssen die in jeder Gruppe vorgesehenen Speicher nicht dieselbe Zugriffszeit haben. Jedoch sollten die schnellen Speicher Zugriffszeiten aufweisen, die kürzer sind als die Zugriffszeit eines der langsamen Speicher.

Zusätzlich zu den Adressenbestätigungs- und Datensignalen g±t jeder der schnellen und langsamen Speicher einen Datenwarnimpuls in einer (für alle Speicher) einheitlichen Zeit vor dem Datensignal ab. Beispielsweise kann das Zeitintervall zwischen dem Datenwarnimpuls und dem Datensignal 580 nsek betragen.

In der vorliegenden Anordnung können sich die langsamen Speicher im wesentlichen voll überlappen. Das heißt, wenn eine erste Leseoperation mit einem langsamen Speicher eingeleitet wird, kann eine zweite Leseoperation in einem zweiten langsamen Speicher unmittelbar nach Erhalt des Adressenbestätigungssignals von dem ersten Speicher eingeleitet v/erden.

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Demzufolge erhält die zentrale Recheneinheit das Datenwarnsignal von dem ersten Speicher, das Datenwarnsignal von dem zweiten Speicher, das Datensignal von dem ersten Speicher und schließlich das Datensignal von dem zweiten Speicher. Infolgedessen treffen die Signale von den zwei Speichern an der zentralen Recheneinheit in Tandemform, d.h. nacheinander, in der Reihenfolge ein, in welcher die Speicher von der zentralen Recheneinheit adressiert wurden. Dieser Empfang der Signale in Tandemform bzw. nacheinander an der zentralen Recheneinheit wird auch in extremen Fällen beibehalten, wenn der erste Speicher an dem weit entfernten Ende einer langen Speicherhauptleitung angeordnet und der zweite Speicher über die Hauptleitung an eine unmittelbar daneben angeordnete zentrale Speichereinheit angeschlossen ist; dies ist ein Pail, bei welchem die Laufzeit der Signale zwischen der zentralen Recheneinheit und dem ersten Speicher viel größer ist als die Laufzeit der Signale zwischen der zentralen Recheneinheit und dem zweiten Speicher.

Die Operation ist dieselbe, wenn der erste Speicher ein schneller Speicher und der zweite ein langsamer Speicher ist. Wenn andererseits auf eine Datenbeschaffung in einem langsamen Speicher eine Datenbeschaffung in einem schnellen Speicher folgt, wird die Einleitung der letztgenannten Operation etwas verzögert, um sicherzustellen, daß die sich ergebenden Datensignale an der zentralen Recheneinheit in der richtigen Reihenfolge eintreffen. Insbesondere wird der Betrieb des zweiten Speichers verzögert,, bis das Datenwarnsignal von dem ersten Speicher erhalten ist. Auf diese Weise stellt das System sicher, daß die Datenwarnsignale von den zwei Speichern an der zentralen Recheneinheit in der richtigen Reihenfolge eintreffen. Da die jeweiligen Datensignale in denselben Zeitintervallen auf die Datenwarrägnale folgen, treffen sie auch zusammen mit den wiederbeschafften

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Daten von den. zwei Speichern in der richtigen Reihenfolge an der zentralen Recheneinheit ein.

Wegen der verhältnismäßig hohen Geschwindigkeit der Speicher mit kurzer Zugriffszeit wird durch überlappen eines Betriebs dieser Speicher untereinander oder mit anderen Speichern v/eniger Zeit gewonnen, infolgedessen werden vorzugsweise zusätzliche Schaltungsanordnungen, welche für ein derartiges Überlappen erforderlich sind, vermieden und dadurch der ohnehin komplizierte Aufbau solcher Schaltungen nicht noch vergrößert. Bei einigen Anwendungsfallen kann es jedoch wünschenswert sein, den Betrieb auch solcher Speicher zu überlappen; dies kann mit Hilfe eines noch im einzelnen zu beschreibenden Netzwerkes erreicht werden.

Gemäß der Erfindung ist somit ein digitales Rechensystem mit einer Anzahl Speicher geschaffen, bei welchem sich die Operationen zum Auffinden und Wiederbeschaffen von Daten in den Speichern überlappen, wobei eine Auffindoperation in einem Speicher eingeleitet werden kann, bevor die vorher eingeleitete Auffind- und Wiederbeschaffungsoperation in einem anderen Speicher ausgeführt und beendet worden ist.

Nachfolgend wird die Erfindung anhand einer bevorzugten Ausführungsform unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 ein vereinfachtes, schematisches Schaltbild eines Datenverarbeitungssystem gemäß der Erfindung;

Fig. 2 ein schematisches Schaltbild des Steuerabschnittes zum Wiederauffinden von Daten, welcher in der zentralen Recheneinheit der Fig. i vorgesehen ist;

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Fig. 3A ein schematisches Schaltbild des Signalisierungsabschnittes eines langsamen oder schnellen Speichers in dem Datenverarbeitungssystem;

Fig. 3B ein schematisches Schaltbild des Signalisierungsabschnittes eines Speichers mit kurzer Zugriffszeit: und

Pig. 4 eine Reihe von Impulsübersichten, in welchen die Beziehungen zwischen bestimmten Signalen in dem System dargestellt sind.

Das in I"ig. 1 dargestellten Datenverarbeitungssystem weist eine zentrale Recheneinheit 10, langsame Speicher 12 und 14, ein schnellen Speicher 16 und einen Speicher 18 mit kurzer Zugriffszeit auf. Eine Speicherhauptleitung 19 weist einen Adressenabschnitt 20 auf, über welchen Speicheradressen von der zentralen Recheneinheit 10 zu den Speichern 12 bis 18 befördert werden. Über einen Datenabschnitt 22 werden Daten von der zentralen Recheneinheit zu einem bezeichneten Speicher übertragen, um sie während der Einschreiboperationen zu speichern, und es werden während der Auffind- und Wiederbeschaffungsoperationen vorher eingespeicherte Daten von dem bezeichneten Speicher an die zentrale Recheneinheit zurückübertragen. Über einen Steuerabschnitt 24 werden verschiedene Zeittakt- und Steuersignale zwischen der zentralen Recheneinheit 10 und den Speicher 12 bis 18 übertragen.

Da sich die folgende Erfindung auf das Wiederauffinden und -beschaffen von Daten bezieht, sind zur Vereinfachung der Zeichnungen verschiedene Schaltungselemente und Verbindungen weggelassen, welche nur die Einschreiboperation betreffen. Im folgenden wird zuerst das Wiederauffinden- und-beschaffen von Daten aus dem langsamen Speicher 12 der Fig. 1 beschrieben.

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Wenn beispielsweise die zentrale Recheneinheit oder Zentraleinheit 10 (im folgenden wird meist nur noch von Zentraleinheit gesprochen) Daten aus dem langsamen Speicher 12 auffinden soll ι überträgt sie über den Adressenabschnitt 20 eine eindeutige Speicheradresse an den Speicher 12. Die Zentraleinheit 10 überträgt ferner über eine Leitung 24s ein langsames Speicherauffindsignal, ein sogenanntes MRS-Signal, wie in der Impulsfolge A der Pig. 4 dargestellt ist. Der Speicher 12 spricht auf die Kombination des MRS-Signals und der Adresse auf dem Hauptleitungsabschnitt 20 an. Insbesondere überträgt er ein zeitlich eingeordnetes Adressenbestätigungssignal, ein sogenanntes AAT-Signal an die Zentraleinheit 10, wodurch der Empfang der Adresse angezeigt ist. Daraufhin läßt die Zentraleinheit das MRS-Signal fallen und kann danach zum Auffinden von Daten die nächste Speicheradresse an die Adressenhauptleitung 20 abgeben.

Der Speicher 12 hat nunmehr intern mit dem Wiederbeschaffen der Daten begonnen, die an der bezeichneten Adresse gespeichert sind. In dem hier beschriebenen Beispiel überträgt er über eine Leitung 24dw X Nanosekunden nach dem AAT-Signal ein Datenwarnsignal, ein DW-Signal zurück an die Zentraleinheit 10. Der Zweck des DW-Signals wird weiter unten noch erläutert. Schließlich gibt der Speicher 12 die wiederbeschafften Daten in den Hauptleitungsabschnitt 22 und überträgt über die Leitung 24d Y-Nanosekunden nach dem DW-Signal (Z-NanoSekunden nach dem AAT-Signal) ein Datensignal. Die Zentraleinheit 10 spricht auf das Datensignal an und nimmt die Daten von dem Leitungsabschnitt 22 auf.

Wenn stattdessen die Zentraleinheit 10 Daten von dem langsamen Speicher 14 beschaffen soll, ergifc sich dieselbe Signalfolge, außer daß die über die Adressenhauptleitung übertragene Adresse eine Speicherstelle in dem Speicher 14 bezeichnet und daß der Speicher auf die Übereinstimmung der

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Adresse und des MKS-Signals auf der Leitung 24s anspricht. Da jedoch der Speicher wesentlich weiter entfernt von der Zentraleinheit 10 als der Speicher 12 angeordnet ist, dauern die Zeitintervalle, bis das MES-Signal den Speicher 14 erreicht und das entsprechende AAT-Signal zu der Zentraleinheit 10 zurückkehrt, wesentlich länger als die entsprechenden Zeitintervalle bei dem Speicher 12. Dies ist in der Impulsfolge B in Fig. 4 dadurch dargestellt, daß die Dauer des MRS-Signals verlängert ist.

Jedoch ist die relative zeitliche Beziehung bei der Erzeugung des AAiP^ des DW- und des Datensignals sowohl für den Speicher 14 als auch für den Speicher 12 dieselbe. Hieraus folgt, daß diese drei Signale an der Zentraleinheit 10 mit derselben relativen⁵zeitlichen Beziehung zueinander erhalten werden. Das heißt, unabhängig davon, wie nahe oder wie weit von der Zentraleinheit 10 ein langsamer Speicher angeordnet ist, die Zentraleinheit 10 erhält das Datensignal von dem Speicher Z-Nanosekunden nach dem AAT-Signal von dem Speicher und das Datensignal Y-Nanosekunden vor dem Datensignal. Infolgedessen gilt die in Fig. 4 dargestellte zeitliche Beziehung zwischen den verschiedenen Signalen sowohl für ihre Erzeugung in der Zentraleinheit 10 als auch für ihr Eintreffen an der Einheit 10.

Nunmehr soll die Zentraleinheit Daten von einer Adresse in dem langsamen Speicher 12 und dann von einer Adresse in dem langsamen Speicher 14 auffinden und wiederbeschaffen. Das System erzeugt dann Signale, wie sie in der Folge C in Fig.4 dargestellt sind. Es wird daher ein MES-Signal für den Speicher 12 (im folgenden wird in solchen Fällen von einem MRS-12 Signal gesprochen) auf der Leitung 24s übertragen, das durch ein AAT-12 Signal beendet wird, das von dem langsamen Speicher 12 an die Zentraleinheit 10 zurück-

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übertragen wird. Der Speicher 12 hat auf diese V/eise den Empfang der Datenadresse angezeigt und an die Zentraleinheit 10 übermittelt. Die Zentraleinheit kann dann in den Hauptleitungsabschnitt 20 die von dem Speicher 14 zu beschaffende Datenadresse eingeben. Hierzu überträgt die Zentraleinheit die Adresse zusammen mit einem MRS-14 Signal, welches dann durch den Empfang eines AAT-Signals von dem Speicher 14 beendet wird.

Als nächstes erhält die Zentraleinheit 10 X Nanosekunden nach dem Empfang des AAT-12 Signals ein DW-12 Signal von dem Speicher 12, auf welches dann das Daten-12-Signal von demselben Speicher folgt. Das letzte Signal zeigt dann an, daß die Daten von dem Speicher 12 über den Hauptleitungsabschnitt 22 an der Zentraleinheit anliegen; diese lädt dann ein nicht dargestelltes internes Register mit den Daten.

Kurz danach erhält die Zentraleinheit ein DW-14 Signal von dem Speicher 14, auf welches das Daten-14-Signal folgt. Danach nimmt sie die entsprechenden Daten von dem Speicher 4 ab. Da die aus den Speichern 12 und 14 wiederbeschafften Daten an der Zentraleinheit 10 in derselben Reihenfolge erhalten werden, in der die en"tepreehenden MRS-Signale von der Zentraleinheit abgegeben worden sind, kam sie ohne weiteres die eintreffenden Daten den Adressen zuordnen, von denen sie beschafft sind.

Die Zentraleinheit 10 will nunmehr Daten zuerst von dem weiter entfernt angeordneten, langsamen Speicher 14 und dann von dem Speicher 12 beschaffen. Das System folgt dann der Signalfolge D der Fig. 4. Diese Folge ist der Folge C ähnlich, außer daß die Reihenfolge der entsprechenden Signale von den zwei Speichern umgekehrt ist. Infolgedessen liegt das MRS-14 Signal vor dem MRS-12 Signal an, und anschließend

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trifft das AAT-14 Signal an der Zentraleinheit 10 vor dem AAT-12 Signal ein. Wegen der festgelegten zeitlichen Beziehung zwischen den beiden AAT-Signalen und den entsprechenden Datensignalen trifft auch das Daten-14-Signal an der Zentraleinheit 10 vor dem Daten-12-Signal ein.

Somit treffen also die Daten von jedem, Speicher an der Zentraleinheit wieder in der Reihenfolge ein* in welcher die Speicheradressen von der Einheit 10 übertragen wurden; Darüber hinaus ist diese Reihenfolge unabhängig von den jeweiligen Entfernungen der langsamen Speicher 12 und 14 immer dieselbe. Wenn der Speicher 14 weiter entfernt angeordnet ist, besteht der einzige Unterschied in der zeitlichen !Folge D in einer Längung des FjRS-14-Si^gnals und in einer Verschiebung aller übrigen Signale nach rechts, ohne daß soret ^vderen zeitliche Beziehung zueinander irgendwie geändert wird.

Wesentlich hierbei ist, daß durch Einleiten des Zyklus für den Speicher 12, nachdem die Zentraleinheit das AAT-14Signal von dem Speicher 14 erhalten hat, der Bezugszeitpunkt für den zeitlichen Ablauf aller nachfolgenden Signale festgelegt ist. Infolgedessen werden, solange das AAT-Signal von einem Speicher vor dem AAT-Signal eines anderen Speichers erhalten wird, die Daten von dem ersten Speicher von der Zentraleinheit vor den Daten von dem zweiten Speicher aufgenommen .

.Wie aus der Impulsfolge D in Fig. 4 zu ersehen ist, ist der Abstand zwischen jedem der Signale von dem ersten Speicher (14) und den entsprechenden Signalen von dem zweiten Speicher (12) eine Funktion der Länge des MRS-Signals für den zweiten Speicher. Die Länge des MRS-12 Signals ist eine Funktion des Abstandes zwischen dem Speicher 12 und der Zentraleinheit 10. Wenn daher der Speicher 12 unmittelbar neben der

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Zentraleinheit liegt, kann das MBS-12 Signal eine vernachlässigbare Dauer bzw. Länge haben. Damit die Signale von den zv/ei Speichern ausreichend voneinander getrennt sind, so daß sie die Zentraleinheit 10 unterscheiden kann, ist in der Einheit 10 eine nicht dargestellte Schaltung vorgesehen, mittels welcher das Ende jedes MR-Signals und der Beginn des nächsten MR-Signals verzögert wird, wie an den Stellen 26 in den Impulsfolgen C und D in Eig. 4 dargestellt ist.

Diese Verzögerung ist der minimale Abstand zwischen den entsprechenden Signalen, die von nacheinander angerufenen Speichern an der Zentraleinheit 10 eintreffen.

Wenn Daten aus dem schnellen Speicher 16 der Eig. 1 zu beschaffen sind, ist die Signalfolge (Eig. 4E) der Eolge für einen langsamen Speicher ähnlich. Die Zentraleinheit 10 überträgt auf einer Leitung 24f ein MRE-Signal zusammen mit einer Speicheradresse, welche eine Speicherstelle in dem Speicher 16 kennzeichnet. Der Speicher 16 spricht auf die Kombination dieser Signale an, indem er ein AAT-Signal über die Leitung 24at überträgt. Als nächstes überträgt dann der Speicher 16 ein DW-Signal, auf welches Y Nanosekunden später ein Datensignal über eine Leitung 24d und die Übertragung des Inhalts der bezeichneten Speicherstelle über den Hauptleitungsabschnitt 22 folgt.

Wie aus Eig. 4E zu ersehen ist, ist der Abstand zwischen dem AAT-Signal und dem DW-Signal bei dem schnellen Speicher 16 erheblich kürzer als der entsprechende Intervallwert in X Nanosekunden bei den langsamen Speichern 12 und 14 (Eolge A und B), .da der schnelle Speicher die interne Datenbeschaffung wesentlich schneller als der langsame Speicher durchführen kann. Bei dem System gemäß der Erfindung ist diese schnellere Arbeitsweise durch eine Verkürzung der

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Zeit zwischen den AAT- und den DW-Signalen ausgenutzt, während das Intervall zwischen den DW- und den Datensignalen auf derselben Dauer wie bei den langsamen Speichern gehalten ist. Der Grund hierfür wird ohne weiteres bei der Beschreibung der Überlappung der schnellen und langsamen Speicher verständlich.

Nunmehr soll die Zentraleinheit 10 zuerst Daten von dem langsamen Speicher 12 und danach von dem schnellen Speicher 16 beschaffen. Ein Vergleich der Signalfolgen AE zeigt, daß wenn die Operationen der zwei Speicher in derselben Weise überlappt werden wie bei den zwei langsamen Speichern, das DW-16 Signal von dem schnellen Speicher 16 an der Zentraleinheit 10 vor dem DW-12 Signal von dem langsamen Speicher 12 eintreffen würde, da das DW-16 Signal auf das AAT-16 Signal in einem Abstand von W Nanosekunden folgt, welcher verglichen mit dem Abstand von X Nanosekunden für das DW-12 Signal sehr viel kürzer ist. SOlglLch würde das Daten-16-Signal, welches auf das DW-16 Signal in dem üblichen Abstand von Y Nanosekunden folgt, an der Zentraleinheit vor dem Daten-12-Signal eintreffen. Die Zentraleinheit würde infolgedessen die aus den Speichern 12 und 16 beschafften Daten in der umgekehrten Reihenfolge erhalten.

Nunmehr soll die Signalfolge untersucht werden, die sich ergibt, wenn die Zentraleinheit 10 zuerst Daten von dem langsamen Speicher 12 und dann von dem schnellen Speicher 16 beschaffen soll, wobei allerdings der schnelle Speicher 16 in einer erheblichen größeren Entfernung von der Zentraleinheit 10 als der langsame Speicher 12 angeordnet ist. Das MßS-16 Signal würde dann erheblich langer dauern, das heißt, das AAT-16 Signal würde im Hinblick auf die in der Folge E dargestellte, zeitliche Beziehung wesentlich verzögert sein. Dies wiederum würde zu einer entsprechenden Verzögerung in

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den DW-16 und den Daten-16-Signalen führen, so daß diese nach den entsprechenden Signalen für den langsamen Speicher 12 eintreffen würden. In diesem Fall würde dann die Zentraleinheit die Daten von den zwei Speichern in derselben Reihenfolge erhalten, die erforderlich ist. In diesem Fall würde dann das bei der Erfindung vorgesehene Überlappen zu einem Mischen der beschafften Daten führen.

Folglich ist das System so ausgelegt, daß es entsprechend einer Folge F in Fig. 4 arbeitet, wenn zuerst Daten von einem schnellen und dann von einem langsamen Speicher zu beschaffen sind. Wenn beispielsweise die Speicher 12 und 16 der Fig. 1 einbezogen werden, ist das erste Steuersignal ein MRS-12 Signal, welches von der Zentraleinheit 10 auf dem Hauptleitungsabschnitt 20 zusammen mit einer Adresse übertragen wird, welche eine Speicherstelle in dem Speicher 12 kennzeichnet. Wie oben ausgeführt, wird das MES-12 Signal bei dem Empfang eines AAT-12 Signals beendet.

Im Unterschied zu dem Überlappungsbetrieb bei einem Paar langsamer Speicher gibt jedoch die Zentraleinheit 10 das MEF- 16 Signal nicht unmittelbar anschließend ab. Dies Signal wird vielmehr erst durch den Empfang des DW-12 Signals von dem Speicher 12 eingeleitet. Entsprechend der Signalfolge liegt dann an der Zentraleinheit 10 das Daten-12-Signal an, auf welches ein AAT-16 Signal folgt, welches das MEF-16 Signal beendet. Die Zentraleinheit 10 erhält dann das DW-16 Signal, dem schließlich das Daten-16-Signal folgt. Die Daten von den Speichern 12 und 16 werden somit von der Zentraleinheit 10 in der richtigen Reihenfolge empfangen.

Darüber hinaus wird die richtige Reihenfolge unabhängig von den jeweiligen Entfernungen der Speicher 12 und 16 von der Zentraleinheit 10 beibehalten, da die Signale von dem schnellen Speicher 16 gezwungen werden, erst auf das DW-12 Signal von

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dem langsamen Speicher 12 zu folgen, und insbesondere muß das DW-16 Signal auf das DW-12 Signal folgen. Da die Daten-12- und die Daten-16-Signale in denselben Abständen von Y Nanosekunden auf die jeweiligen DW-12 und die DW-16 Signale folgen, müssen die Datensignale und die entsprechenden wiederbeschafften Daten an der Zentraleinheit 10 in derselben Reihenfolge wie die DW-Signale antreffen.

Die Signalfolge Έ der Pig. 4 entspricht auch dem Überlappungsbetrieb bei zwei schnellen Speichern, obwohl der Zeitmaßstab verkürzt ist. Das heißt, wenn Daten zuerst von einem schnellen Speicher und dann von einem weiteren schnellen Speicher zu beschaffen sind, wird das MRF-Signal für den zweiten Speicher bei Empfang des DW-Signals von dem ersten Speicher eingeleitet; hierdurch ist sichergestellt, daß die DW-Signale von den zwei Speichern und dann erst die entsprechenden Datensignale von der Zentraleinheit in der richtigen Reihenfolge empfangen werden. Hierdurch sind bereits Schwierigkeiten vermieden, die sich sonst aufgrund der jeweiligen Entfernungen der zwei Speicher von der Zentraleinheit ergeben könnten. Ebenso sind bereits Schwierigkeiten beseitigt, die sich sonst aufgrund der unterschiedlichen Arbeitsgeschwindigkeiten der'zwei schnellen Speicher ergeben würden, da ein Geschwindigkeitsunterschied dieselbe Wirkung hat, wie unterschiedliche Entfernungen der Speicher von der Zentraleinheit 10. -

Um die Arbeitsgeschwindigkeit insgesamt /auf φα Maximum einzustellen, wenn schnelle Speicher verwendet werden, sollte das Intervall von Y Nanosekunden zwischen den DW- und den Datensignalen annähernd dem vollen Intervall zum Wiederbeschaffen von Daten bei dem schnellsten der schnellen Speicher entsprechen. Insbesondere sollte bei dem schnellsten der schnellen Speicher das DW-Sign,al unmittelbar nach dem AAT-Signal folgen.

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Die Speicher mit einer kurzen Zugriffszeit, wie beispielsweise der Speicher 18, benötigen eine derart kurze Zeit zum Wiederbeschaffen der Daten, daß wenig Zeit zu gewinnen ist, wenn ihr Betrieb mit dem der langsamen und schnellen Speicher überlappt wird. Um einen komplizierten Schaltungsaufbau möglichst zu vermeiden, wird vorzugsweise eine V/iederbeSchaffung von Daten aus einem Speicher mit kurzer Zugriffszeit überhaupt nicht eingeleitet, d.h. es wird kein MRI-Signal übertragen, bis die Datensignale von allen vorher abgefragten Speichern an der Zentraleinheit 10 erhalten worden sind.

In den !"ig. 2, 3A und JB sind Schaltungen dargestellt, welche die verschiedenen vorbeschriebenen Steuersignale erzeugen und auf sie ansprechen. In Fig. 2 ist der Steuerabschnitt 10a in der Zentralrecheneinheit 10 der Fig. 1 zum Wdsäerbeschaffen von Daten aus einem Speicher dargestellt. Die Schaltung in Fig. 3a stellt den Abschnitt in jedem der langsamen und schnellen Speicher zum Erzeugen von Signalen dar. Abgesehen von diesen Schaltungen können beispielsweise die zentrale Recheneinheit und Speicher verwendet v/erden, wie sie in der US-PS 3 376 554- beschrieben sind.

Wenn die zentrale Recheneinheit einen Befehl dekodiert, aufgrund dessen Daten aus einem der Speicher beschafft werden müssen, erzeugt er zusammen mit den Adressensignalen, welche die Speicherstelle der wiederzubeschaffenden Information anzeigen, ein Lese-Anfordemngssignal. Die Adressensignale werden, wie oben beschrieben ist, in den Hauptleitungsadressenabschnitt 20 (Fig. 1 und 3) eingegeben, während das Lese-Anforderungssignal an ein UND-Glied 40 angelegt wird (Fig. 2) welches durch das Rückstellen eines sofort bzw. unmittelbar ansprechenden Flip-Flops 42 freigegeben wird. Mit dem Ausgang des UND-Glieds 40 wird ein MR-Flip-Flop 44 gesetzt, dessen MRS-Ausgang über die Leitung 24s übertragen

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Wie in Fig. 3A dargestellt ist, v/eist jeder der Speicher einen Dekodierer 46 auf, welcher die Signale auf bestimmten Leitungen in dem Hauptleitungsabschnitt 20 erhält. Diese Signale kennzeichnen den jeweiligen Speicher, der die bezeichnete Speicheradresse enthält.' In dem gekennzeichneten Speicher legt dann der Dekodierer 46 ein Eingangssignal an ein UND-Glied 48 an, und bei Koinzidenz des Eingangs mit den MRS-Signal liegt ein Ausgangssignal an dem UND-Glied 48 an. Mit der Vorderflanke dieses Ausgangssignals wird ein monostabiler Multivibrator angesteuert, der als ein Verzogerungselement 49 verwendet ist. Bei seiner Rückkehr in den stabilen Zustand gibt das Element 49 einen Impuls ab, der auf der Leitung 24at wie das AAT-Signal an die Zentraleinheit zurückübertragen wird. Wie in Fig. dargestellt, läuft das AAT-Signal über ein ODER-Glied 15, wodurch das MR-Flip-Flop 44 zurückgesetzt und das MRS-Signal beendet wird. Jedes AAT-Signal id.rd auch von dnem Zähler 52 gezählt.

Das AAT-Signal von dem Verzogerungselement 49 (Fig. 3A) liegt auch an einem zweiten Verzogerungselement 54- 8H. Nach einem Zeitintervall von X Nanosekunden gibt das Element 54 einen Impuls ab, der als das DW-Signal auf der Leitung 24dw verwendet wird. Wenn das DW-Signal an der Zentraleinheit 10 (Fig. 3) eintrifft, wird es von einem Zähler 56 gezählt.

Wie ebenfalls in Fig. 3A dargestellt ist, wird der DW-Impuls in dem langsamen Speicher an ein drittes Verzogerungselement 58 angelegt, welches nach einer Zeit Y Nanosekunden das Datensignal über die Leitung 24d abgibt. An der Zentraleinheit liegt dann dieses Signal sowohl an dem Zähler 52 als auch dem Zähler 56 an, wodurch der Inhalt jedes Zählers um eins erniedrigt wird.

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Bei dem System gemäß der Erfindung basiert das überlappen bei langsamen Speichern auf einem einheitlichen, gleichbleibenden Intervall zwischen den AA¹I- und den Datensignalen. Wenn daher die langsamen Speicher unterschiedliche Zugriffszeiten haben, d.h. unterschiedliche Geschwindigkeiten bei der Wiederbeschaffung, ist dieser Unterschied in dem Intervall zwischen dem Empfang der Speicheradresse und dem MRS-Signal von einem langsamen Speicher und der anschließenden Übertragung des AAT-Signals von diesem Speicher enthalten. Mit dem Verzögerungselement 49 in S¹Xg. 3>A werden somit die unterschiedlichen Zugriffszeiten der langsamen Speicher kompensiert. Wenn alle langsamen Speicher dieselbe Zugriffszeit haben, kann das Verzögerungselement 4-9 selbstverständlich entfallen.

Wenn der von der zentralen Einheit bezeichnete Speicher ein schneller Speicher ist, ist die Schaltungsanordnung in dem Speicher dieselbe, wie in Eig. JA dargestellt ist, außer daß das UND-Glied 48 dann an die Steuerleitung 24f angeschlossen ist, um nur MRF-Signale zu empfangen; ferner ist das Verzögerungselement 4-9 weggelassen. Auch schafft das Verzögerungselement 54 eine Verzögerung von weniger als X Nanosekunden. Die Erzeugung des MR3?-Signals mit HIfe des Steuerabschnittes 1OA (Pig. 2) unterscheidet sie jedoch von der Erzeugung des MRS-Signals.

Insbesondere itfird das KEF-Signal bei Koinzidenz des MRS-Signals mit einem Ausgang einer ODER-Schaltung 62 mittels eines UND-Glieds 60 an die Steuerleitung 24f angelegt. Von einem Vergleicher 64 wird ein Ausgang für die ODER-Schaltung erzeugt, wenn die Inhalte der Zähler 52 und 56 gleich sind. Eine Gleichheit der Zählerinhalte bedeutet, daß auf jedes AAT-Signal von einem langsamen oder schnellen Speicher ein DW-Signal gefolgt ist. Wie oben bereits ausgeführt ist, entspricht dies dem Zustand bei der Übertragung

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eines MEÜT-Signals von dem S teuer abschnitt. Der Ausgang des Vergleiehers'64 wird durch ein Verzögerungselement 66 etwas verzögert, um dadurch eine Verzögerung des MEE¹-Signals zu schaffen, welche der Verzögerung 26 (in den Folgen G und D der Pig. 4) zwischen aufeinanderfolgenden MKS-Signalen entspricht.

Der andere Eingang an der ODER-Schaltung 62 ist das MEB¹-Signal selbst. Hierdurch ist eine Verriegelung geschaffen, durch welche ein fortbestand des Signals gewährleistet ist, bis es bei Empfang des entsprechenden AAT-Signals durch Bücksetzen des Plip-Flops 44 beendet \tfird. Auf diese V/eise ist trotz irgendwelcher Störungen am Ausgang des Vergleichers 64, welche sonst zu einer vorzeitigen Beendigung dieses Signals führen könnten, eine i'ortdauer des MEF-Signals gewährleistet.

Wie oben bereits ausgeführt ist, sind die Speicher mit einer kurzen Zugriffszeit bzw. mit einem unmittelbaren Zugriff schnell genug, so daß durch ein Überlappen ihrer Arbeitsweise wenig gewonnen würde. Infolgedessen wird Vorzugsweise keine sich überlappende in Verbindung mit den langsamen und schnellen Speichern angewendet. Infolgedessen wird das MRI-Signal, welches die Wiederbeschaffungsoperation in den Speichern mit kurzer Zugriffszeit einleitet, durch ein UND-Glied 68 bei Koinzidenz des MRS-Signals und eines Zählerstandes null in dem Zähler 52 erzeugt. Das Signal von dem Zähler 52 wird dann durch ein Verzögerungselement 70 verzögert, welches dieselbe Aufgabe wie das Verzögerungselement 66 hat. ^x Arbeitsweise

Wie in Pig. 3B dargestellt ist, wird bei Koinzidenz des MRI-Signals mit einer Adresse in dem ausgewählten Speicher mit kurzer Zugriffszeit ein Ausgang an einem UND-Glied 48

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erzeugt, welcher auf der Leitung 24au als zeitlich nicht gesteuertes Adressen-Bestätigungssignal, ein sogenanntes AAU-Signal, zurückübertragen. In dem Steuerabschnitt 1OA (Fig. 2) setzt dieses AAU-Signal das MR-Flip-Flop 44 mittels der ODER-Schaltung 50 zurück. Ferner setzt es das unmittelbar ansprechende Flip-Flop 42 wodurch das UND-Glied 40 gesperrt wird. Hierdurch ist die Erzeugung von weiteren MR-Signalen verhindert, welche bei Speichernmit langsamer, schneller oder kurzer Zugriffszeit verwendet werden.

Wie aus Fig. 3B zu ersehen ist, wird der Ausgang des UND-Glieds 48 durch ein Verzögerungselement ^r/2 für ein Zeitintervall verzögert, welches der Wiederbeschaffungszeit des Speichers mit unmittelbarem Zugriff entspricht, und wird dann als Datensignal auf der Leitung 24d zurückübertragen. Wie bei den langsamen und schnellen Speichern, bewirkt das Datensignal, daß die Zentraleinheit 10 die wiederbeschafften Daten von dem Hauptleitungsabschnitt (Fig. 1) erhält. Wie in Fig. 2 dargestellt ist, setzt dies Signal auch das unmittelbar ansprechende Flip-Flop 42 zurück, wodurch das UND-Glied 40 freigegeben wird und weitere MR-Signale erzeugt sowie entsprechende Datenbeschaffungsoperationen eingeleitet werden können.

Bei dem System gemäß der Erfindung ist auch nicht erforderlich, daß die zentrale Recheneinheit 10 "erkennt" ob es sich bei einem bestimmten Speicher um einen Speicher mit langsamer, schneller oder kurzer Zugriffszeit handelt. Die Zentraleinheit erzeugt vielmehr Adressensignale, welche für die jeweiligen Speicher eindeutig sind$ jedoch enthalten auch diese Adressen keine Kennzeichnung bezüglich der Speicherzugriffsgeschwindigkeit. Die Zentraleinheit überträgt lediglich die MRS₁ die MRF- und die MRI-Signale auf welche die Speicher ansprechen, wie oben beschrieben ist. Diese Zeitsteuersignale werden jedoch entsprechend

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den verschiedenen Bedingtingen erzeugt, die sich darauf "beziehen, wann Speicher der entsprechenden Ausführungsform mit ihren Miederbeschaffungsoperationen beginnen können. Insbesondere hängt die Übertragung der MRS-, der MRi¹- und der MRI-Signale nicht von der Art des Speichers ab, der · gerade adressiert ist. Vielmehr hängt sie von dem Zustand der vorher eingeleiteten Wiederbeschaffungsoperationen und von der Art der in diese Operationen einbezogenen Speicher ab. Wenn beispielsweise Daten aus einem langsamen Speicher zu beschaffen sind, wobei alle vorher eingeleiteten Beschaffungsoperationen bereits beendet worden sind, überträgt der Speichersteuerabschnitt 10a zusätzlich zu dem erforderlichen MRS-Signal die MRE¹- und MRI-Signale. Darüber hinaus wird ein MRS-Signal übertragen, wenn ein MRi'- oder MRI-Signal übertragen wird, und es wird ein MRF-Signal übertragen, wenn ein MRI-Signal übertragen wird. Hierdurch ergeben sich keine Schwierigkeiten, da nur der Speicher, welcher die auf dem Hauptleitungsabschnitt 20 bezeichnete Adresse enthält, auf eine Wiederbeschaffungsanforderung ansprechen kann.

Die Art jedes Speichers ist im wesentlichen nur in dem Speicher selbst durch dessen Anschluß an eine der Leitungen 24s, 24-f und 24i eingespeichert, so daß der Speicher das entsprechende Signal von den MRS-, MRi¹- und MRI-Signalen erhält. Wenn die zentrale Recheneinheit 10 eine Speicheradresse über den Hauptleitungsabschnitt 20 überträgt, leitet der Speicher, der die bezeichnete Speicherstelle enthält, intern eine Wiederbeschaffung nur dann an, wenn er das entsprechende MR-Signal erhalten hat. Hierdurch ist dann der Speicherbetrieb in die vorbeschriebene zeitliche Beziehung eingeordnet.

Wie vorstehend ausgeführt, ist bei dem Datenverarbeitungssystem gemäß der Erfindung aufgrund der sich überlappenden

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Arbeitsweise eine wesentliche Zeiteinsparung bei der WiederbeSchaffung von Daten erreichtr ferner ist die angesparte Zeit bei Speichern mit längeren Wiederbeschaff ungszykl en wesentlich größer. Darüber hinaus wird die Zeiteinsparung erhalten, ohne daß das System übermäßig kompliziert geworden ist: in der Zentraleinheit und in den Speichern müssen lediglich verhältnismäßig einfache, zusätzliche Schaltungsanordnungen vorgesehen sein. Auch sind im Rahmen der Erfindung verschiedene Abwandungen des Systems möglich. Beispielsweise können verschiedene Schaltungselemente bei einem System weggelassen v/erden, das nur langsame und schnelle Speicher oder nur Speicher mit langsamen und unmittelbarem Zugriff aufweist. Ferner kann das System auch auf Speicher ausgedehnt v/erden, welche unter die vier allgemeinen Kategorien bezüglich der Zugriffszeit fallen, indem noch ein weiteres Signal hinzugefügt wird, dessen Funktion der des Datenwarnsignals entspricht und welches.als eine Bedingung für das Einleiten einer Wiederbeschaffung von Daten aus der zweitschnellsten Speicherkategorie verwendet wird.

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Claims

Patentansprüche

Digitales Datenverarbeitungssystem mit einer zentralen Recheneinheit, einer Anzahl Speicher, in welchen Daten von adressierbaren Speicherstellen wiederbeschafft werden können, und mit einer Hauptleitung, durch welche die zentrale Recheneinheit und die Speicher zur Übertragung von Daten, von Speicheradressensignalen und Steuersignalen verbunden sind, dadurch g e k e η nz e i chne t, da-ß die zentrale Recheneinheit einen Steuerabschnitt (10) zum Wiederbeschaffen von Deuten aufweist, daß jeder der Speicher einen Abschnitt zum Erzeugen von Signalen aufweist, daß der Steuerabschnitt eine Einrichtung (40,44) aufweist, welche auf ein Wiederbe schaff ungs-Anforderungssignal der zentralen Recheneinheit anspricht, und ein die Wiederbeschaffuhg steuerndes Signal erzeugt, daß jeder der Abschnitte zum Erzeugen von Signalen Einrichtungen (46,48,49) aufweist, welche eine Koinzidenz zwischen einem die Wiederbeschaffung steuernden Signal und Adressensignalen feststellen, welche eine Stelle in dem Speicher kennzeichnen, welcher den Abschnitt zum Erzeugen von Signalen aufweist und welcher auf die Koinzidenz in der Weise anspricht, daß ein Adressen-Bestätigungssignal über die Hauptleitung übertragen wird, daß jeder Abschnitt zum Erzeugen von Signalen Einrichtungen (54,58 oder 72) auf v/eist, welche auf das von dem Signale erzeugenden Abschnitt ^übertragene Adressen-Bestätigungssignal anspricht, indem ein Datensignal in einem gleichbleibenden Zeitintervall nach dem Adressen-Bestätigungssignal übertragen wird, wobei jeder Speicher die von der bezeichneten Speicherstelle wiederbeschafften Daten innerhalb einer festen zeitlichen Beziehung zu jedem von diesem Speicher stammenden Datensignal überträgt, und wobei die zentrale Recheneinheit auf jedes Datensignal anspricht, und die Daten über die Hauptleitung erhält,

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und daß eine Einrichtung in der zentralen Recheneinheit vorgesehen ist, mittels v/elcher die Übertragung neuer, zu beschaffender Adressensignale bis zum Empfang des Adressen-Bestätigungssignals unterbunden wird, welches sich aus dem unmittelbar vorhergehenden, die Datenwiederbeschaffung steuernden Signal ergibt, und durch welche danach die Übertragung von neuen Adressensignalen freigegeben wird.

2. Digitales Datenverarbeitungssystem mit einer zentralen Recheneinheit, mit mindestens einem langsamen Speicher und mit mindestens einem schnellen Speicher, welcher jeweils eine kürzere Datenbeschaffungszeit als der langsame Speicher hat, und mit einer Hauptleitung zur Übertragung von Daten, Speicheradressensignalen und Steuersignalen zwischen der zentralen Recheneinheit und den Speichern, insbesondere nach Anspruch 1, dadurch gekennzeichnet, daß jeder Speicher einen die Signale erzeugenden Abschnitt aufweist, daß die zentrale Recheneinheit einen die Wiederbeschaffung steuernden Abschnitt auf v/eist, wobei dieser Abschnitt Einrichtungen (40,44) hat, welche auf ein Wiederbeschaffungs-Anforderungssignal in der zentralen Recheneinheit ansprechen, wodurch ein Steuersignal für die Wiederbeschaffung von Daten aus dem langsamen Speicher erzeugt wird, und eine Einrichtung (60) aufweist, itfelche auf die Koinzidenz des Wiederbeschaffungs-Anforderungssignäls und eines Ereigabesignals anspricht, um ein Steuersignal zur Wiederbeschaffung von Daten aus dem schnellen Speicher zu erzeugen, daß der Signale erzeugende Abschnitt jedes langsamen Speichers Einrichtungen (46,48,49) aufweist, welche die Koinzidenz eines Wiederbeschaffungssignalsvon einem langsamen Speicher und von eine Speicherstelle in dem Speicher kennzeichnenden Adressensignalen bestimm^ und welche auf die Koinzidenz anspricht, indem sie ein Adressen-Bestätigungssignal über die Hauptleitung überträgt, daß der Signale erzeugende

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Abschnitt jedes schnellen Speichers Einrichtungen (46,48) aufweist, welche die Koinzidenz eines Wiederbeschaffungssignals an einem schnellen Speicher und von eine Speicherstelle in dem Speicher kennzeichnenden Adressensignalen feststellt, und welche auf die Koinzidenz anspricht, indem sie ein Adressen-Bestätigungssignal über die Hauptleitung überträgt, daß jeder Signale erzeugende Abschnitt in dem langsamen Speicher eine Einrichtung (58) aufweist, durch Vielehe über die Hauptleitung ein Datensignal in einem gleichbleibenden Zeitintervall nach der Übertragung des Adressen-Bestätigungssignals von diesem Abschnitt übertragen wird, wobei der Speicher den Signale erzeugenden Abschnitt erhält, xi/elcher Daten von der bezeichneten Stelle innerhalb einer festen, vorgegebenen zeitlichen Beziehung zusammen mit dem Datensignal überträgt, daß jeder Signale erzeugende Abschnitt in dem schnellen Speicher eine Einrichtung (58) aufweist, durch welche über die Hauptleitung ein Datensignal mit einem bestimmten Zeitintervall nach einem von diesem Abschnitt abgegebenen Adressen-Bestätigungssignal überträgt, wobei das Zeitintervall umgekehrt proportional zu der Arbeitsgeschwindigkeit des Speichers ist, daß die zentrale Recheneinheit auf jedes Datensignal anspricht, indem sie die Daten auf der Hauptleitung annimmt, daß ,jeder Signale erzeugende Abschnitt eine Einrichtung (54) aufweist, mittels welcher ein Datenwarnsignal in einem gleichbleibenden Zeitintervall vor jälem von diesem Anschnitt abgegebenen Datensignal übertragen wird, daß der die Wiederbeschaffung steuernde Abschnitt eine Einrichtung (64) auf v/eist, welche ein Frei gäbe signal erzeugt, wenn die Anzahl der Datenwarnsignale und der in dem Abschnitt erhaltenen Adressen-Bestätigungssignale gleich ist, und daß die zentrale Recheneinheit eine Sperreinrichtung aufweist, mittels welcher die Übertragung von neuen wiederzubeschaffenden Adressensignalen bis zum

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Empfang des Adressen-Bestätigungssignals gesperrt wird, welches sich aus dem unmittelbar vorhergehenden, die Wiederbeschaffung steuernden Signal ergibt, und durch welche danach die Übertragung von neuen Adressensignalen freigegeben wird.

5. Datenverarbeitungssystem nach Anspruch 2, gekennzeichnet durch mindestens einen Speicher (18) mit unmittelbarem Zugriff, v/elcher eine kürzere Wiederbeschaff ungs zeit als einer der schnellen Speicher hat, durch Einrichtungen (52,70), welche das Einleiten einer Datenbeschaffung aus dem Speicher (18) mit unmittelbarem Zugriff während der Datenbeschaffung aus einem anderen Speicher verhindern, und durch eine Einrichtung (4-2), welche die Erzeugung von die Wiederbeschaffung steuernden Signalen während der Beschaffung einer Information durch den Speicher mit unmittelbarem Zugriff verhindern.

4-. Datenverarbeitungssystem nach einem der Ansprüche 2 oder 5» gekennzeichnet durch einen ersten Zähler (52) welcher die von dem Steuerabschnitt erhaltenen Adressen-Bestätigungssignale von den langsamen und schnellen Speichern zählt, durch einen zweiten Speicher (56) welcher die von dem Steuerabschnitt erhaltenen Datenwarnsignale zählt und durch eine Einrichtung (64-), um die Inhalte der ersten und zweiten Zähler zu vergleichen, wobei die Vergleichseinrichtung ein Freigabesignal abgibt, wenn die Inhalte der beiden Zähler gleich sind.

5- Datenverarbeitungssystem nach Anspruch 4-, dadurch gekennzeichnet, daß mit jedem der Zähler die von dem Steuerabschnitt erhaltenen Datensignale rückwärts gezählt werden, und daß eine Einrichtung (70) das Ireigabesignal erzeugt, wenn der Inhalt des ersten Zählers null ist.

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6. Datenverarbeitungssystem mit einem Speicher, welcher mit einer Hauptleitung verbunden ist, über welche eine Anzahl Speicher an eine zentrale Recheneinheit angeschlossen sind, wobei von adressierbaren Stellen in den Speichern jeweils Daten beschafft werden können und wobei die Hauptleitung zur übertragung von Daten, Speicheradressensignalen und Steuersignalen vorgesehen ist, insbesondere nach einem der vorhergehenden Ansprüche, dadurch g e k e η nz e ichne t, daß der Speicher einen die Signale erzeugenden Abschnitt mit einer Einrichtung (4-6,48,4-9) aufweist, welcher die Koinzidenz eines die Wiederbeschaffung steuernden Signals und von eine Stelle in dem Speicher bezeichnenden Adressensignalen von der zentralen Recheneinheit feststellt und welcher in der Weise auf die Koinzidenz anspricht, daß er ein Adressen-Bestätigungssignai über die Verbindungsleitung (20,22,24-) abgibt, durch welches die zentrale Recheneinheit freigegeben wird, daß bei Empfang dieses Signals iireitere Adressensignale übertragen v/erden.

7. Datenverarbeitungssystem nach Anspruch 6, dadurch gekennzeichnet, daß mittels einer Einrichtung (58) über die Hauptleitung ein Datensignal in einem gleichbleibenden Zeitintervall nach, der Übertragung eines Adressen-Bestätigungssignals übertragen wird, wobei der Speicher Daten von der bezeichneten Speicherstelle in einer festen,, vorgegebenen zeitlichen Beziehung zusammen mit dem Datensignal überträgt, und daß mittels einer Einrichtung (5Ό ein Datenwarnsignal in einem gleichbleibenden Zeitintervall übertragen wird, bevor ein Datensignal übertragen worden ist.

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8. Datenverarbeitungssystem nach Anspruch 8, dadurch gekennzeichnet, da-B mittels einer Einrichtung (58) über die Hauptleitung ein Datensignal in einem Zeitintervall nach dein Adressen-Bestätigungssignal übertragen wird, wobei das Zeitintervall umgekehrt proportional zu der Arbeitsgeschwindigkeit des Speichers ist, und daß mittels einer Einrichtung (54) ein Datenwarnsignal in einem gleichbleibenden Zeitintervall übertragen wird, bevor ein Datensignal übertragen worden ist.

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