DE3833184A1 - Verfahren und schaltungsanordnung zur herstellung einer rahmensynchronisation in einem zeitmultiplexsystem - Google Patents
Verfahren und schaltungsanordnung zur herstellung einer rahmensynchronisation in einem zeitmultiplexsystemInfo
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Description
Die Erfindung geht von einem Verfahren und von einer
Schaltungsanordnung zur empfangsseitigen Herstellung
einer Rahmensynchronisation in einem Zeitmultiplexsystem
aus, wobei mit Hilfe eines fest vorgebbaren, n Bit
langen Rahmensynchronwortes, mit n größer Null,
fortlaufend aus dem empfangenen Bitstrom, getaktet mit
einem empfangsseitigen Bittakt, in Intervallen von 1 Bit
Dauer, Bitmuster von n Bit Länge abgefragt und mit dem
Rahmensynchronwort verglichen werden. Bei jeder
festgestellten Übereinstimmung wird eine
Synchronisierinformation abgegeben.
Ein solches bekanntes Verfahren (DE 28 55 676 A1) geht
von der Annahme aus, daß die Gefahr, auch Bitmuster, die
mit dem vorgegebenen Bitmuster des Rahmensynchronwortes
zufällig übereinstimmen, sogenannte Imitationen, als
erste Rahmensynchronworte anzusehen, praktisch ohne
Bedeutung ist, da bei entsprechender Wahl des Bitmusters
die Wahrscheinlichkeit für Imitationen sehr gering ist.
Für einen in der Empfehlung G. 703 des CCITT
beschriebenen Zeitrahmen, der eine Rahmenlänge von 2688
Bit aufweist, wobei der erste Block mit einem 12 Bit
langen festen Rahmensynchronwort beginnt ("Digitaler
Multiplexer für vier plesiochrone
140-Mbit/s-Digitalsignale", von H. Hofmeister, NTZ Bd.
36 (1983) Heft 1), läßt sich eine Imitationshäufigkeit
(Wahrscheinlichkeit) von deutlich kleiner 1 berechnen.
Geht man jedoch von einer Zeitmultiplexrahmenstruktur
für Breitbandsysteme aus, die z.B. 32 Zeilen zu je 75
Spalten aufweist, wobei jede Zelle ein Oktett enthält,
so läßt sich für ein 8 Bit langes Rahmensynchronwort
bereits eine Imitationshäufigkeit von größer 9 berechnen.
Die technische Aufgabe der Erfindung besteht darin, ein
Verfahren und eine Schaltungsanordnung anzugeben, das
bzw. die eine sichere und schnelle Herstellung einer
Rahmensynchronisation auch für solche Rahmenstrukturen
ermöglicht (ermöglichen), in denen eine
Imitationshäufigkeit für ein Rahmensynchronwort von
deutlich größer 1 gegeben ist.
Diese Aufgabe wird erfindungsgemäß durch die
Verfahrensmerkmale des ersten Patentanspruches und durch
die Schaltungsmerkmale des fünften Patentanspruchs
gelöst.
Erfindungsgemäß werden zur Herstellung einer
Rahmensynchronisierung in einer ersten Betriebsart, im
sogenannten Suchmodus, sämtliche Bitmuster, die dem
vorgegebenen Synchronwort entsprechen, getaktet mit dem
empfangsseitigen Bittakt, für die Dauer eines
Zeitrahmens festgestellt und jeweils eine Information
über deren zeitliche Lage in einem Speicher
abgespeichert.
Dann wird in einer zweiten Betriebsart, dem sogenannten
Vergleichsmodus, für die Dauer des nächsten Zeitrahmens,
jeweils zu den im Speicher abgelegten Zeitpunkten
ermittelt, ob wiederum ein dem Rahmensynchronwort
entsprechendes Bitmuster vorliegt. Das jeweilige
Ergebnis Ja/Nein wird abgespeichert und ausgewertet. Je
nach gewünschter Sicherheit kann der Vergleichsmodus
einmal oder mehrere Male durchgeführt werden.
Weitere vorteilhafte Ausgestaltungen des Gegenstandes
der Erfindung sind den Unteransprüchen zu entnehmen.
Ein Ausführungsbeispiel wird im folgenden anhand der
Zeichnungen erläutert. Es zeigt
Fig. 1 ein Blockschaltbild der erfindungsgemäßen
Schaltungsanordnung zur Durchführung des
erfindungsgemäßen Verfahrens, und
Fig. 2 eine Darstellung eines Zeitmultiplexrahmens zur
Erläuterung des erfindungsgemäßen Verfahrens.
Zunächst wird auf die erfindungsgemäße
Schaltungsanordnung gemäß Fig. 1 näher eingegangen.
Empfangsseitig ist eine Empfangsleitung L mit einem n
Bit langen seriell/parallel Schieberegister SR
verbunden, wobei n = 8 gewählt wird. Das Schieberegister
SR weist somit 8 Parallelausgänge auf, die an einen
Synchronwortdecoder DEC angeschlossen sind. Ferner sind
die 8 Parallelausgänge an eine hier nicht näher
dargestellte Datenempfangseinrichtung angeschlossen, in
der der über die Empfangsleitung L ankommende Bitstrom
nach Herstellung der Rahmensynchronisation
weiterverarbeitet wird.
Der Synchronwortdecoder DEC ist mit einer Adressierlogik
ADL verbunden, die an eine Speichereinheit SE und an
einen Synchronisierdatenspeicher einer
Synchronisierlogik SM angeschlossen ist. Die
Speichereinheit SE besteht aus einem Speicher mit
wahlfreiem Zugriff RAM - im folgenden RAM genannt -, der
wenigstens H Speicherzeilen enthält (H wird noch
erläutert). Die Synchronisierlogik SM ist so aufgebaut,
daß jeder Speicherzeile des RAM Speicherplätze des
Synchronisierdatenspeichers sowie eine Auswerteeinheit
zugeordnet sind (SM1 ... SMH). Die Adressierlogik ADL
besteht aus einem Selektor SEL, der, angesteuert durch
den Synchronwortdecoder DEC, eine
Zeilenfreigabeschaltung EN adressiert, die jeweils eine
Speicherzeile des RAM und parallel einen zugeordneten
Speicherplatz des Synchronisierdatenspeichers SM
aktiviert.
Weiterhin weist die erfindungsgemäße Schaltungsanordnung
einen m-stufigen, zyklisch umlaufenden Zähler Z auf,
dessen Zählausgänge mit Dateneingängen des RAM verbunden
sind, um in eine über die Adressierlogik ADL aktivierte
Speicherzeile einen an den Zählerausgängen des Zählers
anliegenden Zählerstand einschreiben zu können. Die
Zählausgänge sind parallel an erste Eingänge einer
Vergleichslogik COMP angeschlossen. Die Datenausgänge
des RAM sind, zum Ausgeben eines eingeschriebenen
Zählerstandes, mit zweiten Eingängen der Vergleichslogik
COMP verbunden. Ein Ausgang der Vergleichslogik COMP ist
mit dem Selektor SEL der Adressierlogik ADL verbunden.
Die Vergleichslogik COMP kann in Form eines Komparators
aufgebaut werden, der bei Übereinstimmung des an seinen
ersten Eingängen anliegenden Zählerstandes mit dem an
seinen zweiten Eingängen anliegenden Zählerstandes ein
Signal CD an den Selektor SEL abgibt.
Der zyklisch umlaufende Zähler weist in einem
Rückkopplungszweig eine Betriebsartlogik BL auf, die
über eine Steuerleitung MODE mit dem Selektor SEL und
mit der Vergleichslogik COMP verbunden ist.
Die Betriebsartlogik BL besteht aus einem Decoder zum
decodieren des maximalen Zählerstandes des Zählers Z und
aus einer bistabilen Kippstufe. Der Decoder ist mit
einem Rücksetzeingang des Zählers Z und mit der
bistabilen Kippstufe zur Festlegung der Betriebsart
verbunden (wird noch erläutert). Ferner ist ein Ausgang
der Kippstufe mit der Steuerleitung MODE verbunden.
Weiterhin ist der Synchronwortdecoder DEC über eine
Datenleitung SYNC mit dem Synchronisierdatenspeicher
verbunden. Die den Speicherplätzen des
Synchronisierdatenspeichers zugeordneten
Auswerteeinheiten sind mit einem logischen ODER-Gatter
OR verbunden, dessen Ausgang zur nicht näher
dargestellten Datenempfangseinrichtung zur Übernahme der
Rahmensynchronisierinformation angeschlossen ist. Ein
empfangsseitig bereitgestellter Bittakt wird über eine
Taktleitung TL an das Schieberegister SR und an den
Zähler Z sowie an die Datenempfangseinrichtung angelegt.
Zur Erläuterung des erfindungsgemäßen Verfahrens wird
von einer Struktur eines Breitband-Zeitmulitplexrahmens
gemäß Fig. 2 ausgegangen.
Der Breitbandrahmen weist 32 Zeilen (Zeile 0 bis Zeile
31) zu je 75 Spalten (Spalte 0 bis Spalte 74) auf, wobei
jede Zelle 8 Bit (1 Oktett) enthält. In der 0.ten Spalte
wird die Synchronisierinformation und in den übrigen
Spalten die Nutzinformation übertragen. Ein die
Synchronisierinformation bildendes Rahmensynchronwort
weist die Bitfolge 111 01 000 auf und wird in der 0.ten
Spalte in Zeile 0 übertragen. Das Rahmensynchronwort
wird in jeder zweiten Zeile wiederholt, wobei ab Zeile 2
bis zur Zeile 30 jeweils das invertierte
Rahmensynchronwort mit der Bitfolge 000 10 111
übertragen wird.
Für einen solchen Rahmenaufbau, in dem zwischen zwei
benachbarten Rahmensynchronworten 149 Oktette
Nutzinformation übertragen werden, läßt sich für das 8
Bit Rahmensynchronwort eine Imitationshäufigkeit von
größer 9 berechnen. Ein dem Rahmensynchronwort
entsprechendes Bitmuster kommt statistisch gesehen also
innerhalb der 149 Oktette 9mal vor.
Somit müssen die Speichereinheit SE der
Schaltungsanordnung gemäß Fig. 1 wenigstens H=9
Speicherzeilen und der Synchronisierdatenspeicher der
Synchronisierlogik SM wenigstens eine entsprechende
Anzahl zugeordneter Speicherplätze enthalten.
Da zwischen zwei benachbarten Synchronworten gemäß dem
Rahmenaufbau 149 Oktette Information übertragen werden,
muß der Zähler Z bis m=1192 zählen können, so daß der
Zähler wenigstens 11 Zählausgänge zur Darstellung der m
= 1192 Zählstufen aufweisen muß. Entsprechend benötigt
der RAM 11 Dateneingänge und 11 Datenausgänge, wobei
jede Speicherzeile 11 Bit Kapazität aufweist. Die 11
Zählausgänge sind mit 11 ersten Eingängen und die 11
Datenausgänge sind mit 11 zweiten Eingängen der
Vergleichslogik COMP verbunden.
Ein über die Empfangsleitung L ankommender Bitstrom wird
zur Herstellung einer Rahmensynchronisation zuerst in
das seriell/parallel Schieberegister SR, getaktet mit
dem Bittakt, eingelesen. In Intervallen von 1 Bit Dauer
wird durch den Synchronwortdecoder DEC das an den
Parallelausgängen des Schieberegisters SR anliegende 8
Bit lange Bitmuster mit dem Bitmuster des
Rahmensynchronwortes verglichen. Im Falle einer
Übereinstimmung gibt der Synchronwortdecoder DEC über
die Datenleitung SYNC ein Signalisiersignal in Form
eines logischen "1"-Pegels ab und steuert gleichzeitig
die Adressierlogik ADL (wird noch beschrieben) an.
Zu Beginn einer Herstellung einer Rahmensynchronisation
(Einschalten) oder nach einem Synchronisationsverlust,
wird z.B. durch einen empfangsseitigen Rücksetzimpuls
(nicht näher dargestellt) die Betriebsartlogik BL, d.h.
die bistabile Kippstufe gesetzt. Dann wird der Zähler Z
zurückgesetzt und über die Steuerleitung MODE wird der
Suchmodus gestartet, in dem der Selektor SEL
entsprechend angesteuert wird (Anlegen eines logischen
0-Pegels). Dies hat zur Folge, daß der RAM in die
Betriebsart Einschreiben WR-EN gesetzt wird.
Wird nun eine Übereinstimmung - empfangenes Bitmuster =
Rahmensynchronwort - detektiert, so wird über den
Selektor SEL die Zeilenfreigabeschaltung EN angesteuert,
die die erste Speicherzeile des RAM adressiert. Dadurch
wird der zu diesem Zeitpunkt an den Dateneingängen
anliegende Zählerstand des Zählers Z in die erste
Speicherzeile des RAM eingeschrieben. Gleichzeitig wird
in dem Synchronisierdatenspeicher, in dem zugeordneten
Speicherplatz der Synchronisierlogik SM1, eine über die
Datenleitung SYNC übertragene Synchronisierinformation
abgespeichert. Dann wird die über den Selektor SEL
anliegende Adresse inkrementiert, so daß in die zweite
Speicherzeile des RAM, dann, wenn die nächste
Übereinstimmung (Bitmuster = Rahmensynchronwort)
festgestellt wird, der zugehörige Zählerstand
eingeschrieben werden kann. Dieser Vorgang wiederholt
sich so lange, bis der Zähler Z einen Zählerzyklus
durchlaufen hat oder bis sämtliche Speicherzeilen des
RAM belegt sind.
Mit dem Beginn des nächsten Zählerzyklus wird durch die
Betriebsartlogik BL in die zweite Betriebsart, in den
sogenannten Vergleichsmodus umgeschaltet (Anlegen eines
logischen 1-Pegels durch die bistabile Kippstufe). Jetzt
wird der RAM in die Betriebsart Auslesen RD-EN gesetzt.
Gleichzeitig wird über die Steuerleitung MODE die
Vergleichslogik COMP aktiviert.
Während des Vergleichsmodus wird für die Dauer des
zweiten Zählerzyklus zunächst der in den RAM zuerst
eingelesene Zählerstand, d.h. die erste Speicherzeile
ausgelesen und an die zweiten Eingänge der
Vergleichslogik COMP angelegt. Diese vergleicht nun den
an den ersten Eingängen anliegenden aktuellen
Zählerstand mit dem ausgelesenen Wert und gibt, bei
Übereinstimmung beider Werte, ein Signal an den Selektor
SEL ab. Daraufhin wird in dem der ersten Speicherzeile
des RAM zugeordneten Speicherplatz der
Synchronisierlogik SM1 die gerade über die Datenleitung
SYNC übertragene Information über das Vorliegen oder
Nichtvorliegen einer Synchronisierinformation
abgespeichert.
Wurde zu diesem Zeitpunkt gerade durch den
Synchronwortdecoder DEC eine Übereinstimmung
(empfangenes Bitmuster = Synchronwortbitmuster)
festgestellt, so wird z.B. ein logischer "1"-Pegel
abgespeichert. Dies bedeutet, daß ein während des ersten
Zählerzyklus in der 0.ten Zeile festgestelltes
Rahmensynchronwort jetzt in der 2.ten Zeile an der
gleichen Stelle (gleicher Zählerabstand) ebenfalls
detektiert wurde.
Ein logischer "0"-Pegel dagegen bedeutet, daß an der
gleichen Stelle kein dem Rahmensynchronwort
entsprechendes Bitmuster vorhanden ist.
Da, wie schon beschrieben, ab der 2.ten Zeile bis zur
30.ten Zeile das invertierte Synchronwort übertragen
wird, muß im Vergleichsmodus selbstverständlich durch
den Synchronwortdecoder DEC jetzt das invertierte
Bitmuster zum Vergleich herangezogen werden.
Dieser Vergleichsvorgang wird nacheinander für alle
abgespeicherten Zählerstände durchgeführt und jeweils
der zugehörige logische Signalpegel in dem
entsprechenden Speicherplatz des
Synchronisierdatenspeichers abgelegt. In der
nachgeschalteten Auswerteeinheit der Synchronisierlogik
SM1 erfolgt eine Auswertung der aus dem Suchmodus und
aus dem Vergleichsmodus vorliegenden Informationen,
wobei infolge einer erkannten Rahmensynchronität über
das ODER Gatter OR ein Signal an die mit dem Bittakt
getaktete Datenempfangseinrichtung abgegeben wird.
Die Auswerteinheit kann in Form eines endlichen
Automaten aufgebaut werden, der die
Synchronisierinformation je Speicherzeile des RAM auf
Übereinstimmung mit der vorgegebenen Rahmenstruktur
überprüft.
Falls im Vergleichsmodus innerhalb eines Zählerzyklus
für sämtliche abgespeicherten Zählerstände keine
Information über das Vorliegen eines
Synchronisiersignales im Synchronisierdatenspeicher
abgelegt wurde, können eine vorgebbare Anzahl, je nach
gewünschter Sicherheit, weiterer Zählerzyklen im
Vergleichsmodus durchlaufen und ausgewertet werden. Es
kann aber auch wieder in den Suchmodus umgeschaltet und
eine neuerliche Synchronisationssuche gestartet werden.
Anstelle des RAM kann auch ein Assoziativspeicher CAM
verwendet werden. Dabei werden in den Assoziativspeicher
CAM in der ersten Betriebsart (Suchmodus), analog wie
für den RAM beschrieben, Zählerstände eingeschrieben.
In der zweiten Betriebsart (Vergleichsmodus) wird jetzt
nicht mehr die Vergleichslogik COMP benötigt. Die
Zählerstände des Zählers Z liegen an den Dateneingängen
des Assoziativspeichers CAM als "Adressen" an, so daß,
gemäß der Eigenschaft eines Assoziativspeichers, bei
Übereinstimmung eines anliegenden Zählerstandes mit
einem abgespeicherten Zählerstand, durch die betreffende
Speicherzeile die zugeordnete Synchronisierlogik
aktiviert und eine Information über das Vorliegen oder
Nichtvorliegen einer Synchronisierinformation in den
Synchronisierdatenspeicher abgespeichert wird.
Da die Vergleichslogik COMP entfällt, wird der
Assoziativspeicher CAM durch die Betriebsartlogik BL
über die Steuerleitung MODE direkt in den Such- oder
Vergleichsmodus gesteuert.
Durch den Einsatz eines Assoziativspeichers CAM kann der
Suchmodus länger als ein Zählerzyklus, d.h. über mehr
als eine Doppelzeile des vorgegebenen Rahmens,
eingeschaltet sein. Dies ist dann besonders vorteilhaft,
wenn starke Störungen des zu empfangenden Bitstromes
vorliegen, so daß ein Suchmodus über mehrere Rahmen
erforderlich sein kann.
Claims (9)
1. Verfahren zur empfangsseitigen Herstellung einer
Rahmensynchronisation in einem Zeitmultiplexsystem mit
Hilfe eines fest vorgegebenen, n Bit langen
Rahmensynchronwortes, mit n größer Null, in dem
fortlaufend aus dem empfangenen Bitstrom, getaktet mit
einem empfangsseitigen Bittakt, in Intervallen von 1 Bit
Dauer, Bitmuster von n Bit Länge abgefragt und mit dem
Rahmensynchronwort verglichen werden und daß bei jeder
festgestellten Übereinstimmung eine
Synchronisierinformation abgegeben wird, dadurch
gekennzeichnet, daß mittels eines mit dem
Bittakt getakteten, zyklisch umlaufenden, m-stufigen
Zählers, wobei m gleich der Anzahl der Bits ist, die
zwischen zwei benachbarten Rahmensynchronworten liegen,
in einer ersten Betriebsart (Suchmodus) für die Dauer
eines ersten Zählerzyklus in eine Speichereinheit
nacheinander für jede festgestellte Übereinstimmung der
momentane Zählerstand des m-stufigen Zählers
eingeschrieben wird, daß gleichzeitig für jede
festgestellte Übereinstimmung eine
Synchronisierinformation in einem
Synchronisierdatenspeicher einer Synchronisierlogik
abgespeichert wird, daß mit dem Beginn des nächsten
Zählerzyklus in eine zweite Betriebsart
(Vergleichsmodus) umgeschaltet wird, in der die in der
Speichereinheit abgespeicherten Zählerstände
nacheinander, beginnend mit dem zuerst eingelesenen
Zählerstand, ausgelesen und je in einer Vergleichslogik
mit dem aktuellen Zählerstand verglichen werden und daß
jeweils dann, wenn der aktuelle Zählerstand mit dem
gerade ausgelesenen Zählerstand übereinstimmt, eine
Information über das Vorliegen oder das Nichtvorliegen
einer Synchronisierinformation in dem
Synchronisierdatenspeicher abgespeichert und für die
Herstellung der Rahmensynchronisation ausgewertet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß für den Fall, daß während der zweiten Betriebsart
innerhalb eines Zählerzyklus keine Information über das
Vorliegen eines Synchronisiersignales im
Synchronisierdatenspeicher abgelegt wurde, eine
vorgebbare Anzahl weiterer Zählerzyklen in der zweiten
Betriebsart ausgewertet werden.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß für den Fall, daß während der zweiten Betriebsart
innerhalb eines Zählerzyklus keine Information über das
Vorliegen eines Synchronisiersignales im
Synchronisierdatenspeicher abgelegt wurde, in die erste
Betriebsart umgeschaltet wird.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß die Anzahl der
Zählerstand-Speicherplätze der Speichereinheit der
statistischen Häufigkeit entspricht, mit der eine
Bitkombination, die gleich dem Rahmensynchronwort ist,
innerhalb eines Zeitrahmens auftritt.
5. Schaltungsanordnung zur Durchführung des Verfahrens
nach einem der Ansprüche 1 bis 4, dadurch
gekennzeichnet, daß eine Empfangsleitung (L) mit einem n
Bit langen seriell/parallel Schieberegister (SR)
verbunden ist, dessen Parallelausgänge an einen
Synchronwortdecoder (DEC) angeschlossen sind, daß der
Synchronwortdecoder (DEC) mit einer Adressierlogik (ADL)
verbunden ist, die mit einer Speichereinheit (SE) und
mit einem Synchronisierdatenspeicher einer
Synchronisierlogik (SM) verbunden ist, daß Zählausgänge
eines m-stufigen, zyklisch umlaufenden Zählers (Z) mit
Dateneingängen der Speichereinheit (SE) zum Einlesen
eines Zählerstandes und mit ersten Eingängen einer
Vergleichslogik (COMP) verbunden sind, daß Datenausgänge
der Speichereinheit (SE) zum Ausgeben eines eingelesenen
Zählerstandes mit zweiten Eingängen der Vergleichslogik
(COMP) verbunden sind, daß ein Ausgang der
Vergleichslogik (COMP) mit der Adressierlogik (ADL)
verbunden ist, daß in einem Rückkopplungsweg des Zählers
(Z) eine Betriebsartlogik (BL) eingeschleift ist, die
über eine Steuerleitung (MODE) mit der Adressierlogik
(ADL) und mit der Vergleichslogik (COMP) verbunden ist,
daß der Synchronwortdecoder (DEC) über eine Datenleitung
(SYNC) mit dem Synchronisierdatenspeicher der
Synchronisierlogik (SM) verbunden ist, daß die
Synchronisierlogik (SM) an ein logisches Gatter (OR)
angeschlossen ist und daß der Zähler (Z) und das
Schieberegister (SR) an eine Taktleitung (TL)
angeschlossen sind, die einen empfangsseitigen Bittakt
führt.
6. Schaltungsanordnung nach Anspruch 5, dadurch
gekennzeichnet, daß die Speichereinheit (SE) aus einem
Speicher mit wahlfreiem Zugriff (RAM) besteht, wobei je
Speicherzeile ein Zählerstand des Zählers (Z)
abspeicherbar ist.
7. Schaltungsanordnung nach Anspruch 6, dadurch
gekennzeichnet, daß die Synchronisierlogik (SM) je
Speicherzeile der Speichereinheit (SE) Speicherplätze
zur Aufnahme einer Synchronisierinformation (Suchmodus)
und einer Information über das Vorliegen oder das
Nichtvorliegen einer Synchronisierinformation
(Vergleichsmodus) sowie eine zugeordnete Auswerteeinheit
enthält und daß jede Auswerteeinheit mit dem logischen
Gatter (OR) verbunden ist.
8. Schaltungsanordnung nach Anspruch 5, dadurch
gekennzeichnet, daß die Betriebslogik (BL) einen Decoder
zum Decodieren des maximalen Zählerstandes und eine
bistabile Kippstufe enthält, daß der Decoder mit einem
Rücksetzeingang des Zählers (Z) und mit der bistabilen
Kippstufe zur Festlegung der Betriebsart verbunden ist
und daß ein Ausgang der Kippstufe mit der Steuerleitung
(Mode) verbunden ist.
9. Schaltungsanordnung nach Anspruch 5, dadurch
gekennzeichnet, daß die Speichereinheit (SE) aus einem
Assoziativspeicher (CAM) besteht.
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Legal Events
Date | Code | Title | Description |
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8110 | Request for examination paragraph 44 | ||
8127 | New person/name/address of the applicant |
Owner name: ALCATEL SEL AKTIENGESELLSCHAFT, 7000 STUTTGART, DE |
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D2 | Grant after examination | ||
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