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Die Erfindung betrifft eine Synchronisationsüberwachungsvorrichtung
und ein Synchronisationsüberwachungsverfahren
zur Überwachung
der Rahmensynchronisation in rahmenstrukturierten digitalen Übertragungssystemen.
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In der Schrift
DE 38 33 184 C2 ist ein
Verfahren und eine Schaltungsanordnung zur Herstellung einer Rahmensynchronisation
in einem Zeitmultiplexsystem beschrieben. In einem Rahmen können mehrere
Bitmuster, die zufällig
mit dem vorgegebenen Bitmuster des Rahmensynchronwortes übereinstimmen,
sogenannte Imitationen, auftreten. Um eine Fehlsynchronisations
auf eine Imitation zu vermeiden, sind folgende Schritte vorgesehen:
In
einer ersten Betriebsart, im sogenannten Suchmodus, werden für die Dauer
einer Rahmenperiode sämtliche
Bitmuster, die dem vorgegebenen Rahmensynchronwort entsprechen,
detektiert und der Zeitpunkt ihres Auftretens abgespeichert. In
einer zweiten Betriebsart, im sog. Vergleichsmodus, wird zu den
in der ersten Betriebsart abgespeicherten Zeitpunkten ermittelt,
ob die auftretenden Bitmuster dem vorgegebenen Rahmensynchronwort
entsprechen. Da die Imitationen i. a.
nicht periodisch auftreten, kann somit innerhalb von zwei Rahmenperioden synchronisiert
werden.
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Tritt mindestens eine Imitation jedoch
periodisch auf, so kann mit den obigen Schritten eine Fehlsynchronisation
nicht ausgeschlossen werden. Periodisch auftretende Imitationen
können
z. B. durch die Verwürfelung
einer Dauer-Eins, z. B. durch einen Alarm
ausgelöst,
erzeugt werden.
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In
EP 41 1014 B1 ist eine Vorrichtung zum Demultiplexen
eines seriellen Bitdatenstroms offenbart. Die Vorrichtung beinhaltet
eine Einrichtung zum Vergleich von mindestens einem Bitmuster aus
jedem aus dem seriellen Bitdatenstrom gebildeten Byte mit mindestens
einem Bitmuster, von dem bekannt ist, daß es ein Byte von jedem der
verschachtelten Rahmen aufweist. Die Vorrichtung beinhaltet ferner
Einrichtungen zum Vergleichen von Bitmustern aus einer zusammenhängenden
Vielzahl der ausgangsrekonstruierten Bytes mit Bitmustern, von denen
bekannt ist, daß sie
eine ähnliche
zusammenhängende
Vielzahl von Bytes von jedem der verschachtelten Rahmen enthalten
haben.
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In
DE 3806428 A1 ist ein Verfahren und eine Schaltungsanordnung
zum Ermitteln einer in einem Serienbitstrom enthaltenen Bitkombination
offenbart. Zum Erkennen einer in einen Serienbitstrom in einem vorgegebenen
Abstand bitweise eingefügten
Bitkombination, von deren Bits ein Teil eine fest vorgegebene Unterkombination
und der verbleibende Teil eine variable Unterkombination bilden,
werden in dem vorgegebenen Abstand auftretende Bits des Serienbitstroms
im Zuge eines Suchzyklus nacheinander mit Bits von Vergleichs-Bitkombinationen
verglichen. Diese entsprechen den möglichen Phasenlagen der zu
ermittelnden Bitkombination. In die Vergleiche werden lediglich
die der fest vorgegebenen Bitkombinationen entsprechenden Bits der
Vergleichs-Bitkombination einbezogen.
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In
DE 4107640 A1 ist eine Rahmensynchronisation
durch Korrelation offenbart. Eine Schaltungsanordnung zur Rahmensynchronisation
enthält eine
Synchronisationsworterkennung, in der ein Bitmuster mit einem Referenzsynchronisationswort
verglichen wird. Bei positivem Vergleichsergebnis sendet die Synchronisationsworterkennung
einen Setzimpuls an einen Rahmentaktgenerator, der von diesem Zeitpounkt
an Leerrahmen generiert, die nur ein Referenzsynchronisationswort
enthalten. Der von der Schaltungsanordnung empfangene Bitstrom wird nun
mit dem Leerrahmen in einem Korrelator bitweise verglichen und der
Grad der Übereinstimmung
berechnet.
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Es ist deshalb Aufgabe der Erfindung
eine Synchronisationsüberwachungsvorrichtung
und ein Synchronisationsüberwachungsverfahren
zur Verfügung
zu stellen, mit denen eine Fehlsynchronisation auf periodisch auftretende
Imitationen vermieden werden kann.
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Diese Aufgabe wird durch die Lehre
der Patentansprüche
1 und 4 gelöst.
Vorteilhafte Ausgestaltungen sind den Unteransprüchen zu entnehmen.
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Im folgenden wird die Erfindung anhand
eines Ausführungsbeispiels
unter Zuhilfenahme der 1, 2 und 3 erläutert.
Es zeigen:
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1 einen
schematisch dargestellten Aufbau eines STM1-Rahmens der synchronen
digitalen Hierarchie (SDH) mit einer Imitation,
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2 eine
schematische Darstellung eines Ausführungsbeispiels der erfindungsgemäßen Synchronisationsüberwachungsvorrichtung,
und
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3 eine
schematische Darstellung eines Vergleichers aus 2.
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Ein Ausführungsbeispiel der Erfindung
wird nun anhand der 1, 2 und 3 beschrieben. 1 zeigt die Struktur eines STM1-Rahmens
der synchronen digitalen Hierarchie mit einer Imitation IMI. Der STM1-Rahmen
besteht nach den CCITT-Empfehlungen G. 702 ff aus einer Matrix mit
9 Reihen und 270 Oktetten (1 Oktett = 8 Bit) als Spalten. Der Rahmen hat
eine Rahmenperiode von 125 μs. Der STM1-Rahmen
teilt sich in ein Nutzfeld N und ein Kopffeld K, die ersten 9 Oktetten
aller 9 Reihen beinhalten das Kopffeld K, die restlichen Spalten
das Nutzfeld N. In den ersten 6 Oktetten der ersten Reihe wird stets
eine feste Bitfolge, das Rahmenkennwort A1A1A1A2A2A2 übertragen,
das zur Rahmensynchronisation genutzt werden kann. Das Rahmenkennwort
setzt sich aus 6 Oktetten, dreimal dem sogenannten A1 Byte und dreimal
dem sogenannten A2 Byte, mit A1 = 1111 0110 und A2 = 0010 1000 zusammen.
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In einer ersten Betriebsart wird
zur Rahmensynchronisation eine Teilmenge des Rahmenkennwortes, z. B.
die 24-bit Folge A1A1A2 verwendet. Beim erstmaligen Auftreten der
24-bit Folge wird direkt synchronisiert. Zur Überwachung der Synchronisation
werden in einer zweiten Betriebsart mehrere 8-bit Rahmensynchronworte
SYN verwendet. Ein Rahmensynchronwort SYN ist eine beliebige Teilmenge
des Rahmenkennwortes, so z. B. gebildet
aus den vier niederwertigen Bits von A1 plus den vier hochwertigen
Bits von A2, was dem Bitmuster 0110 0010 entspricht. Ein Bitmuster,
das zufällig
dem Bitmuster eines Rahmensynchronwortes SYN entspricht, ist eine
Imitation IMI. Imitationen IMI können an
einer beliebigen Stelle im Nutzfeld N auftreten, z. B.
erzeugt durch eine verwürfelte
Dauer-Eins.
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2 zeigt
nun die schematische Darstellung eines Ausführungsbeispiels für das erfindungsgemäße Synchronisationsüberwachungsverfahren und
die Synchronisationsüberwachung. 2a zeigt einen Ausschnitt
aus dem seriellen Datenstrom D, der zur Übertragung der STM1-Rahmen
dient. Darin ist eine Teilmenge des Rahmenkennwortes, die Bitfolge
A1A1A2 zu erkennen. 2b beinhaltet
ein seriell/parallel Schieberegister REG, einen Zähler COUNT,
drei Vergleicher V1, V2, V3 und einen Multiplexer MUX.
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Das seriell/parallel Schieberegister
REG hat einen Dateneingang, einen Takteingang und zwölf Datenausgänge. An
den Dateneingang werden die Daten des seriellen Datenstroms D angelegt.
Der Takteingang ist mit dem Zähler
COUNT verbunden. Der Zähler
COUNT liefert einen Takt, der dem Takt des seriellen Datenstroms
D entspricht, so daß die Daten
des seriellen Datenstroms nach jeder Taktphase um ein Bit verschoben
an den zwölf
Datenausgängen
des seriell/parallel Schieberegisters REG anliegen. Jeweils acht
der zwölf
Datenausgänge
sind mit einem Vergleicher V1; V2; V3 verbunden. Der erste Vergleicher
V1 ist mit den Datenausgängen 1–8,
der zweite Vergleicher V2 mit den Datenausgängen 3–10 und der dritte Vergleicher
V3 mit den Datenausgängen 5–12 verbunden.
Jeder Vergleicher V1, V2, V3 hat acht Vergleichereingänge, einen
Takteingang und einen Vergleicherausgang. Der Takteingang ist mit dem
Zähler
COUNT verbunden. Der Zähler
COUNT liefert einen Takt, der dem Takt des seriellen Datenstroms
D entspricht. Die Daten des Datenstroms D werden in den Vergleichern
mit dem vom Zähler COUNT
gelieferten Takt mit unterschiedlichen 8-bit Rahmensynchronworten
verglichen.
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Im ersten Vergleicher V1 werden die
Daten des seriellen Datenstroms D mit dem ersten Rahmensynchronwort
verglichen. Das erste Rahmensynchronwort hat das Bitmuster 0110
0010, und entspricht damit den vier niederwertigen Bits von A1 plus den
vier hochwertigen Bits von A2. Im zweiten Vergleicher V2 werden
die Daten des Datenstroms D mit dem zweiten Rahmensynchronwort verglichen.
Das zweite Rahmensynchronwort hat das Bitmuster 1101 1000, und entspricht
damit den sechs niederwertigen Bits von A1 plus den zwei hochwertigen
Bits von A2. Im dritten Vergleicher V3 werden die Daten des Datenstroms
D mit dem dritten Rahmensynchronwort verglichen. Das dritte Rahmensynchronwort
hat das Bitmuster 1111 0110, und entspricht damit A1. Jeder Vergleich
liefert am Vergleicherausgang einen binären Wert. Stimmt das am Vergleicher
V1; V2; V3 anliegende Bitmuster mit dem Bitmuster des jeweiligen Rahmensynchronwortes überein,
so liegt am jeweiligen Vergleicherausgang der logische Wert Eins
an. Unterscheidet sich das anliegende Bitmuster vom Bitmuster des
jeweiligen Rahmensynchronwortes, so liegt am jeweiligen Vergleicherausgang
der logische Wert Null an. Eine spezielle Ausführungsform eines Vergleichers
ist in 3 beschrieben.
Der Multiplexer MUX hat vier Eingänge und einen Ausgang OUT. Drei
Eingänge
sind mit den Vergleicherausgängen verbunden,
der vierte Eingang ist ein Takteingang, der mit dem Zähler COUNT
verbunden ist.
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Die Überwachung der Synchronisation
erfolgt nun folgendermaßen:
Der Multiplexer MUX wird vom Zähler
COUNT derart angesteuert, daß alle 125 μs, d. h.
nach einer Rahmenperiode der Ausgang eines anderen Vergleichers
auf den Ausgang OUT des Multiplexers MUX durchgeschaltet wird. Damit
stehen am Ausgang OUT des Multiplexers MUX alle 125 μs die Ergebnisse
von Vergleichen von unterschiedlichen Rahmensynchronworten mit den entsprechenden
Bitmustern im Datenstrom D zur Verfügung. Auf diese Weise wird
die Verwendung der drei Rahmensynchronworte zyklisch durchfahren, d. h.
zu Beginn steht am Ausgang OUT des Multiplexers MUX das Ergebnis
des Vergleichs mit dem ersten Rahmensynchronwort zur Verfügung, nach 125 μs der Vergleich
mit dem zweiten, nach 250 μs der Vergleich
mit dem dritten, nach 375 μs der Vergleich
mit dem ersten, usw.
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Kommt es nun auf einer Übertragungsstrecke
zu einer Störung,
so daß z. B.
in einem Regenerator eine Synchronisation durchgeführt werden muß, so entsteht
in der nachfolgenden Übertragungseinheit
ein Datenversatz über
mehrere Bits. Der Datenversatz kann gerade so groß sein,
daß zu einem
Vergleichszeitpunkt ein Bitmuster im Datenstrom D auftritt, das
zufällig
mit dem Bitmuster eines Rahmensynchronwortes übereinstimmt, d. h.
eine sogenannte Imitation auftritt, die sich periodisch wiederholen
kann. Die Überwachung
der Synchronisation durch Vergleich der Bitmuster des Datenstroms
D mit den Bitmustern der drei Rahmensynchronworte liefert im Vergleich
mit dem Bitmuster der Imitation weiterhin Synchronisation, der Vergleich
mit den anderen beiden Rahmensynchronworten allerdings Nichtsynchronität. Durch
die Verwendung von mehreren unterschiedlichen Rahmensynchronworten
und unter der Vorgabe, daß nach
zwei fehlerhaften Vergleichen der Vorgang der Synchronisation eingeleitet werden
soll, kann somit eine Fehlsynchronisation vermieden werden.
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3 zeigt
nun eine schematische Darstellung des Vergleichers V1 aus 2. Die Vergleicher V2 und
V3 sind analog aufgebaut. Der Vergleicher V1 beinhaltet acht Exklusiv-Oder
Gatter XOR, ein Nicht-Oder Gatter NOR und ein D-Flipflop D-FF. Die acht
Exklusiv-Oder Gatter XOR haben jeweils einen ersten und einen zweiten
Eingang und einen Ausgang. Die ersten Eingänge sind mit den Datenausgängen 1–8 des
seriell/parallel Schieberegisters REG verbunden, an den zweiten
Eingängen
ist das Bitmuster des ersten Rahmensynchronwortes angelegt. Die
Ausgänge
der acht Exklusiv-Oder Gatter XOR sind mit dem Nicht-Oder Gatter
NOR verbunden, daß acht
Eingänge
und einen Ausgang hat. Der Ausgang des Nicht-Oder Gatters NOR ist
mit dem Eingang des D-Flipflops D-FF verbunden, daß über einen
durch den Zähler
COUNT gelieferten Takt T angesteuert wird und dessen Ausgang der
Ausgang des Vergleichers V1 ist. Entspricht das Bitmuster der Datenausgänge 1–8 dem
Bitmuster des ersten Rahmensynchronwortes, so liefern die acht Exklusiv-Oder
Gatter XOR den logischen Wert Null an ihren Ausgängen. Damit hat der Ausgangswert
des Nicht-Oder-Gatters NOR den logischen Wert Eins. Unterscheidet
sich das Bitmuster der Datenausgänge 1–8 vom
Bitmuster des ersten Rahmensynchronwortes, so hat der Ausgang des
Nicht-Oder Gatters NOR den logischen Wert Null. Der Ausgangswert
des Vergleichers V1, dessen aktueller Wert über den Takt T auslesbar ist,
dient somit als Kriterium für
Synchronisation.
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Beim Ausführungsbeispiel wird das Synchronisationsüberwachungsverfahren
zur Überwachung der
Rahmensynchronisation von STM1-Signalen der synchronen digitalen
Hierarchie verwendet. Anstelle von STM1-Signalen können mit
dem Synchronisationsüberwachungsverfahren
auch STMN-Signale, mit N = ganze Zahl größer eins, synchronisiert werden. Des
weiteren kann das Synchronisationsüberwachungsverfahren auf alle
rahmenstrukturierten digitalen Übertragungssysteme
angewandt werden.
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Beim Ausführungsbeispiel werden zur Überwachung
der Synchronisation drei Rahmensynchronworte verwendet. Es können auch
mehr als drei Rahmensynchronworte verwendet werden. So könnte die 24-bit
Folge A1 A1 A2 durch jeweils um 1 Bit versetzte 8-bit Folgen so
abgetastet werden, daß 16
unterschiedliche Rahmensynchronworte entstünden. Damit wäre das gesamte
Spektrum der 24-bit Folge A1 A1 A2 abgedeckt, und die Möglichkeit
einer Fehlsynchronisation noch weiter minimiert. Des weiteren müssen die
8-bit Folgen zur Bildung der Rahmensynchronworte keine zusammenhängenden
Bitfolgen aus der 24-bit Folge A1 A1 A2 sein. So kann ein Rahmensynchronwort
beispielsweise durch die vier hochwertigen Bits von A1 plus den
vier niederwertigen Bits von A2 gebildet werden. Das Bitmuster dieses
Rahmensynchronwortes wäre
dann 1111 1000. Dies hätte
den Vorteil, daß bereits
durch wenige Rahmensynchronworte das gesamte Spektrum der 24-bit Folge
A1 A1 A2 abgedeckt würde.
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Ferner kann das Synchronisationsüberwachungsverfahren
auch nur mit zwei Rahmensynchronworten durchgeführt werden. Hierbei ist der Zähler allerdings
so einzustellen, daß das
Rahmensynchronwort erst alle 250 μs wechselt,
um das Erkennen einer Fehlsynchronisation (zwei aufeinanderfolgende
fehlerhafte Vergleiche!) zu gewährleisten. Aufgrund
der geringen Wahrscheinlichkeit für das Auftreten einer Fehlsynchronisation
können
die Vergleiche mit dem zweiten Rahmensynchronwort (oder bei mehreren
mit den restlichen) auch erst nach einer größeren Zeitspanne, z. B.
1000 μs, erfolgen, so daß die Vergleiche
mit dem ersten Rahmensynchronwort öfter als die Vergleiche mit
dem zweiten Rahmensynchronwort (oder bei mehreren mit den restlichen) ausgewertet
würden.
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Beim Ausführungsbeispiel werden 8-bit
lange Bitmuster als Rahmensynchronworte verwendet. Die Zahl 8 ist
beispielhaft. Ihre Größe wird
z. B. durch Anforderungen an die Synchronisationsgeschwindigkeit
bestimmt.