DE2554502A1

DE2554502A1 - Verfahren und anordnung zum speichern binaerer datenelemente

Info

Publication number: DE2554502A1
Application number: DE19752554502
Authority: DE
Inventors: Pieter Anton Jacobs
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1974-12-09
Filing date: 1975-12-04
Publication date: 1976-06-10
Also published as: DE2554502C3; JPS5612960B2; GB1529367A; NL7415966A; JPS5183430A; FR2294486B1; FR2294486A1; DE2554502B2; US4028539A

Description

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"Verfahren und Anordnung zum Speichern binärer Datenelemente".

Die Erfindung betrifft ein Verfahren zum Speichern binärer Datenelemente in einer Folge einer ersten Anzahl getrennter auswechselbarer Speichereinheiten einer Speicheranordnung, Avobei die Speichereinheiten je eine Kapazität einer Anzahl binärer Datenelemente haben, welche Speichereinheiten durch Lese- und/oder Schreibbefehlssignale ansteuerbar sowie durch erste binäre Teiladressensignale nach einer ersten Rangfolge einer ersten bis zu einer letzten Speichereinheit adressierbar sind,

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wobei in einer Speichereinheit binäre Datenelemente durch zweite Teiladressensignale adressierbar sind. Derartige Verfahren werden in grossen Umfang angewandt. Die Speichereinheiten enthalten beispielsweise je einen Anzahl von Speicherwörtern, die wahlfrei zugriffsbereit sind (random access = direkter Zugriff). Es gibt mehrere Speicherfehlerarten. Es ist möglich, dass die gespeicherten Datenbits beim Lesen unkenntlich verstümmelt sind. Es ist weiter möglich, dass ein Datenbit beim Lesen einen falschen Wert hat, wodurch beispielsweise ein Datenwort oder ein Datenbyte eine falsche Parität bekommt. Auch ist es möglich, dass bestimmte Speicherstellen nicht oder unrichtig adressierbar sind z.B. durch ein Defekt in den Antriebsverstärkern eines Moduls. Es sind bestimmte Methoden bekannt, wodurch derartige Speicherfehler detektierbar und lokalisierbar sind. Die Erfindung betrifft an sich nicht derartige Methoden. Es sind weiter Fehlerkorrekturraetlioden bekannt, wodurch zum Beispiel ein verstümmeltes Datenbit in einem ¥ort wiederhergestellt werden kann. Es gibt jedoch auch unkorrigierbare Fehler. Wird ein unkorrigierbarer Fehler detektiert, so kann man darauf die Speicheranordnung ausser Betrieb setzen. Dies ist für die Leistungen eines Rechenmaschinensystems, von dem die Speicheranordnung ein

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Teil ist, sehr nachteilig. Man kann auch die defekte Speichereinheit getrennt ausser Betrieb setzen und von einem Servicetechniker eine einwandfreie Ersatzspeichereinheit einsetzen lassen. Dieser Vorgang fordert viel Zeit und es ist nahezu sicher, dass in dieser Zeit die versagende Speichereinheit adressiert werden wird: derartige Speichereinheiten bilden üblicherweise den sogenannten Hauptspeicher eines Rechenmaschinensystems, dessen Kapazität aus wirtschaftlichen Gründen immer knapp gehalten wird, Inzwischen ist es bekannt geworden, die Adresse der versagenden Speichereinheit zusammen mit einer Ersatzadresse für die entsprechende Zeit zu merken. Das wiederholte Anrufen dieses Adressenhinweisspeichers for-dert viel Zeit·. Die Erfindung bezweckt, die negativen Folgen eines detektierten unkorrigierbaren Speicherfehlers klein zu halten. Die Erfindung bezweckt, die defekte Speichereinheit schnell und selbsttätig ausser Betarieb zu setzen. Die Erfindung erstrebt, einen möglichst grossen Teil der Speicheranordnung im Betrieb zu halten. Die Erfindung verwirklicht es mit einem sehr einfachen Verfahren. Die Erfindung ermöglicht die Addressierbarkeit möglichst vielen aufeinander folgenden Adressen ab einer Basisadresse ohne die Notwendigkeit einer AdressenübersetzungsaziOrdnung, die getrennt adressiert wer-

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den muss. Die Erfindung ist dazu dadurch gekennzeichnet, dass beim Detektieren eines unkorrigierbaren Speicherfehlers in einer ersten versagenden Speichereinheit ihre ersten binären Teiladressensignale einer Adressenspeichereinheit zugeführt werden und dass unter der Steuerung eines Ausgangssignals der Adressen-Speichereinheit erste binäre Teiladressensignale invertierbar sind, wodurch die Speichereinheiten in einer zweiten geänderten Rangfolge einer zweiten Anzahl von Speichereinheiten von einer ersten bis zu einer äussersten Speichereinheit adressierbar werden, wobei die erwähnte zweite Anzahl kleiner ist als die erwähnte erste Anzahl und alle Speichereinheiten in der erwähnten zweiten Anzahl einen geänderten Rang besitzen, und dass die erwähnte erste versagende Speichereinheit in der erwähnten Folge einen niedrigeren Rang als die erwähnte äusserste Speichereinheit bekommt und als solche weiter nicht adressiert wird.

Die erwähnte Adressen-Speichereinheit kann einen elektronisch arbeitenden Speicher sein. In bestimmten Fällen kann sie auch mit Vorteil in elektromechanischen Komponenten verkörpert sein, beispielsweise die Stellungen einer Anzahl von Schaltern; dadurch entsteht keine Verzögerung. Weil ausserdem nur die ersten binären Teiladressen geändert werden, ist eine schnelle Wirkung möglich; wenn bei-

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spielsweise eine vollständige Speichereinheit gelesen wird, bratxcht nur einmal Inversion binärer Adressensignale zu erfolgen.

Die Erfindung bezieht sich weiter auf eine Speicheranordnung zum Durchführen obigen Verfahrens, welche Speicheranordnung aus einer Folge einer ersten Anzahl separater austauschbare^ Je für sich von unkorrigierbaren Speicherfehlern freier Speichereinheiten, mit einer ersten Eingangsadressenleitung für erste binäre Teiladressensignale, wodurch die Speichereinhoiten in einer ersten Rangfolge einer ersten bis zu einer letzten Speichereinheit adressierbar sind, mit weiteren Mitteln zum Zuführen zweiter binärer Teiladressensignale, wodurch je Speichereinheit binäre Speicherelementen adressierbar sind, weiter mit einer Steuerleitung für Lese- und Schreibbefehlssignale und einer Detektionsanordnung zum Detektieren eines später auftretenden unkorrigierbaren Sjeicherfehlers besteht, dadurch gekennzeichnet, dass unter der Steuerung eines Ausgangssignals aus der De t ekti on s an Ordnung und weiterer Signalen, die mit zuletzt empfangenen, den unkorrigierbaren Speicherfehler in einer ersten versagenden Speichereinheit eingrenzenden ersten binären Teiladressensignalen eine zwischen der Adressenleitung und der Speicheranordnung vornan-

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denen Inversionsaiiordnung mit in dieser Anordnung unausgesetzt änderbarer Datenspeicherung einer einem ersten Satz erster binärer Teiladressensignale entsprechender Information entspricht, aktiviert wird, wodurch mittels Inversion später empfangener erster binärer Teiladressensignale die Speichereinheit darauf in einer zweiten geänderten Rangfolge adressierbar sind, und dass blockierende Mittel vorgesehen sind, durch di& die erwähnte erste versagende Speichereinheit in der erwähnten Folge auf einem niedrigeren Rang als zuvor für weitere Adressierung unzugänglich wird.

Auf diese Weise werden die Inversionselemente von den Ausgangssignalen der erwähnten Speicherelemente direkt gesteuert, so dass durch eine auswendige Steueranordnung keine spezielle Steuerung erforderlich ist. Ein derartiges Inversionselement kann durch ein invertierendes Gatter pro Adressenleitung gebildet W3rden, so dass die entstandene Verzögerung der Adressensignale sehr klein bleiben kann. .

Es ist vorteilhaft, wenn für alle, die entsprechenden Speichereinheiten identifizierenden binären Adressensignale ein Inversionselement und ein Speicherelement für mit den AdressenSignalen der erwähnten ersten Speichereinheit entsprechende Infor-

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mation vorhanden sind und dass jedes Inversionselement von einem Ausgangssignal eines an Bedeutsamkeit entsprechenden Speicherelement der erwähnten Speicherelemente gesteuert wird. So wird selbsttätig die versagende Speichereinheit die letzte in der Rangfolge (mit der höchsten Adresse, wenn ab einer Adresse (θ, O, .... θ) angefangen wird) und die übrigen Modulen können nach einer anschliessenden Rangfolge adressiert bleiben.

Es ist vorteilhaft, wenn eine binäre "0" in der Adresse der Speichereinheit mit dem unkorrigierbaren Speicherfehler die Inversionseinheit mit entsprechender Bedeutsamkeit zur Inversion steuert. Dies gibt eine einfache Verwirklichung.

Es ist vorteilhaft, wenn unter der Steuerung eines Ausgangssignale aus der Detektxonsanordnung und zuletzt empfangener Adressensignale für eine zweite Speichereinheit, in der ein unkorrigierbarer Speicherfehler darauf unter der Steuerung des bedeutsamsten zwischen den Adressensignalen der erwähnten ersten und zweiten Speichereinheit unterscheidenden binären Adressensignals alle weniger bedeutsamen Adressensignale der erwälinten zweiten Speichereinheit dem Speicherelement zur Bildung solcher an Bedeutsamkeit entsprechenden Ausgangssignale zuführbar sind.

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Es ist vorteilhaft, wenn unter der Steuerung des bedeutsamsten zwischen den Adressensignalen der erwähnten ersten und zweiten Speichereinlieit unterscheidenden Adressensignals eine dem Wert dieses bedeutsamsten Signals plus Eins entsprechende Anzahl von Speichereinheiten ab dem Ende der dabei geltenden zweiten Rangfolge nicht adressierbar wii"d. Je nach dem Kombinationen versagender Speichereinheiten können so insgesamt nur 1, 2, 3» 5> 9> 17 usw. Speichereinheiten nicht langer adressiert werden, während die übrigen aufeinander folgend adressierbar bleiben, wie unten näher erläutert wird.

Ein Vorteil der Erfindung ist, dass nach der Reparatur oder nach dem Ersatz der versagenden Speichereinheiten die volle Kapazität wieder erreicht wird. ■

Die Erfindung wird nachstehend an Hand einiger Figuren näher erläutert. Es zeigen

Fig. 1 in einer Tabelle die verschiedenen Möglichkeiten bei der Verwendung von sechzehn Moduln für die Rangfolge.

Fig. 2 verschiedene Möglichkeiten, wenn zwei unbrauchbare Moduln vorhanden sind,

Fig. 3 ein Blockschaltbild einer erfindungsgemässen Speicheranordnung,

Fig. h eine weiter ausgearbeitete Schaltung

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nach der Erfindung, und

Fig. 5 eine andere Ausführung .eines Inversionselementes.

Fig. 1 zeigt in einer Tabelle die verschiedenen Möglichkeiten für die Rangfolge von sechzehn Modulen nach der Erfindung. Die erste Spalte gibt die Dezimalzahlen von O bis 15. In der zweiten Spalte ist der entsprechende Binärkode gegeben, wobei der Kode mit dem bedeutsamsten Bit anfängt. Dieser Binärkode hat die Bedeutung, dass ein Adressenbit invertiert wird, wenn an der Stelle mit entsprechender Signifikanz des Binärkodes eine binäre Information "O" vorhanden ist. Der. Kode der letzten Zeile lautet 1111 (dezimal 15)» was bedeutet, dass die Moduln in der natürlichen Reihenfolge von 0,1 bis 15 adressiert werden. Dies ist auf der zügehörigen Zeile verzeichnet. Wenn der Modul 15 defekt ist, kann er ohne weitere Massnahmen ausser Betrieb gesetzt werden, unter der Bedingung, dass die höchste Moduladresse 1110 (14) ist. Wenn jeder Modul mehrere Adressen enthält, enthalten die Adressen nach Fig. 1 davon die bedeutsamsten Adressenteile_β Ist der Modul 14 defekt, wird nach der Zeile Ik nur das unbedeutsamste Adressenbit (auf Modulpegel) invertiert. Je Paar aufeinanderfolgender Moduln wird jeweils die Stelle gewechselt so dass der Modul 1't 6098 24/07 7 8

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als letzter adressiert ist, Wenn die höchstzulässige (unmodifizierte) Moduladresse 14 ist (damit wird dann der Modul 15 adressiert), ist der defekte Modul ohne weitere Komplikationen ausser Betrieb gesetzt. Ist beispielsweise der Modul 9 defekt, werden die zwei mittleren Adressenbits invertiert. Es wechseln dabei aufeinanderfolgende Vierzahlen und ausserdem in jeder Vierzahl noch einmal aufeinanderfolgende Modulpaare die Stelle. So ist tatsächlich der Modul 9 als letzter adressierbar. Die Figur gibt die sechzehn verschiedenen Möglichkeiten, bei denen die Adresse des versagenden Moduls die zu invertierenden Adressenbits angibt: eine gespeicherte Information "O" gibt an, dass das entsprechende Adressenbit invertiert wird. Der übrigbleibende Adressenraum enthält 16 - 1 = 15 Moduln. Bei anderen Binärkodes ist die Methode auch anwendbar (so z.B. bei einem Ein-¥echselkode oder Gray-Kode)..

Fig. 2 gibt die .120 verschiedenen Möglichkeiten, wenn zwei unbrauchbare Moduln aus einer Gesamtzahl von sechzehn vorhanden sind. Venn beispielsweise die Moduln 2 und 11 defekt sind (erste Spalte), geben die zweite und dritte Spalte die Informationen 0 0 11 '(dezimal 3) bzw. 1 0 10 (dezimal 1O). Durch Invertierung des ersten und zweiten oder des zweiten und vierten Adressenbits

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werden die defekten Moduln als die Nummern 7 bzw. 14 adressiert. So sind die Moduln 0 bis 6 immer aufeinanderfolgend adressierbar (faktisch werden dabei die an den ersten sieben Stellen stehenden Moduln der Zeilen 3 bzw. 10 nach Fig. 1 adressiert). Wenn dagegen die Moduln 3 und 10 defekt sind, können die erste sieben Moduln der Zeilen 2 und 11 nach Fig. 1 anschliessend adressiert werden. Dabei werden das erste, zweite bzw. vierte und nur das zweite Adressenbit invertiert. Die vierte Spalte in Fig. 2 gibt die Anzahl anschliessend adressierbarer:Moduln"für alle 120 Fälle. Diese Anzahl schwankt zwischen 7 undi4. Im Falle willkürlichen Ausfalls zweier Moduln bleiben et\\^ra 6o% der Speicheranordnung verfügbar. Bei nur einem defekten Modul ist dieser Prozentsatz 15/16 ist etwa 9h$>. Bei drei defekten Moduln ist der verfügbare Teil der Speicheranordnung minimal 7/16 ist etwa hh%. Dies ist leicht wie folgt ersichtlich: bei jeder Kombination dreier defekter Moduln ist bei einer Hälfte der Moduln (also beispielsweise die Hälften 0-7 und 8 - I5) höchstens einer defekt. Durch eine geeignete ¥ahl aus den Zeilen 0-7 oder 8 - I5 in Fig. 1 kann dieser defekte Modul gerade als achter in der Rangfolge adressiert werden. Dabei sind also die ersten sieben Moduln anschliessend adressierbar. Venn alle drei defekten

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Moduln in der gleichen Hälfte liegen, wird die Anzahl anschliessend adressierbarer Moduln grosser, bis maximal 13·

Das Verfahren lässt sich leicht auf mehrere defekte Speichereinheiten erweitern. Es sei angenommen, dass die Moduln O, 2, 8 und 13 defekt sind. In diesem Falle kann die Inversion durch die Daten 10 0 0 oder 10 10 gesteuert werden. In beiden Fällen sind dabei noch fünf der Modulen anschliessend adressierbar.

Nachstehend wird ein einfacher Algorithmus zur Bestimmung der zu invertierenden Adressenbits gegeben. Es wird nicht immer die maximale- Anzahl anschliessend adressierbarer Moduln erreicht, weil eine einfache Anordnung angestrebt ist, in der nicht alle ursprünglichen Adressen defekter Moduln gemerkt werden. Bei der Detektion eines defekten Moduls wird seine Adresse gespeichert, wobei die gespeicherten Adressenbits "0" eine Inversion später folgender Adressensignale steuern. ¥ii"d ein zweiter defekter Modul detektiert, wird seine Adresse Bit für Bit mit der bereits zuvor gespeicherten Adresse verglichen. Wenn ab dem bedeutsamsten die Adressenbits jeweils übereinstimmen, geschieht nichts in der gespeicherten Information. Das bedeutsamste Adressenbit, das nicht in Übereinstimmung ist, wird auch nicht ge-609824/0778

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ändert, aber alle Adressenbits nich niedrigerer Signifikanz werden in die entsprechenden des Moduls geändert, der kürzest zuvor defekt befunden worden ist.

Einige Beispiele: zunächst wird der Modul 6 defekt und die Adresse 0 110 wird gespeicherte, so dass dieser Modul die letzte (nicht adressierbare) Stelle in der Rangfolge bekommt. Danach wird der Modul 1 defekt und die Adresse 0 0 0 1 wird mit der gespeicherten Adresse verglichen: das zweite Bit ist verschieden, so dass die letzten zwei Bits 0 1 der gespeicherten Adresse zugefügt werden, die lautet: 0 10 1. Im umgekehrten Fall wird zunächst 0 0 0 1 gespeichert und davon die letzten zwei Bits in 1 0 geändert. Dies gibt die zwei Möglichkeiten, die in der Tabelle nach Fig. 2 bei der Kombination 1-6 defekter Moduln (zwanzigste Zeile der Tabelle) erwähnt sind. Jetzt sind noch elf Moduln anschliessend adressierbar, und zwar 16 ■? 1 - 4, wobei das bedeutsamste Bit der Binärkodierung der Ziffer " h " dem oben erwähnten bedeutsamsten nicht übereinstimmenden Adressenbit entspricht.

Weiter: zunächst wird der Modul 15 defekt und die Adresse 1111 wird gespeichert. Darauf wird der Modul 0 defekt und die letzten drei Bits der Adresse 0 0 0 0 .werden der gespeicherten Adresse

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zu 10 0 0 zugefügt: denn das bedeutsamste nicht übereinstimmende Adressenbit war das erste. Die Anzahl anschliessend adressierbarer Moduln ist jetzt: 16-1-8=7, wobei der Binärkode der Ziffer "8" dem oben erwähnten bedeutsamsten nicht übereinstimmenden Adressenbit entspricht.

Die Methode lässt sich wie folgt auf mehr als zwei defekte Moduln erweitern. Es sei angenommen, das hintereinander die Moduln 0 und 4 defekt werden, wonach die Information 0 10 0 zur Steuerung der Inversion gespeichert ist. Weil die letzten zwei Bits überschrieben sind (sei es durch die identische Information) sind dann 16-1-4=11 Moduln anschliessend adressierbar. Wenn nun darauf der Modul 3 defekt wird (Adresse 0 0 1 1) darf jetzt die gespeicherte Adresse durch 0 11-1 unter der zusätzlichen Bedingung ersetzt werden, das jetzt nicht 11 Moduln anschliessend adressierbar sind: wie aus Fig. 1 ersichtlich ist, sind dabei nämlich nur acht (16-4-4) anschliessend adressierbar: das zweitbedeutsamste Adressenbit ist jetzt 2 χ zwischen aufeinanderfolgenden Adressen verschieden gewesen. Auf gleiche Weise ist es jedoch dabei erlaubt, die gespeicherte Adresse ungeändert zu lassen. Aus der Fig. 1 ist ersichtlich, dass in diesem Falle die optimal gespeicherte Adresse 0 0 0 0 mit 11 an-

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schliessend adressierbaren Moduln wäre, aber mit dem skizzierten Algorithmus (der wegen seiner Einfachheit ausgewählt wurde) ist dies nicht durchführbar. Denn, nach dem skizzierten Algorithmus konnten im obigen Fall auch die Kombinationen 0-5» 0-6 und 0-7 mit der Adresse 0 10 0 und 11 anschliessend adressierbarer Moduln defekt sein. Wenn nun darauf beispielsweise der Modul 13 (1 1 0 1) defekt wird, wird die gespeicherte Adresse zu 0 10 1 mit 7 anschliessend adressierbaren Moduln üb e r· schrieb en . Wenn danach ein Modul mit der Adresse ^C 7 (θ....) defekt wird, geschieht nichts. Wenn ein weiterer Modul mit der Adresse ^. 8 defekt wird ("I....), kann entweder ein Fehl er· sign al erzeugt werden (die Kapazität kann dabei noch um höchstens 6/16 der ursprünglichen werden und im ungünstigsten Fall sogar nur noch 3/I6) oder durch geeignete Massnahmen die Anzahl leicht und anschliessend adressierbarer Moduln hoch gehalten werclen.

Fig. 3 zeigt eine Blockschaltung einer erfindungsgemässen Speicheranordnung, die eine Eingangsadressenleitung 1, ein Adressenregister 2 mit vier binären Stufen 3...6, eine Steuerleitung für . Lese/Schreibbefehlssignale 7i eine Ansteuerungseinheit einschliesslich Dateneingangsregister 8 mit Dateneingangsleitung 36, eine Speicheranordnung 609824/0778

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9 mit weiteren nicht detaillierten Moduln 10...25, einen Dekoder 27» ein Datenregister 26, eine Datenausgangsleitung 28, eine Detektionsanordnung 29, eine InversionsanOrdnung 30 mit Inversionselementen 31·«·3^ und eine Inversionssteueranordnung 35 enthält. Die Steueranordnung 9 enthält sechzehn Speichermoduln, von denen die Daten über das Datenregister 2.6 abrührbar sind." Auf der Adressenleitung 1 kommt eine Vier-Bit-Adresse an, die im Adressenregister 2 gespeichert wird und über die möglicherweise von der Inversionssteueranordnung 35 aktivierten Invex'sionseinheiten 31·· »3^· beim Dekoder 27 ankommt. Dadurch nst einer der Moduln 10 bis 25 adressierbar (einfachheitshalber sind nur acht Adressenleitungen angegeben). Die Adressierung beispielsweise eines Wortes in einem Modul ist nicht weiter angegeben; sie kann gegebenenfalls für alle Moduln zusammen durchgeführt, über die Leitung 7 wird die Ansteuereinheit 8 angesteuert, wodurch es klar ist, ob es sich um eine Lese-oder um eine Schreiboperation handelt und die Moduln entsprechend gesteuert werden. Die zu speichernde Information wird nötigenfalls über die Leitung 36 zugeführt. Die Ansteuerinformation kann Taktimpulsdaten enthalten. Die Figur gibt den einfachen Fall, dass von der Detektionsanordnung 29 detektiert wird, ob die im Datenregis-609824/0778

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ter 26 aus dorn Speicher gelesene Information einwandfrei ist, z.B. die richtige Parität hat. Dazu empfängt die Detektxonsanordnung 29 mit einem Signal aus der Ansteueranordnung 8, z.B. zum Synchronisieren. Wird ein Fehler detektiert, empfängt die Inversxonssteuerexnhext 35 ein Signal, wodurch die dabei noch an den Ausgängen des Adressenregisters 2 verfügbare Adresse in der Einheit gespeichert wird, die gleichfalls merkt, "dass ein Versagen aufgetreten ist". Venn ein Modul versagt hat, ist die Information dieses ganzen Moduls danach als unzuverlässig zu betrachten·» Dies übt seinen Einfluss auf die Wirkung der vollständigen Speicheranordnung aus':" möglicherweise muss durch diesen Fehler ein Datenblock aus einem vorhandenen Hintergrundspeicher herbeigeführt werden, um die Operation des Rechenmaschinensystems fortsetzen zu können, von dem die beschriebene Speicheranordnung ein Teil ist. Es kann auch sein, dass eine bestimmte vorliegende Aufgabe erneut gestartet werden muss, aber auf diese Angelegenheiten bezieht sich die Erfindung als solche nichts. Weiter wird die zentrale Steueranordnung geeignete Massnahmen treffen müssen, um die Bearbeitungen dem jetzt verfügbaren kleineren Speicherraum anzupassen. Unter der Steuerung des erwähnten Algorithmus, der in der

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Anordnung 35 verkörpert ist, werden die Inversionseinheiten 31· ..34 selektiv gesteuert. Gleich.es gilt beim Detektieren der folgenden versagenden Moduln, was bei der Beschreibung für die Fig. 4 näher erläutert wird. Die Leitung 37 dient beispielsweise zum Aktivieren der DetektionsanOrdnung-29. Fig. 4 gibt eine weiter ausgearbeitete Schaltung nach der Erfindung, die das bei Fig. 3 erwähnte Adressenregister 2 und den Dekoder 27 enthält. Weiter enthält die Schaltung zwei Signaleingangsklemmen 4O und 4'1 , eine Signalausgangsklemme 42, vierzehn logische UND-Gatter 46... 56, 80...82, sieben logische ODER-Gatter 59...64, 84 drei logische EXKLUSIV-ODER-Gatter 65...67, vier Umkehrstufen 68...7I und neun bistabile Elemente 72...79j 83· Zunächst können die Datenflipflops 72... 75 die " 1 "-Stellring und die Setz-Rückstell-Flipflops 76.,. 79 'die ¹¹O "-Stellung einnehmen. So sind jetzt die Gatter 46, 48, 50 und für die aus dem Adressenregister 2 herrühren den vier Adressenbits durchlässig, die über die ODER--Gatter 59··«62 den Dekoder ,27 erreichen. Die Adresse wird somit nicht geändert. Das bedeutsamste Adressenbit erscheint im Registerelement 3> das unbedeutsamste in Element 6. ¥enn ein Fehler eintritt, wird die Steuerklemme 4o für einige Zeit hoch. Diese Klemme ist mit einem Ausgang der nicht dargestellten DetektionsauOrdnung 29 (Fig. 4)

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verbunden. UND-Gatter 55 empfängt jetzt zwei hohe Eingangs signale und erregt die Taktimpulseingänge der Datenflipflops 72...75 über die ODER-Gatter 63, 64, 84, die als Trennelement arbeiten. Dabei wird die dann gültige Adresse aus dem Adressenregxster 2 in den Datenflipflops 72...75 gespeichert, wodurch diese Adresse die letzte der Folge wird und als solche nicht adressierbar ist. Im Falle der Adresse 0 O 0 0 z.B. werden die "0"-Ausgänge der Flipflops jeweils hoch, wodurch die logischen UND-Gatter 47, 49?, 51 und 53 für die von den Umkehrstufen 68...71 invertierten Adressenbits aus dem Adressenregxster 2 durchlässig werden. Diese Signale erreichen dann, erneut über die ODER-Gatter 59··.62, den Dekoder 27· Auf diese Weise ist, wie in Fig. 1 erste Zeile, die Adresse 0 0 0 0 als letzte adressiert. Die Adresse 0 0 0 0 kann weiter dadurch gesperrt werden, dass das Signal am 1-Ausgang des Flipflops 76 die Steueranordnung des Rechenmaschinensystems, in das die erfindungsgemässe Speicheranordnung aufgenommen wird, signalisiert, dass die höchst zulässige Adresse jetzt 1110 ist. Bekanntlich kann in Rechenmaschinen eine höchst zulässige Adresse get-rennt gespeichert werden. Das Fehlersignal an der Klemme 4o wird niedz-ig, bevor der

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¹¹1 "-Ausgang des Flipflops 76 hoch wird. Gegebenenfalls kann es sicli um einen Meister-Sklave-Flipflop 76 handeln. Dadurch bleiben fürs erste die UND-Gatter 80...82 gesperrt. Wenn ein folgender Fehler eintritt, empfängt die Klemme kO erneut ein hohes Signal, wodurch das UND-Gatter 5'+ ein hohes Signal liefert und weiter die Gatter 56, 80, 81 und 82 entblockt werden. Weiter wird vom Ausgangssignal des Gatters 54 der JK-Flipflop 83 in die "1"-Stellung gebracht, wodurch signalisiert wird, dass zwei versagende Moduln (oder mehr, siehe weiter unten) aufgetreten sind, Venn keins der drei logischen EXKLUSIV-ODER-Gatter 65...67 jetzt ein hohes Signal abgibt, bedeutet dies, dass der als fünfzehnte rangmässig adressierte Modul einen Fehler aufgewiesen hat. Die gespeicherte Adresse in den Flipflops 72...75 ändert sich dabei nicht. Das hohe Signal am "1"-Ausgang des Flipflops 83 signalisiert, dass weiterhin höchsten;? vierzehn aufeinanderfolgende Moduln anschliessend adressierbar sind. Wenn dagegen eines der EXKLUSIV-ODER-Gatter 65, 66 oder 67 ein hohes Signal liefert, beinhaltet dies ein nicht übereinstimmendes Adressenbit und geschieht folgen-? des. Ein hohes Signal vom Gatter 67 erreicht über das UND-Gatter 8O den Flipflop 79 und bringt ihn in die "1"—Stellung. Das Ausgangssignal "1" dieses

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Flipflops signalisiert danach, dass weiterhin höchstens dreizehn Moduln anschliessend adressierbar sind. Ausserdem bringt der Ausgangsimpuls vom Gatter

80 über das ODER-Gatter 8k den Flipflop 75 in die Stellung, die dem Wert des unbedeutsamsten Adressenbits im Adressenregister 2 entspricht. Ein hohes Signal vom Gatter 66 erreicht über das UND-Gatter

81 und die ODER-Gatter 6h und 8k die Flipflops 7k, 75 und 78. Die "!"-Stellung des Flipflops 78 signalisiert danach, dass nur noch höchstens elf Moduln anschliessend adressierbar sind. Die Flipflops 7k und 75 werden in die Stellung gebracht, die den Werten der zwei unbedeutsamsten Adressenbits im Adressenregister 2 entspricht. Ein hohes Signal vom EXKLUSIV-ODER-Gatter 65 deutet an, dass das bedeutsamste Adressenbit nicht übereinstimmt. Dieses Signal erreicht über das UND-Gatter 82 den Flipflop 77. Die "1"-Stellung des Flipflops 77 signalisiert danach, dass nur noch sieben Moduln aufeinaderfolgend adressierbar sind. Ausserdem werden über die ODER-Gatter 63, 6k und 84 die Flipflops 73, 74, 75 in die Stellung gebracht, die den Werten der drei unbedeutsamsten Adressenbits im Adr.essenregister 2 entspricht. Dabei gilt für die Flipflops 72, 73, 7k, 75 und 77, dass sich das Ausgangssignal erst ändern darf, wenn das Fehler-

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signal an der Klemme kO verschwunden ist. Die gleichen Massnahmen wie beim Flipflop 76 können dazu getroffen werden.

Wenn nun danach, wiederum ein Fehler eintritt, empfängt das UND-Gatter 56 zwei logische Signale und es erscheint an der Ausgangsklemme 42 ein Alarmsignal, um anzugeben, dass die Kapazität der Speicheranordnung zu klein wir'd. Dies geschieht bei der beschriebenen Anordnung erst nach mindestens drei und höchstens sechs versagenden Moduln. Venn der Fehler später durch Reparatur beseitigt worden ist, empfängt die Klemme 41 einen Rückstellimpuls, wodurch die Flipflop 76,77,78,79 und 83 iii die ¹¹O"-Stellung eintreten. Gegebenenfalls können auch die Flipflops 72...75 durch dieses Signal am Rückstelleingang 85 in die "1"-Stellung zurückgestellt werden, aber dies ist nicht immer notwendig, weil die Reihenfolge der Adressierung der physikalischen Moduln nicht wesentlich wichtig ist. Für diese Flipflops ist die Rückstellimpulsleitung daher punktiert dargestellt.

Eine Erweiterung lässt sich noch dadurch erreichen, dass das Register der Flipflops 72...85 mehrfach gemacht \irird. Dabei ist das erste Register wie in Fig. k an den Gattern 46...53 aktivierend tätig. Das zweite Register ist ein Blindregister,

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das dm Falle zweier versagender Moduln die Adresse der beiden versagenden Moduln getrennt merkt. Wenn danach ein dritter Modul versagt, werden alle drei Adressen wie zuvor Bit für Bit miteinander verglichen, übereinstimmende Adressenbits werden als solche im aktiven Register gespeichert. Vom ersten nicht übereinstimmenden Adressenbit wird ein Mehrheitsurteil gebildet und der entsprechende Wert im entsprechenden der Flipflops 72...75 gespeichert. Von den weniger bedeutsamen Bits (weniger bedeutsam als das erste) wird dann der mit der Adresse der Minderheit übereinstimmende Wert gespeichert. Beispiel: Moduln O, 9 und 10 werden in dieser Reihenfolge defekt. Nach dem ersten defekten Modul ist im Steuerregister 0 0 0 0, im ersten Hilfsregister 0000 und im zweiten nichts gespeichert, während fünfzehn Modubrianschliessend adressierbar sind. Wenn der Modul 9 defekt wird, wird, im Steuerregister 0001 gespeichert und das zweite Hilfsregister enthält 10 0 1. Wenn der Modul 10 defekt wird (1 0 1 θ), ist das bedeutsamste nicht übereinstimmende Adressenbit das •erste. Es folgt die Mehrheit: 1, die folgenden folgen die "Minderheit"-Adresse 0 0 0. Dabei bleiben ■umgeändert sieben Moduln aufeinanderfolgend adressierbar. Mehrhoitsbildende logische Gattex- sind bekannt sowie die übrigen zu verwendenden Bausteine.

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5 gibt eine andere Ausfuhrungsform eines Inversionselementes, das eine Signaleingangsklemme 100, zwei Spannungseingangsklemmen 101 und 102, eine Signalausgangsklenune 1O3> einen Widerstand 105» einen Schalter I06, vier logische NICHT-UND-Elemente 107, IO8, 109 und 110 und zwei Differenzverstärker 111 und 112 enthält. An die Klemme 102 ist eine Speisespannung beispielsweise von +5 Volt und an die Klemme 101 eine positive (niedrigere) Bezugsspannung angelegt. Venn der Schalter I06 geschlossen ist, ist der obere Eingang des Gatters 106 ununterbrochen niedrig und dadurch der obere Eingang des .Gattorelements I09 ununterbrochen hoch sowie der untere Eingang des Elements 1O8. Venn das Eingangssignal an der· Klemme 100 höher als die Bezugsspannung an der Klemme 101 ist, liefert der Verstärker 112 ein hohes Signal, oder das Element 108 empfängt zwei hohe Signale und liefert ein niedriges Signal. Dadurch liefert das Element 109 ein hohes Signal. Ist die Eingangsspannung verhältnismässig niedrig, liefert auch der Verstärker 112 ein niedriges Signal, wodurch das Element I08 ein hohes Signal gibt. Das Element I09 empfängt dabei zwei hohe Signale und liefert ein niedriges Signal. Auf diese Veise ist also die nicht invertierende Wirkung implementiert. Der Schalter I06 kann von

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Hand bedienbar sein.

Wenn der Schalter 106 geöffnet ist., führt der obere Eingang des Gatters 107 über den Widerstand 105 ein hohes Potential; dieses Signal \vird vom Element 110 invertiert, so dass der untere Eingang des Elements 108 ununterbrochen ein niedriges Potential führt, wodurch der untere Eingang des Gatters 109 ununterbrochen ein hohes Potential führ-t. Wenn das Eingangssignal an der Klemme 100 höher als die Bezugsspannung an der Klemme 101 ist, liefert der Differenzverstärker 111 ein niedriges Signal und dadurch das Element 107 ein hohes Signal. Das Element 109 empfängt zA\rei hohe Signale und das Ausgangssignal ist somit niedrig. Wenn das Eingangssignal an der Klemme 100 niedriger als die Bezugsspannung ist, gibt der Verstärker 111 ein hohes Signal ab. Das Element' 107 empfängt jetzt drei hohe Signale und liefert somit ein niedriges Signal. Dadurch liefert das Element 109 ein hohes Ausgangssignal. Auf diese Weise ist eine invertierende Wirkiing implementiert.

Gemäss obiger Beschreibung kann dabei immer eine grosse Anzahl von Moduln geschlossen adressierbar sein. Für jedes Adressenbit ist dabei ein derartiger Schalter vorgesehen. Die Schaltung nach Fig. k arbeitet vollautomatisch und also sehr schnell,

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wobei in manchen Fällen nicht immerzu die höchst mögliche Anzahl von Moduln geschlossen adressierbar* ist. In bestimmten Fällen kann es vorteilhaft sein, den Vorgang selbsttätig neu einzuleiten, z.B. wenn ein bestimmter Modul vorübergehend Fehler aufweist, z.B. durch, zu hohe Temperatur. Venn die Temperatur gefallen ist, könnte er wieder funktionieren. Inzwischen ist dabei ein grosser Teil der Speicheranordnung brauchbar und aktiv geblieben.

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Claims

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PATENTANSPRÜCHE;

/i J Verfahren zum Speichern binärer Datenelemente in einer Folge einer ersten Anzahl getrennter auswechselbarer Speichereinheiten einer Speicheranordnung, wobei die Speichereinheiten je eine Kapazität einer Anzahl binärer Datenelementen haben, welche Speichereinheiten durch Lese- und/oder Schreibbefehlssignale ansteuerbar sowie durch erste binäre Teiladressensignale nach einer ersten Rangfolge einer ersten bis zu einer letzten Speichereinheit adressierbar sind, wobei in einer Speichereinheit binäre Datenelemente durch zweite Teiladressensignale adressierbar sind, dadurch gekennzeichnet, dass beim Detektieren eines unkorrigierbaren Speicherfehlers in einer ersten versagenden Speichereinheit ihre ersten binären Teiladressensignale einer Adressen-Speichereinheit zugeführt werden und dass unter der Steuerung eines Ausgangssignals der Adressen-Speichei-einheit erste binäre Teiladressens:.gnale invertierbar sind, wodurch die Speichereinheiten nach einer zweiten geänderten Rangfolge einer zweiten Anzahl von Speichereinheiten von einer ersten bis zu einer äussersten Speichereinheit adressierbar werden, wobei die erwähnte zweite Anzahl kleinex* ist als die erwähnte erste Anzahl und alle Speichereinheiten in der erwähnten zweiten Anzahl einen ge-

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änderten Rang besitzen und dass die erwähnte erste versagende Speicliereinheit in der erwähnten Folge einen niedrigeren Rang als die erwähnte äusserste Speichereinheit bekommt und als solche weiter¹ nicht adressiert wird.

2. Verfahren nach Anspruch 1, dadurch gekeimzeichnet, dass beim Detektieren eines zweiten unkorrigierbaren Speicherfehlers in einer zweiten immer noch adressierten versagenden Speichereinheit ihre ersten binären Teiladressensignale an die Adressen-Speichereinheit gelangen und mit früher darin gespeicherten ersten binären Teiladressensignalen zur Bildung einer einzelnen binären Teiladresse erster binärer Teiladressensignale kombiniert werden, und dass darauf unter der Steuerung von AusgangsSignalen der Adressen-Speichereinheit, die diese einzelne binäre Tei3_adresse bilden, weitere erste binäre Teiladressensignale jeweils invertierbar sind, wodurch die Spoichereinheiten nach einer dritten geänderten Rangfolge einer dritten Anzahl von Speichereinheiten von einer ersten bis zu einer äussersten Speichereinheit adressierbar werden, wobei die erwähnte dritte -Anzahl kleiner ist als die erwähnte zweite Anzahl und alle Speichereinheiten in der erwähnten dritten Anzahl einen erneut geänderten Rang besitzen und dass die erwähnten ersten und

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zweiten versagenden Speichereinheiten in der erwähn+on Folge einen niedrigeren Rang als die erwähnte äusserste Speichereinheit bekommen und als solche weiter nicht adressiert werden»■ 3· Speicheranordnung zum Durchführen des Verfahrens nach Anspruch 1, die aus einer Folge einer ersten Anzahl separater austauschbarer je für sich dabei von unkorrigierbaren Speicherfehlern freier Speichereinheiten aufgebaut worden ist, mit einer ersten Eingangsadressenleitung für erste binäre Teiladressensignale, wodurch die Speichereinheiten nach einer ersten Rangfolge von einer ersten bis zu einer letzten Speichereinheit adressierbar sind, mit weiteren Mitteln zum Zuführen zweiter binärer Teiladressensignale, wodurch pro Speichereinheit binäre Speicherelemente adressierbar sind, weiter mit einer Steuerleitung für Lese- und Sctnreibbefehlssignale und einer Detektionsanordnung zum Detektieren eines später auftretenden unkorrigierbaren Speicherfehlers, dadurch gekennzeichnet, dass unter der Steuerung eines Ausgangssignals aus der Detektionsanordnung und weiterer Signale, die letzt empfangenen, den unkorrigierbaren Speicherfehler in einer ersten versagenden Speichereinheit eingrenzenden ersten binären Teiladressensignalen entsprechen, eine zwischen der Adressenleitung und

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der Speicheranordnung vorhandene Inversionsanordnung mit unausgesetzt änderbarer Datenspeicherung von einem ersten Satz erster binärer Teiladressensignale entsprechenden Information aktiviert wird, wodurch mittels Inversion später empfangener erster binärer Teiladressensignale die Speichereinheiten darauf nach einer zweiten geänderten Rangfolge adressierbar sind, und dass blockierende Mittel vorgesehen sind, wodurch die erwähnte erste versagende Speichereinheit in der eritfäbnten Folge auf einem niedrigeren Rang als zuvor für \tfeitere Adressierung unzugänglich wird.

4. Speicheranordnung nach Anspruch 3 zum Durchführen des Verfahrens nach Anspruch 2, dadurch gekennzeichne't, dass unter der Steuerung eines Ausgangssignals der Detektionsanordnung und weiterer Signale, die zuletzt empfangenen, einen weiteren iinkorrigierbaren Speicherfehler in einer zweiten versagenden Speichereinheit eingrenzenden ersten binären Teiladressensignalen entsprechen, erwähnte Inversionsanordnung näher aktiviert wird, wodurch unter der Steuerung des bedeutsamsten zwischen den ersten binären Teiladressensignalen der erwähnten ersten und zweiten versagenden Speichereinheit unterscheidenden binären Teiladressensignals durch eine Vergleichungsanordnung .ein seiner Signifikanz ent-

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sprechendes Signal erzeugt wird, wodurch alle weniger bedeutsamen binären Teiladressensignale der zweiten versagenden Speichereinheit als die ersten binären Teiladx-esse der ersten versagenden Speichereinheit erwähnte Inversionsanordnung zur Datenspeicherung ändernd ansteviern, wodurch mittels Inversion später empfangener erster binärer Teiladressensignale die Speichereinheiten darauf nach einer dritten, erneut geänderten Rangfolge adrossierbar sind. 5. Speicheranordnung nach Anspruch h, dadurch gekennzeichnet, dass unter der Steuerung des Ausgangssignals dei* Vergleichsanordnung die blockierenden Mittel gesteuert werden, um eine der erwähnten Signifikanz entsprechende Anzahl von Speichereinheiten plus eins ab dem Ende der dabei geltenden geänderten Rtingfolge zum Adressieren 7\x blockieren.

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