JPS6027051B2 - ランダム・アクセス記憶装置のアクセス時間短縮装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はランダム・アクセス記憶システムに関し、特
にランダム・アクセス記憶システムにおける平均アクセ
ス時間を短縮するための装置に関する。

〔従釆の技術〕

ランダム・アクセス記憶装置はすべてのデータ処理シス
テムにとっては基本的及び最も重要な要素である。

システムに記憶されている情報の引き出し可能な速度は
システム全体の動作速度、容量及び能力を左右する基本
的要因である。このランダム・アクセス記憶システムは
各種電子・物理的技術を実行することができる現在使用
可能な種々の要素で構成することができる。

ＭＯＳ技術を使用した現在のメモリー装置は今日のコン
ピュータ技術に対するものとしては最良のものと思われ
る。記憶の型式又は記憶の技術には関係なく記憶装置を
アドレスし、アドレスされた情報を引き出すに必要な時
間はシステムにとっては重要な特徴である。通常、シス
テムから引き出されるデータ又はメッセージはメモリー
から並列に読み出され、そのデータ処理システムにデー
タを要求しているサブシステム（リクエスト・サプシス
テム）に送信する前に、レジスタ又は出力バッファに１
時的に記憶される。データが出力バッファ又はしジスタ
から送信される速度は、データがメモリーからバッファ
に転送されるに必要な時間によって左右される。デー外
ま複数のデータ・ビットから成るから、先行メモリー技
術では、ランダム・アクセス記憶装置から読出されるデ
ータ・ビットのすべてが受信されたことを保証するに十
分な時間が経過するまで、出力バッファはその記憶デー
タを送信することはできない。このようなデータのすべ
てが受信されたことを保証するに必要な時間の長さはラ
ンダム・アクセス記憶装置のそれぞれの記憶要素のアク
セス速度によって異なる。記憶装置の応答速度ははそれ
ぞれ構成する記憶素子アレイの相違によりわずか異なる
から、先行技術による出力バッファからのデータの送信
は記憶装置から読出されるだろう最も遅いデータ・ビッ
トを読出時間に合わせて遅延させるようにしている。従
って、記憶装置が記憶素子のアレイで構成され、アレイ
内の多数の素子の中の１つの応答時間が他の素子の応答
時間より遅い場合は、出力バッファはアレイ内の最も遅
い素子に必要な遅延時間の経過まで侍たされることにな
る。〔発明が解決しようとする問題点〕以上の説明から
わかるように、先行技術においては、ランダム・アクセ
ス記憶システムの平均アクセス時間はメモリー・アレイ
の最も遅い素子から発生する応答時間に左右されること
になる。

一方、記憶データを早く送信するために出力バッファか
らデータをゲートアウトする時間（データ送信時）をを
早くすると、後述するように記憶装置から出力バッファ
に読出される並列データ・メッセージのうち、またその
一部のビットに遅延がある場合、そのデータはパリティ
・エラーとなるので、記憶袋薄を再びアクセスしなけれ
ばならなうなり、合計で相当大きな読出遅延を生ずるこ
とになる。すなわち、このような先行技術においては、
記憶装置からのデータ・ビットが前述の早いデータを送
信時後に出力バッファに到着した結果パリティ・エラー
が発生した場合には、記憶システムを再びアクセスする
ことにより最初から完全なメモリー・アクセス・サイク
ルを繰返す必要があった。従って、この発明の目的はラ
ンダム・アクセス記憶装置の平均アクセス時間を短縮す
るための装置を提供することである。

この発明の他の目的は各ランダム・アクセス記憶装置に
特有のデータ・ビット読出時間に順応したタイミングに
応じてランダム・アクセス記憶装置からの議出し情報を
利用装置の送信する装置を提供することである。

更に、この発明の他の目的はおこり得る最長のデータ謙
出時間より短い時間内に、記憶装置から読出されたデー
タを出力バッファからゲートアウトするようにしてラン
ダム・アクセス記憶システムの平均アクセス時間を短縮
するようにした装置を提供することである。

更に、この発明の他の目的は記憶装置から出力バッファ
へ謙出されたデータのパリティをチェックして、パリテ
ィ・エラー発生の場合はメモリー・サイクルの代りに出
力バッファからの送信を繰返す信号を発生するようにし
てランダム・アクセス記憶システムの平均アクセス時間
を短縮するようにした装置を提供することである。

〔問題点を解決するための手段〕

この発明は以上の問題点を解決するためになされたもの
で、要約すると、記憶装置から並列に読出された複数の
データ・ビットを出力バッファに一時記憶し、遅延ビッ
トの到着を侍たずにそれを早期データ謙出時間（その記
憶装置の典型的なデータ・ビット読出時間）直後からデ
ータ・バスに送信を開始し、その後最長データ読出時（
許容しうる最遅延ビルット謙出時）までに到着した遅れ
ビットを直ちに出力バッファを通して送信し、パリティ
・エラーがあった場合には、後で出力バッファを再びク
ロックアウトしうるようにして遅延ビットを含めた完全
なデータを再送信するようにした。

要するに、読出されたデータ・ビットは早い時期に送信
し、それによって生じたエラーは後で救済するようにし
て記憶データの読出時間の短縮を計るようにした。一般
に、記憶装置から出力バッファへの記憶データの並列論
出は通常では早期データ論出時間内に行われるのがほと
んどである。

従って、先行技術のようにほとんどないような又はたま
にある遅れビットのためにそれを持ってから全データ・
ビットを送信するようなことは、少〈とも読出データ全
部について行う必要がないことは確かである。本発明は
そこに着目して、ひとまず早期データ読出時直後に出力
バッファからその記憶データを送信するようにした。そ
の後、最長データ読出時までに読出された遅延があった
場合、それは出力バッファに記憶されると同時にデータ
・バスに送信して利用しうるようにした。又、パリティ
・チェックの結果エラーがあると判明した場合は再度メ
モリー・サイクルを繰返すことなく出力バッファに記憶
されている記憶データを送信できるようにして遅れビッ
トの問題を解決した。このようにして、メモリ一読出デ
ータはそのほとんどが早期データ読出時に送信できるこ
とになり、データ読出時間が相当短縮されるようになっ
た。〔作用〕 次に、この発明の内容を作用と共に簡単に説明する。

この発明は標準的・平均的なランダム・アクセス記憶装
置、例えば、現在データ処理装置分野で使用されている
ようなものに使用することができる。そのデータ処理装
置はデータ処理システムに接続され、データをリクエス
トしているリクエスト・サブシステムへの送信前に、記
憶装置から謙出された並列データ・ビットを受信し、１
時記憶する出力バッファを必要とする。パリティ・チェ
ック回路は記憶装置から出力バッファへ送信されるメッ
セージのパリティ状態をチェックする。出力バッファは
記憶装置から読出されたデータ・ビットを受信し記憶す
るためにクロック信号の受信を必要とする。出力バッフ
ァへのクロツク信号はデータ・ビットが記憶装置から謙
出されてくるとすぐ、確実に出力バッファに記憶できる
ようにするために早期データ謙出時間の前に発生する。
次に、第２のゲート信号であるデータ・ゲ−ト信号が出
力バッファに供給されて、そこに記憶されている読出デ
ータをゲートアウトし、例えばデータ・バスのような適
当な装置を介してリクエスト・サブシステムへ送信する
。謙出された記憶データをゲートアウトする出力バッフ
ァのデータ・ゲートは記憶装置の早期データ読出時間の
経過直後から最も長い又は遅いデータ・ビット読出時間
（最長データ謙出時間）経過までの間にクロツクされる
。このクロツクキングにより、早期データ謙出時前に出
力バッファに受信されたすべてのデータ・ビットは直ち
にデータ・バスに送信される。早期データ諸出時間経過
後、最も遅い限界内（最長データ読出時間内）に到着し
たビットは他のゲート又はクロツク信号を使用せずに出
力バッファから直ちにデータ・バスに送信される。デ−
夕・ゲート信号が出力バッファに供給されたときに、パ
リティの状態がチェックされ、出力バッファに送られる
データについてパリティ・ェフーがなかったかどうかが
決定される。エラー発生の場合にはエラー／再実行信号
が発生して、その後再びデータ・ゲート信号を出力バッ
ファに供給し、出力バッファに記憶されているデータの
送信を試みる。〔実施例〕 次に、この発明の実施例を添付図面とともに詳細に説明
する。

第１図に表わしたこの発明の装置はバィナリ又はバイナ
リ・コード化ビットの型式でデータを記憶するために使
用される代表的なランダム・アクセス・メモリー装置の
ようはランダム・アクセス記憶装置（以下単に記憶装置
ともいう）１０を含んで構成される。ランダム記憶の方
式及び記憶データの議出しに使用される構成はここで詳
細に説明せずとも当業者間においては周知である。第１
図に数字１０で表わすランダム・アクセス記憶装置の特
定のアドレスをアクセスすると、そのアドレスに記憶さ
れているデータは通常そこから並列ビット方式で数字１
１で示すようなレジスタ又は出力バッファに転送される
。出力バッファ１１はデ−夕・ビットを受信し、記憶す
る。すなわち、記憶装置１０から送られてきたデー外ま
記憶制御装置１２からのクロック信号でゲートされてバ
ッファ１１に入力される。この発明の説明のために選ば
れたシステムにおいては、出力バッファ・クロツク信号
ＣＯが上記のクロツク信号として記憶制御装置１２から
バッファ１１へ供給されるようにしている。従って、信
号ＣＯがバッファー １へ供給されると、それでバッフ
ァ１１は可能化され、記憶装置からデータ・ビットを受
信して１時的に記憶し、それをデータ・バス１４の如き
データ送信装置を介してリクエスト・サブシステムに送
信可能にする。データ・ビットはバッファ１１へ供給さ
れると同時に、パリティ・チェック回路１５にも供給さ
れて、そのパリティがチェックされる。パリティ・エラ
ー状態が発生した場合はライン１６を介してゲート１７
にエラー信号が供給される。出力バッファ１１の内容、
すなわち記憶データは記憶制御装置１２から発信したデ
ータ・ゲート信号ＭＯＢを受信したときにデータ・バス
１４へゲートアウトされる。

すなわち、出力バッファ１１はまず適当なしベルの出力
バッファ・クロック信号ＣＯによってクロツクィンされ
、記憶装置１０からのデータ・ビットを受信してそれを
出力バッファ１１に１時的に記憶する。その後、出力バ
ッファ１１は適当なしベルのデータ・ゲート信号を受信
してその記憶データをデータ・バス１４にゲートアウト
する。データ・ゲート信号ＭＧＥと、出力バッファ・ク
ロツク信号ＣＯの補数（すなわちＣＯ）とはゲート１７
にも供給される。信号ＭＧＥ，ＣＲ及びライン１ ６の
パリティ・チェック回路１５の出力信号のすべてが「ロ
ー」レベルになると、ライン１９からエラー／再実行信
号を発生する。そのエラー／再実行信号はリクエスト・
サプシステムに送信され、それによってデー夕・バス１
４を介してサブシステムに送信中の出力バッファ１１の
記憶データはエラーを有するということ及び出力バッフ
ァ１１の再実行が行われるかもしれないということを表
示している。この再実行は出力バッファ１１の記憶デー
タを再び送信するということを意味する。すなわち、ラ
イン１９のエラー／再実行信号は制御回路１２にも返送
され、出力バッファ１１の再読出しを可能にする。第１
図の記憶装置１２は内部又は外部発生源から発生したク
ロックをクロツク信号号入力２１に受信する。

この発明のシステムがクロツク使用可能なシステム又は
クロックの必要なシステムを持つデータ処理システムと
ともに使用される場合は記憶制御装置１２へ供給される
クロックはシステム・クロックを使用してもよい。又、
このシステムが１４で表わすようなデータ・バスを使用
し、そのデータ・バスがクロツクを必要とするものであ
る場合は記憶制御装置１２へ供給されるクロックはバス
・クロツクを使用してもよい。以上のほかに、全体とし
て非同期システムを使用する場合は、記憶装置１０の内
部ク。ックを記憶制御装置１２が必要とするタイミング
用に利用することができ、それを用いて各種ゲート用信
号及びタイミング信号の供給をクロックすることができ
る。第２図のタイミング線図はこの発明の装置を述べる
に有用なものである。動作順次は第１図の制御装置１２
に供給したクロック・パルスによって生ずる特定の時点
のおいて行なわれるということは前述したところである
。便宜上、あ時点を基準点として定め、そこからこの発
明のシステムの各事象を刻時するものとする。第２図に
おいて、時間基準２５は外部クロック源から供聯合され
たクロック・パルス２６から発生することも可能である
が、単にメモリー・アクセス・サイクルの起動から生じ
たランダム・アクセス・記憶装置クロツク２７のトリガ
によって発生させてもよい。便宜上、このシステムはこ
こで必要なデータ・バス・クロックを利用して動作する
ものと仮定し、バス・クロック２６はこの発明システム
の各動作事象のタイミングの始動に使用されるものとす
る。メモリー・アクセス・サイクルが起動したときに、
データは記憶装置から出力バッファに供Ｖ給される。記
憶装置から謙出されたデータは各データ・ビットを記憶
している特定の記憶素子の特性の違いから、それぞれ異
なる出力バッファへ到着する。第２図Ｄに表わすように
、データは、通常、早期デ−タ読出時間３０内に出力バ
ッファ１１へ到着するはずである。公称値におけるその
早期データ読出時間の変化は第２図Ｄの斜線部分で表わ
してあり、ほとんどのデータ・ビットはその予想可能範
囲内に受信されるということを表わしている。前述の如
く、ランダム・アクセス記憶装置の非常に少数の記憶素
子のみが希望する基準以下の動作特性を有するものであ
る。これら特別の素子に記憶されているデータ・ビット
は早期データ謙出時間より相当長い時間経過後に記憶装
置１０から読出され、出力バッファ１１に送信されるで
あろう。第２図Ｄの点線３１の波形部分はそのような遅
いデータ・ビットの記憶装置から受信するだろう範囲の
タイム・フレームを表わすものである。その最長データ
読出時は３４で示し、それは記憶装置１０からのデータ
・ビットの受け入れが許される最大の遅延を表わしてい
る。前述のように、第１図の出力バッファ１１は記憶装
置１０からそこに読出されたデータ・ビットを受信し、
その１時記憶を可能にするようなレベルの信号につてゲ
ートされる。この信号は出力バッファ・クロック信号Ｃ
Ｏとして第２図に示してあり、それは早期データ読出時
間の相当前の時点からバッファに供給される。遅く到着
したデー夕・ビットを含めて、すべてのデータ・ビット
が出力バッファに記憶されるのを保証するために、先行
技術は最長データ謙出時間が経過するまで出力バッファ
を延長してゲートし、連続的にデータ・ビットを受け入
れるようにしていた。その後、出力バッファは最長デー
タ謙出時間が経過したときに始めてデータ・ゲート信号
ゲートアウトこれ、出力バッファの記憶データをリクエ
スト・サブシステムに送信するようにしていた。この先
行技術データ・ゲート信号のタイミングは第２図日に示
してある。故に、先行技術のランダム・アクセス記憶シ
ステムのタイミング・サイクルは最も遅いデータ・ビッ
トの到着時間経過まで侍ってそれまでのデータ・ビット
を受信して後、すでに早くから出力バッファに記憶して
あるデータをも全部含めて利用装置に送信するようにす
るため、相当長い遅延時間を有するアクセス時間を必要
とする。このようにして、記憶システムは最も遅いデー
タ・ビットの送信時間による拘束を受け、受信するほと
んどのデータが正常なもので最長データ論出時間の相当
前の早期データ読出時間内に出力バッファに受けとられ
るものであったとしても、記憶システムはその最長デー
タ謙出時間に縛られて、データのゲートアウトをその時
間経過まで持たされる。それに反し、この発明は第２図
Ｅに示すように早く発生するデータ・ゲート信号ＭＧＥ
を設け、それを出力バッファに供給し、その記憶データ
をゲートアウトしてデータ・バス１４に送信する。例え
ば、データ・ゲート信号ＭＧＥは早期データ論出時間経
過直後に出力バッファの記憶データがゲートアウトし、
そのまま最長データ謙出時間が経過するまで出力バッフ
ァをゲートアウトし続ける。従って、出力バッファ・ク
ロツク信号ＣＯとデータ・ゲート信号ＭＧＥとは早期デ
ータ謙出時間の終りから最長データ読出時間終了までの
延長期間中同時に発生することになる。その期間中でも
アクセスしている記憶装置から出力バッファに受信され
たデータ・ビットは出力バッファに負荷されると同時に
直ちにデータ・バス１４を介して又は直接他の装置、例
えば、記憶装置からデータ・ビットを受け取るように指
定されたサブシステムに送信され、使用可能になる。従
って、記憶装置のアクセス・タイムは先行技術のそれよ
りも相当前の時点で出力バッファをクロツクアウトする
ことになり、それだけ時間が短縮される。許された最も
遅い最長データ読出時間経過後に出力バッファに到着し
て利用装置に送信されるようなデータ・ビットがあると
、それらは明らかにエラーであり、パリティ・チェック
回路がパリティ・エラーの発生を表示する。

それは、第１図に示すように、パリティ・チェック回路
１５がライン１６の出力信号のレベルを下げ、それをゲ
ート１７に供給する。データ・ゲート信号ＭＧＥは出力
バッファ・クロツク信号ＣＯの補数Ｃ○（第２図Ｇ）と
同じレベルでゲート１７に供給されるから、その３つの
入力信号レベルがともに「ロー」となり、前述のように
ゲート１７の出力からエラー／再実行信号が出力される
。エラー／再実行信号は出力バッファ１１からのメッセ
ージを受信するサブシステムに対し、今送信したメッセ
ージがエラーを含むということを表わす信号の出力に利
用することができる。又、この信号は出力バッファから
の読出サイクルの再実行の起動が促がし、出力バッファ
の記憶データを再びデータ・バス１４にクロツクアウト
させるために使用される。この実施例によるシステムは
データ・バスからの外部クロックを使用するから、再実
行又はバッファの記憶データの再送信は次のバス・クロ
ックＣＬＫで行われる。このように、記憶装置のアクセ
ス・サイクルを最初から起動しないで、パリティ・チェ
ックの結果発生したエラー信号とデー夕・ゲート信号Ｍ
ＧＥ及び出力バッファ・クロツク信号の補数ＣＯとによ
って、エラー／再実行信号を発生させることにより、そ
の後単にデータ・ゲート信号ＭＧＥを再発生させて出力
バッファを再びクロツク・アウトし、その記憶データを
データ・バス１４に再送信するようにしている。このよ
うな方法をとることによって、非常に遅れた誘出信号で
も後で救済するようにして、メモリー・サイクルの再起
動による遅延を防止している。この発明の装置は各種の
クロツク構成を利用するランダム・アクセス記憶システ
ムに使用されるが、必要なタイミングを得るために特定
のクロック構成が与えられる。第２図Ｂのバス・クロッ
ク・パルスＣＬＫは５６ナノ秒のパルス周期を有し、考
察中の特定システムでは、データは第７クロック周期の
始端において、又は３９２ナノ秒経過した点で使用可能
となるようにランダム・アクセス記憶システムに時間的
拘束を設ける。記憶装置の各記憶素子はその記憶ビット
をこの時間内に十分読出されうるべきものであり、第２
図Ｄに示すような早期データ読出時間はその間に謙出さ
うるような正常に出力バッファに読出された記憶ビット
をデータ・ゲート信号ＭＧＥの制御により出力バッファ
から送信できるようにした、いわゆるその記憶装置の読
出に典型的な読出時間である。故に、データ・ゲート信
号ＭＧＥのリーディング・エッジはこのシステムの第７
クロックにおいて発生させてよい。この信号ＭＧＥは出
力バッファの記憶データをデータ・バスに送信可能な間
、すなわち５６ナノ秒の１クロック周期の間保持される
。出力バッファ・クロック信号ＣＯは第７クロックの開
始充分前に発生して出力バッファを可能化し、記憶装置
から到着したデータ・ビットを受信しうるようにする。
すなわち、出力バッファ・クロック信号ＣＯのリーディ
ング・エッジは第７クロックの約１００ナノ秒前に発生
する。出力バッファ．クロツク信号Ｃａ６が「ハイ」（
ＣＯは「ロー」）のときにデータ・ゲート信号ＭＧＥが
ゲート１７に供給されると（すなわち、出力バッファ１
１に出力動作をおこさせるとき）、ゲート１７は一部可
能化され、そのときパリティ・エラーが発生していれば
前述のようにゲート１７からエラーを表示する出力信号
「エラー／再実行」を発生する。言換えると、出力バッ
ファ１１がデータ・バスにデータをクロツクアウトした
ときにパリティ・エラーが存在している場合は、エラー
／再実行信号を発生して、後で出力バッファからの出力
動作を再び操返えさせるようにする。しかし、繰返し動
作は新たな全メモリー・サイクルを行う必要はなく、出
力バッファに対するデータ・ゲート信号ＭＧＥを次のバ
ス・クロックで発生させるだけでよい。この実施例のシ
ステムでは次に使用するバス’クロツクは第９クロツク
であ（各種回路素子の個有的遅延は許容される）。この
発明の装置による時間的節約の有効性は以上述べたタイ
ミングの説明から明らかである。

すなわち、最長データ読出時間より早い早期データ論出
時間に発生するデータ・ゲート信号を利用することによ
り、各８クロツク周期ごとに１クロツク周期の時間を節
約することができることになる。この時間節約は記憶装
置をアクセスする度毎に発生する。その上、エラーが発
生した場合には、メモリーの再読出しではなく、出力バ
ッファの再送信又は再アクセスでエラーを救済すること
ができ、この発明による装置は８クロツク周期全部の完
全な再アクセスを必要とせずに１クロック周期を追加す
のみでエラー救済のための再送信を行なうことができる
。この発明の装置に各種信号を供給するためのタイミン
グ制御源として使用されるクロツク・システムは特に厳
密なものではない。

前述したように第１図のブロック線図は記憶制御装置１
２に供給するものとして外部クロックを表わしている。
第３図及び第４図はそれぞれ適切な信号レベル・タイミ
ングを発生するための外部クロック又は内部クロックの
供給を詳細に表わしている。

第３図においては、前述のバス・クロックのような外部
ク。ック信号がカウンタ４５に供給され、単に連続的な
各外部クロック受信ごとに１が加算される。第１クロッ
クは「起動サイクル」信号を発生し、アクセス・サイク
ルをトリガするためにランダム・アクセス記憶装置で利
用される。出力バッファ・クロック信号ＣＯはその後に
続き、早期データ謙出時間の充分前に発生して記憶装置
から出力バッファに謙出されたデータ・ビットの受信を
確実にする。この世力バッファ・クロツク信号のタイミ
ングは厳密なものではなく、上記のシステムではほとん
どのデータがバッファに受信可能となる約第５クロツク
・パルス付近を含む第７のクロツク・パルス周期を使用
するように発生する。前述したランダム・アクセス記憶
システムに適用される拘束としては出力バッファに１時
的に記憶されたデータを第７クロックでデータ・バスに
供給しなければならないということである。従って、カ
ウタ４５は第７外部クロツク・パルスを使用して、単に
適切なデータ・ゲート・信号ＭＧＥを供給すればよい。
カウタ４５が第９クロック・パルスを受信したときにそ
れを表わす信号をゲート４６に供Ｖ給する。すなわち、
ゲート４６はそのとき第１図のゲート１７からエラー／
再実行信号を受信してその信号レベルが「ノ・ィ」であ
れば、「ハイ」レベルの第９クロック・パルスがカウタ
４５からゲ−ト４６の他方方の入力に供給されたときに
データ・ゲート信号ＭＧＥ（繰返し用）を発生してそれ
を出力バッファに供給し、再びその記憶データをデータ
・バスにゲートアウトする。第４図に示すタイミング方
式は第３図の方式と同様な信号レベルを発生する。しか
し、タイミングの進行についてはランダム・アクセス記
憶装置のような内部クロック源から内部クロックの供給
を受ける。タイミング発生器５０‘こ適当なクロックを
供給すると、それはその後のタイミングを発生し、信号
Ｃ○、Ｍ旧Ｇ及び再実行用ＭＧＥを発生する。タイミン
グ発生器５川ま各種公知の形式を探ることができ、例え
ば、自己の自由走行クロツク（すなわち、単にランダム
・アクセス記憶装置クロックの供給によって起動される
ような）を使用してもよい。それぞれの信号の発生に使
用するために、第３図及び第４図に示してあるもののほ
か、他のタイミング・システムを用いることも可能であ
る。そのような信号の発生に使用される特定の方式はこ
の発明の理念には特に重要でない。〔発明の効果〕 この発明の装置はランダム・アクセス記憶システムの平
均アクセス時間を相当に短縮することに役立った。

アクセス時間の短縮は早期データ読出時に出力バッファ
からデータを送信し、更にそのときから最長データ読出
時間までの間に受信したデータ・ビットを出力バッファ
に受信した時点でゲートアウトすることによって達成で
きる。旨換すると、発生すべき最後のデータ・ビットの
受信（最長データ読出時間の終了までの受信）を侍たず
に出力バッファをゲートアウトするようにしたことによ
って、記憶装置のアクセス時間を短縮することができた
。更に、パリティ・エラーの発生によって生じた再実行
信号は最初から行う記憶装置の完全なアクセス・サイク
ルを必要とせずに、出力バッファの記憶データを再送信
するようにして読出時間の節約を計った。この読出時間
の節約は非常に大きなものである。この発明の装置によ
って提供される全体的な時間の節約は、最長データ読出
時間後にバッファされるようなデータ・ビットを記憶し
ている記憶素子の数はほとんど考慮しなくてもい程少し
、こと、及びこの発明によって提供された再実行動作か
ら生ずるエラーを効果的に除去しうろことによって更に
強化された。

【図面の簡単な説明】

第１図はこの発明の装置を表わしたブロック線図、第２
図はこの発明の装置の動作を説明するに便利な各種信号
を表わしたタイミング線図、第３図は第１図のシステム
に使用されるタイミング信号を発生するための装置を表
わしたブロック図、第４図は第１図のシステムに使用さ
れるタイミング信号を発生するための他の装置を表わし
たブロック図である。 １０・・・ランダ．ム・アクセス記憶装置、１１・・・
出力バッファ、１２…記憶制御装置、１４…データ・バ
ス、１５・・・パリティ・チェック回路、１７…ゲート
、４５…カウンタ、５０…タイミング発生器。 ・ ○ 山 ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４

Claims (1)

【特許請求の範囲】
1. １ 複数のデータ・ビツトから成るデータ・メツセージ
   を記憶し、典型的データ・ビツト読出時間と最遅延デー
   タ・ビツト読出時間とを有するランダム・アクセス記憶
   システムにおいて、（Ａ） データを送信するためのデ
   ータ・バス１４と；（Ｂ） 前記ランダム・アクセス記
   憶装置と前記データ・バスとに接続され、出力バツフア
   ・クロツク信号ＣＯに応答して前記記憶装置からデータ
   ・ビツトを受信して１時的に記憶し、データ・ゲート信
   号（ＭＧＥ）に応答して前記データ・バスに前記１時記
   憶データを送信する出力バツフア１１と；（Ｃ） 前記
   ランダム・アクセス記憶装置に接続され、前記ランダム
   ・アクセス記憶装置から出力バツフアに読出されたデー
   タ・メツセージのパリテイをチエツクし、メツセージの
   パリテイが正しくない場合に非パリテイ信号を発生する
   パリテイ・チエツク装置１５と；（Ｄ） 前記出力バツ
   フアに接続され、前記典型的データ・ビツト読出時間前
   に始まる出力バツフア・クロツク信号ＣＯを発生し、前
   記典型的データ・ビツト読出時間で開始し前記最遅延デ
   ータ・ビツト読出時間後に終了するデータ・ゲート信号
   （ＭＧＥ）を発生するタイミン制御装置１２と、（Ｅ）
   前記出力バツフアに読出された前記データ・メツセー
   ジにパリテイ・エラーがあるとに発生した前記非パリテ
   イ信号に従つて前記出力バツフアからの記憶データの再
   送信を可能にする再実行信号（ＭＧＥ）を発生する装置
   とから成り、 前記記憶装置から読出されたデータ・ビ
   ツトを前記出力バツフアから早期に送信し、前記最遅延
   データ・ビツトの読出時間までに読出された遅延ビツト
   は前記出力バツフアに記憶すると同時に送信し、前記非
   パリテイのあつたときは前記出力バツフアから再度送信
   しうるようにしたランダム・アクセス記憶システムの時
   間短縮装置。