JPS58501060A

JPS58501060A - デ−タ記憶システム

Info

Publication number: JPS58501060A
Application number: JP50228382A
Authority: JP
Inventors: アンダ−ソン・ダグラス・ブレア
Original assignee: エヌ・シ−・ア−ル・コ−ポレ−シヨン
Priority date: 1981-06-26
Filing date: 1982-06-23
Publication date: 1983-06-30
Also published as: WO1983000242A1; EP0082198A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、データ出力を持つアドレス可能なメモリーと、前記データ出力に持続された入力を持っ出カバ、ファ手段と、前記出力バッファ手段の出力に接続されたパリティ・チェック手段と、前記アドレス可能なメモリーに接続され前記データ出力にデータを供給させるようになしたクロック制御手段とを含む種類のデータ記憶システムに関する。

この発明は、又データ記憶システムのメモリー・サイクル・タイムを減少する方法に関する。

背景技術この種のデータ記憶システムはＭ、に、Ｃｒ　ｅ　ａｍｅ　ｒ及びＨｏＧ、Ｅｌｍｅｒの論文”Ｃｏｎｔｒｏｌ　ｌｅｄ　Ｒｅｔｒｙ　ｏｎ　Ｓｔｏｒａｇｅ　Ｅｒｒｏｒｓ”（ＩＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ、　ｖｏｌ、　１１　＋　Ａ、　９＋１９６９年２月、１１００〜１１０１頁）から知ることがでされたときに、雑音又は・ヤリティ・エラーを検出すると、それかりトライ・ラッチをターン・オンし、同じメモリー・アドレスを使用して、再読出しが所定回数テムはパリティ・チェックを行うに必要なメモリー・サイクル・タイムの長さが長いことから動作が遅いという欠点を有する。すなわち、パリティ・チェック回路は出力バッファのセントに要求される時間より長い伝搬遅延時間を持つということを理解するべきである。

従って、この発明は、動作が非常に速いメモリー記憶システムを提供することである。

故に、この発明によると、前記クロック制御手段が前記出力バッフ了手段に接続され、前記アドレス可能なメモリーからそれ以上のデータの読出しを開始している間に、前記出力バッファ手段に記憶されているデータを前記パリティ・チェック手段に供給する動作をさせるように構成したデータ記憶システムを提供する。

この発明による上記のデータ記憶システムのノクリティ・チェ、り・サイクルはメモリー・フェッチ・サイクルと有効に重複するので合計メモリー・サイクル・タイムを減少させることができる。

この発明の他の面によると、データを読出すためにアドレス可能なメモリーをアドレスし、読出されたデータをバッファ記憶手段に供給し、該バッファに記憶されたデータのパリティ・エラーを検査する各工程を含み、前記アドレス可能なメモリーを持つデータ記憶システムのメモリー・サイクル・タイムを減縮する方法であって、前記アドレスする工程は前記エラーを検査する工程が処理中に、後続データの読出しのためにアドレスする工程を繰返すように構成したメモリー・サイクル・タイムの減少方法を提供する。

図面の簡単な説明第１図は、この発明の好ましい実施例の回路図である。

第２図は、第１図の好ましい実施例の回路の動作を次に、第１図を見ると、その（ＲＡＭ）の如きランダム・アクセス・づドア８はバッファ１０の入力に接続されているデータ出力を持つ。ここに表わした実施例のバッファ１０はＤ１〜Ｄ８とラベルされたデータ入力を持ち、それに加えてＣＫとラベルされたクロック入力を有する。バッファの出力はＱ１〜Ｑ８とラベルされる。

この発明の好ましい実施例に使用したバッファは７４ＬＳ２７３ＩＣチツプであった。該バッファからのＱ出力はパリティ・エラー・チェック・チッｆ１２に接続され、特にＡ−Ｈとラベルされた対応する入力に接続される。この好ましい実施例の／Ｆリティ・エラー・チェ、り・チップは７４ＬＳ２８０．ＩＣチップであった。Ｄ型フリ、シーフロップ１４はそのＤ入力にランダム・アクセス・ストア８からの・やりティ信号を受信し、そのＣＫ大入力クロ、り信号を受信する。

フリ、プ・フロップ１４の出力ｉｄそのＱ出力端子から取られ、パリティ。

エラー・チェック・チップ１２の■入力に接続される。この好ましい実施例では、７４ＬＳ７４１Ｃチツプがフリツノ・フロップ１４として利用された。ＥＶＥＮとラベルされたノｅリティ・エラー・チェ、り・チップ１２の出力はＪ−に型フリツノ・フロップ１６のＪ入力に接続される。

フリツノ・フロップのに入力は１にΩの抵抗を逍して＋５Ｖ　レベルにバイアスされる。そのＣＫ大入力他の回路を用いて受信するクロ、り信号に接続される。

出力Ｑは／Ｆリティ・エラー信号である。この発明の好ましい実施例においては、７４ＬＳ１０９ＩＣチツプがＪ−に型フリ、プ・フロップ１６として使用された。

図示してはいないが、ランダム・アクセス・ストア８からのデータ出力はデータ・プロセッサ内のほかのシステムにも接続される。特に、第１図に表わした回路はパリティ・エラー・チェック・サイクルとメモリー・アクセス・サイクルとを重複してメモリー・サイクル・タイムを最少にするだめの回路である。

次に第２図を見ると、そこには第１図の回路に関係するクロック信号が表わされ、それは１２５ナノ秒に等しい反復速度を有する。この速度はメモリー８をアドレスして、その結果そのメモリーの出力から使用可能なデータを読出ずに必要な時間に相当する。第２図に表わされている波形の中には、斜めハツチング・マークの付されたものがあるが、そのマークは”無関心″の状態に相当する波形の状態を表示する。数字の指定はデータ・プロ、りとそれに関連するアドレスに対応する。例えば、ＤｌはアドレスＡ、に置かれているデータに相当する。最初のクロック・サイクルにおいて、ＲＡＭのアドレスＡｘｅランダム・アクセス・ストア８にその遅延時間の後、そこの出力からデータ出力Ｄ１を供給させるようにする。データＤ、はバッファ出力とラベルされた波形に表示−されているように、短時間の後、出力バッファ１０のＱ出力から取出すことができる。その後、パリティ・エラー・チェック回路１２でパリティ・チェックが行われ、エラー・チェックでエラーが見つからなければ“ロー”レベル出力信号を供給する。回路１６の端子Ｑのパリティ・エラー出−力はエラーの検出が々い間中パロー″ルベルのま壕である。

次に、次のクロック・サイクルに移ると、それはパッド・リード又はパリティ・エラーに該当するサイクルであると仮定する。ＰＡＭアクセス・サイクルのアドレシングはり、に相当するデータのｉＰリティ・エラーのチェックを利用しうるようになる前に開始されるということに注意すると、バッファ出力及び、Ａ？リティ・う、チ１６の入力において使用しうるデータは、ランダム・アクセス・ストアで次のアドレスが要求され、該ストア内で該アドレスが作用しているときにも、まドレ、７．　Ａ　２に対するデータＤ２が読出され、第２図のアステリスク・マークで表示しているように、データＤ２がエラーであると仮定する。データＤ２はバッファ出力では利用できるが、それはエラーである。パリティ・エラー回路１２によるエラー・チェックによって、その出力“ＥＶＥＮ″にエラー信号を発生させ、ラッチ１６を”ハイ″状態にラッチさせてノ９リティ・エラーを表示する。ここに表わす実施例では、データがランダム・アクセス・ストアに薔込まれるときに奇数パリティが付加されるものとする。・ぞリティ・エラー回路の出力が１ハイ”になる前に、すでにデドレスＡ３に該当するアドレスは、・ぐリティ・エラー・チェック回路に対するアドレスの結果を待つことなく、ランダム・アクセス・ストアに供給されている。従って、その後パリティ・エラー・チェック回路がこのシステムの他の装置に対する介入の仕方如何に従ってその処理が異なる。例えば、読出エラーが発生した場合、それが自動的にそのアドレスと関連するデータの再読出しを行わせるように働くか、又はエラーを記憶しておき、オにレータが介入して再読出しを要求するときまでその再読出しを延期させるようにすることができる。

以上の説明から、この発明の回路はエラー・チェック・サイクルとメモリー・アクセス・サイクルを重複動作することによって、合計のメモリー・アクセス時間を減少させることができるということが明らかとなった。故に、正味のサイクル・タイムの減少は一番悪い状態のメモリー・テップの遅延の後直ちに出力バッファをクロックすることによって達成される。一旦、バッファがメモリーの出力に使用しつるデータをう。

チすると、メモリーは次のメモリー・アクセスのためにアドレスされる。前に読出されたデータのだめの７ｅリテイ・チェック処理はバッファが新しいデータをラッチすると終らされる。これば、父性たなチェック・サイクルの開始を印すことになる。このような・ぞリティ・チェックとメモリー・アクセスの重複がメモリー・サイクル・タイムを減少する。

（％Ｊ国際調査報告

Claims

【特許請求の範囲】

１．　データ出力を持つアドレス可能々メモリー（８）と、前記データ出力に接続された入力を持つ出力バッファ手段（１０）と、前記出力バッファ手段（１０）の出力に接続されたパリティ・チェック手段（１２）と、前記アドレス可能なメモリー（８）に接続され前記データ出力にデータを一供給させるようにするクロック制御手段とを含むデータ記憶システムであって、前記クロック制御手段は前記出力３７７７手段（１０）に接続され、前記アドレス可能なメモリー（８）からそれ以上のデータの読出しを開始する一方、前記出カバ、ファ手段（１０）に記憶されているデータを前記パリティ・チェック手段（１２）に供給する動作をさせるように構成したデータ記憶システム。２　前記データ記憶システムは更に、前記パリティ・チェック手段（１２）の出力及び前記クロ、り制御手段に接続され、前記ｙ９１．１テイ・チェック手段（１２）によってエラーが検出されたか否かによって第１の状態の信号か、又は第２の状態の信号を供給する構成とされたラッチ手段（１６）を含む請求の範囲１項記載のデータ記憶システム。３、　前記クロック制御手段は各クロック信号が前記アドレス可能なメモリー（８）をアドレスするようにし、前記出カバ、ファ手段（１０）に記憶されているデータを前記・Ｆ　リティ・チェック手段（１２）に供給するようにクロ、り・サイクルを規定するクロツク４言号を供給させる如く構成した請求の範囲２項記載のデータ記憶システム。４　各前記クロック・・ぐルスは前記ラッチ手段（１６）に供給されてそのだめの動作信号を提徂するようになした請求の範囲３項記載のデータ記憶システム。５　アドレス可能なメモリーを含むデータ言己憶システムのメモリー・サイクル・タイムを減少する方法であって、データを読出すようにするために前記アドレス可能なメモリーをアドレスし、前記読出されたデータをバッファ記憶手段に供給し、該・〜ファされたデータの・ぐリティ・エラーをチェ’）りし、特に径１言己アト８レスする工程は前記チェックする工程が処理中に、それ以上のデータを読出すようにさせるために繰返えすことを特徴とするメモリー・サイクル・タイムの減少方法。