JPH01195557A - データ処理システムにおけるデータ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、中央処理装置（ＣＰＵ）からの部分ワード・
サイズのデータを、単一ビット・エラー訂正（ＥＣＣ）
フード・ビットを付加された、それよりも大きなフルワ
ード・サイズでデータを記憶する主記憶装置に転送する
ための、改善された方法に関するものである。

Ｂ、従来技術 そのようなシステムは、まず記憶装置から選択されたフ
ルワードを読み取り、ＣＰＵから転送された部分ワード
・ビットでフルワードの対応するビットを置き換え、変
更されたフルワードを記憶装置に書き戻すことを特徴と
する、読取り一変更−書込み（ＲＭＷ）型の動作を使用
する。そのようなシステムでエラー訂正を行なう際、選
択されたフルワードについてエラーの有無が検査され、
単一ビット・エラーがある場合は訂正される。次に、訂
正されたワードがＣＰＵビットによって変更され、新し
いＦＣＣビットが発生され、訂正され変更されたワード
及びＦＣＣビットが記憶装置に書き込まれる。

選択されたフルワードを変更する前にエラーを検査し、
訂正するステップを、順に踏まなければならないため、
システムの処理能力が大幅に低下する。

このシステム環境における種々のトレードオフが、Ｒ１
：ｌロディ（Ｋｏｒｏｄｙ　）及びり、ローム（Ｒｏａ
ｕｍ）の論文「メモリ・アレイからのベスキー〇エラー
〇ビットの除去（Ｐｕｒｇｅ　Ｙｏｕｒ　Ｍｅｍｏｒｙ
Ａｒｒａｙ　ｏｆ　Ｐｅ５ｋｙ　Ｅｒｒｏｒ　Ｂｉｔｓ
）　Ｊ　Ｅ　Ｄ　Ｎ１１９８０年５月２０日、Ｉ）Ｉ）
、１５３−１５８のｐ、１５７に詳しく考察されている
。この論文は、ハミング・コード原理に基づいたエラー
検出訂正回路の詳細な考察も含んでいる。しかし、上述
の順次ステップによって生じるシステムの効率低下に対
する滴定すべき解決策は提供されていない。

１つの手法は、より小さなＣＰＵ部分ワード・サイズに
ついてＥＣＣを実行し、フルワードでなく部分ワードを
（記憶システムが許容する場合）記憶装置に書き込むこ
とである。しかし、そうすると−層多くの検査が必要に
なるので、記憶システムがより高価になる。

Ｃ０発明の要旨 本発明はＲＭＷ動作中のシステム効率を大幅に高める。

これは、今日の技術では、主記憶装置から検索されるデ
ータがほとんどエラーを含まない（たとえば、９９％）
という前提に基づいている。

上述の順次ステップによる効率低下を、検索データが単
一ビット・エラーを有するＲＭＷ動作だけに限定するこ
とができれば、システム全体の処理能力は高まるはずで
ある。さらに、ＥＣＣビット中、またはＣＰＵビットに
よって変更／置換されるビット中に単一ビット・エラー
が存在するとき、順次ステップが排除されれば、処理能
力の一層の向上が実現される。

これらの能力向上は、以下のように働＜ＲＭＷ動作によ
って実現される。

１、データ・ワード全体及びその検査ビットを記憶装置
から読み取る。

２、記憶データ（エラーがないものと仮定する）をＣＰ
Ｕデータで変更し、新しいＥＣＣ検査ビットを発生する
。同時に未変更データ内の単一エラー・ビットの訂正を
開始する。

３、未変更データ中にエラーがなかった場合は、変更さ
れたデータ・ワードと新しい検査ビットを記憶装置に書
き戻し、また、単一ビット・エラーがあうた場合は、Ｃ
ＰＵデータを訂正された記憶データと結合し、新しい検
査ビットを発生し、記憶装置に書き戻す。

記憶ワード中にエラーがない場合に記憶装置からＣＰＵ
バッファに読み取られるデータ用の「高速経路」を設け
ることにより、ＣＰＵ読取リサイクルも機能強化される
。記憶ワードが単一ビット・エラーを含む場合は、八−
ドウエアがエラーを検出及び訂正し、訂正されたワード
をバッフ１に送る。

Ｄ、実施例 第１図は、ＣＰＵデータ・バス３、記憶データ・バス４
、及び記憶制御装置５を介してランダム・アクセス記憶
装置２に結合されたＣＰＵ　１を有するデータ処理シス
テムの概略図である。記憶制御装置５は、ＥＣＣビット
発生機構６及びＦＣＣ訂正論理回路７を含む。検査ビッ
ト発生機構６は、記憶装置に書き込まれるデータに対す
るパリティ・ビットを発生させる。機構６は、最小限単
一エラー訂正を行なうハミング・コードに基づく任意の
形式のアルゴリズムを使用することができる。好ましい
実施例では、単一エラー訂正に６ビツトが必要であり、
３２ビツト・ワード・サイズの記憶装置では２重エラー
検出用にもう１ビツトが使用される。

多重化／多重化解除バッファ８は、ＣＰＵ読取り及びＲ
ＭＷ動作中にＣＰＵ１との間で転送されるデータをラッ
チし、１６ビツトＣＰＵ経路（バス３）と３２ビツト記
憶経路（バス４）の間でのデータ転送を制御する。バブ
７１８はバス９、ドライバ１０、データ・ミキサ１１、
ＥＣＣビット発生機構６、バス１３、ドライバ１２及び
バス４を介して記憶装置２に結合される。好ましい実施
例では、データ・ミキサ１１は、ＣＰＵＩから送られる
データ（１６ビツト）と、ＲＭＷ動作中に記憶装置２か
ら読み取られるデータ（３２ビツトのうちの１６ビツト
）から３２ビツトのフルワードを形成する。

データ・エラーが発生しないときは、ＣＰＵの読取りサ
イクル中に、記憶装置２がバス４、ドライバ１８及びバ
ス９からなる高速経路４ａを経てバッファ８に結合され
る。

バッファ１７は、ＣＰＵ読取り及びＲＭＷ動作中に記憶
装置２から読み取られたデータ及びＥＣＣピットを記憶
する。このデータ及びＥＣＣピットは、シンドローム発
生機構１４、エラー・デコーダ１５、及び単一ビット・
エラー訂正回路１６に結合される。単一エラー訂正回路
１６は、一般に上記のＥＤＮ論文に記載された種類のも
のでよい。

シンドローム発生機構１４は、バス１９を介してデータ
・ビットを回路１６に送る。シンドローム発生機構１４
はまた、記憶装置から読み取られたデータに基づいて一
組の検査ビットを発生し、それらを記憶装置２から読み
取られたＥＣＣ検査ビットと比較する。これにより、エ
ラー状態の単一ビットを識別することができる独自のコ
ード・ワード（シンドローム）が得られる。このシンド
ローム・ワードはバス２０上に現われ、データまたはＥ
ＣＣピット中の単一エラーを指す。

デコーダ１５はシンドロームを復号する。単一ビット・
データ・エラーが存在する場合は、エラー状態のデータ
・ビット位置に対応するバス２１内の線上に信号を発生
させ、発生された信号が回路１６にエラー状態のビット
を反転させる。他のすべてのデータ・ビットは変更され
ずに回路１６を通過する。

デコーダ１５はまた、エラーが発生しなかった（データ
有効Ｄｖ）、ＥＣＣビットまたはデータツバイト１．２
．３または４に単一ビット・エラーが発生した、または
２重エラーが発生した（データ無効ＤＩ）ことを示す出
力状況ビットを、バスＥＲＲＳＴＡＴ上に発生する。Ｒ
ＭＷ動作中に１つの検査ビット中で、またはＣＰＵデー
タによって重ね書きされる１つのハーフワードのデータ
・ビット中で単一ビット・エラー（些細なエラー）が発
見された場合は、好ましい実施例では訂正は不要である
。

ＣＰＵの読取り動作中に、単一データ・ビット・エラー
が検出されると、回路１６からの訂正済みデータがバス
２２、ドライバ２３及びバス９を介してバッファ８に転
送される。

ＲＭＷ動作中、データ・マルチプレクサ２４は記憶’Ｊ
ｔ　１２から生データまたは訂正済みデータのいずれか
を選択する。選択は生の記憶データがを効か否かに基づ
いて行なわれる。したがって、バス２５のデータ経路２
５ａは、バッファ１７の出力をマルチプレクサ２４に結
合し、バス２２は訂正回路１６の出力を°マルチプレク
サ２４に結合する。

マルチプレクサ２４の出力はデータ・ミキサ１１に結合
される。

ＣＰＵ読取り動作及びＲＭＷ動作中のデータ転送のため
に通常のタイミング及び制御論理回路３０が設けられて
いる。デコーダ１５からのエラー状況バスＥＲＲ３ＴＡ
Ｔは論理回路３０の入力に結合される。ｃｐｕｔからの
タイミング及び制御バス３１も論理回路３０に結合され
る。論理回路３０からの出力ＣＩＳないしＣ９は、デー
タ転送動作の種々のステップを制御する。

第２図は、第１図の種々の要素に対する入力（ＣＩＳな
いしＣ９）を発生するタイミング及び制御論理回路３０
内の論理回路の一部の概略図である。さらに、第３図な
いし第６図に、第２図の論理回路のタイミング及び制御
入出力信号を示す。

したがって、バッファ８に対する入力ＣＩＳは、読取り
動作及びＲＭＷ動作中のＣＰＵＩとの間でのデータ転送
のため、バス３１のアドレス・バス部分の下から２番目
のビットＡ２２に結合されて、バッファ８内の４バイト
・ワードの下位２バイトまたは上位２バイトを選択する
。

バッファ８に対する入力ＣＩＬは、読取り動作及びＲＭ
Ｗ動作中に、時点Ｔ１及びＴＯでそれぞれＡＮＤゲート
３１ａ、３１ｂ及びＯＲゲート３２を介して印加される
。

ドライバ１８に対する入力Ｃ２は、ＣＰＵの読取り動作
中にのみ、線ＣＰＵ／Ｒが高電圧になる時点Ｔ２でＡＮ
Ｄゲート３３を介して印加される（第３図及び第４図参
照）。

ドライバ１０に対する入力Ｃ３は、ＲＭＷ動作中に線Ｃ
ＰＵ／Ｗが高電圧である間、時点Ｔ３でＡＮＤゲート３
４を介して印加される（第５図及び第６図参照）。

ドライバ２３に対する入力Ｃ４は、単一ビット・エラー
が存在し、訂正しなければならないとき、すなわち、Ｃ
ＰＵ／Ｒ時間が延長されるとき、ＣＰＵの読取り動作中
に時点Ｔ４で印加される。

下位アドレス・ビットＡ２２、Ａ２３、−Ａ２２、−Ａ
２３は、記憶装置２に転送すべき新しい４バイト・ワー
ドを形成するために、バッファ８からのＣＰＵデータの
どの２バイトとデータ・マルチプレクサ２４からの記憶
データのどの２バイトを組み合わせるかをＯＲゲート３
６及びＡＮＤゲート３７−４０を介して決定する。した
がって、これらの線は、入力５Ａないし５Ｄを発生し、
それらの入力は全ＲＭＷ動作中に印加される。

ＣＰＵから１または３バイトを転送することが望ましい
場合は、線−ＣＹＢ上の信号を使用することができる。

ドライバ１２に対する入力Ｃ６は、ＲＭＷ動作中、線Ｃ
ＰＵ／Ｗが高電圧である間、時点Ｔ８でＡＮＤゲート４
１を介して印加される。

データ・マルチプレクサ２４に対する入力Ｃ７は通常、
各ＲＭＷ動作中にバッファ１７からデータ・ミキサ１１
に送る状態にあり、その状態は、デコーダ１５によって
ＥＲＲ８ＴＡＴバス上に単一ビット・エラーを示すデー
タ無効信号が発生されたとき、時点Ｔ７でＡＮＤゲート
４２を介して変更される。Ｃ７が変更された状態のとき
、回路１６からの訂正済みデータがマルチプレクサ２４
を介してデータ・ミキサ１１に送られる。

エラー・デコーダ１５に対する入力Ｃ８は、ＣＰＵ読取
り及びＲＭＷ動作中にＣＰ　Ｕ／Ｒ線またはＣＰＵ／Ｗ
線が高電圧である間、ＯＲゲート４３とＡＮＤゲート４
４を介して佇効になり、デコーダ１５に適当な出力信号
をバスＥＲＲ８ＴＡＴ上に発生させる。

バッフ１１７に対する入力Ｃ９は、ＣＰＵ読取り及びＲ
ＭＷ動作中、線ＣＰ　Ｕ／ＲまたはＣＰＵ／Ｗが高電圧
であるとき、時点Ｔ９でＯＲゲート４３とＡＮＤゲート
４５を介して印加される。

次に、第１図、第２図及び第３図を参照して、データ・
エラーのないときのＣＰＵ読取り動作について詳細に説
明する。ＣＰＵ／Ｒ線は高電圧になり、５ＴＧＲＤ線を
高電圧にして、バス３１内のアドレス線ＡＯ−Ａ２３に
よって決定される記憶装置内の記憶位置からのデータ及
びＥＣＣビットの読取りを開始する。記憶データ及びＥ
ＣＣビットがバス４及びそのデータ・バス部分４ａで使
用可能になる。Ｃ９上の信号はデータ及びＥＣＣビット
をバッファ１７内にゲートし、Ｃ２上の信号はデータを
ドライバ１８を介してバス９にのみゲートする。ＣＩＬ
上の信号はデータをバッファ８にラッチし、このときデ
ータは、第３図に示すように、ＭＯＸ／ＤＥＭＵＸバッ
フ１の出力線上でＣＰＵＩにとって使用可能になる。

時点Ｔ８で、デコーダ１５からのバスＥＲＲ３ＴＡＴの
エラー状況線ＤＶが、バッフ１１７のデータが有効であ
ることを示す場合、制御装置３０のＤＯＮＥ線がＡＮＤ
ゲート４６及びＯＲゲート４７を介して付勢されて、（
１）バス３１を介して信号をＣＰＵ１に送って、ＣＩＳ
によって決定されるバッファ８内のデータの２バイトの
読取りを開始し、（２）ＣＰＵ／Ｒ信号を終了させて、
読取り動作の終了を開始させる。

しかし、時点Ｔ８で、バッフ１１７のデータが単一ビッ
ト・エラーを含み無効であることをエラー状況線が示す
場合は、時点Ｔ８で、ＥＲＲ８ＴＡＴバス上のデータ無
効信号ＤＩ（ＤＶでなく）によってＤＯＮＥ線の付勢が
禁止される。時点Ｔ４で、線Ｃ４上のゲート信号が、ド
ライバ２３を介して回路１６からバス９に訂正済みデー
タを送り、時点Ｔ１で線ＣＩＬ上の信号（第４図、２回
目の発生）が訂正済みデータをバッファ８にゲートし、
したがってエラー・データを重ね書きする。

ＤＯＮＥ線は線Ｔｌｌ、ＤＩ及びＣＰ　Ｕ／Ｒ上の信号
によりゲート４８及び４７を介して付勢され、バッファ
８からＣＰＵＩへの訂正済みデータの読取り及び読取り
動作の終了を開始させる。

次に、第１図、第２図及び第５図を参照して、データ・
エラーのない場合のＲＭＷ動作について説明する。ＣＰ
　Ｕ／Ｗ線（第５図）は時点ＴＯで高電圧になり、５Ｔ
ＧＲＤ線を高電圧にして、バス３１のアドレス線ＡＯ−
Ａ２３によって決定される記憶装置２内の記憶位置から
のデータ及びＥＣＣビットの読取りを開始する。線ＣＩ
Ｌ上の信号は、ＣＰＵ１からのデータの２バイトを、Ａ
２２上の信号によって決定されるように、ワード・バッ
ファ８内にゲートシ、バッファ８の他の２バイトは「０
」にドライブされる。時点Ｔ９で、線Ｃ９上の信号が記
憶データ（ＳＴＧデータ）及びＥＣＣビットをバス２５
ａを介してバッフ１１７内にゲートし、その結果、その
信号がバス２５上で使用可能になり、そのデータ部分２
５ａがデータ・ミキサ１１に送られる。マルチプレクサ
２４はバス２５ａを介してバッフｙ１７からデータ・ミ
キサ１１にデータを送る。時点Ｔ３で、線Ｃ３は高電圧
になって、ドライバ１０にＣＰＵデータをバス９を介し
てバッファ８からデータ・ミキサ１１に送らせる。入力
Ｃ５Ａ−Ｃ５Ｄは、データ・ミキサ１１にバッファ８及
び１７からのデータを適当に（たとえば、各バッファか
ら２バイトずつ）結合して、新しい４バイト・データ・
ワードを形成させ、ＥＣＣビット発生機構６は新しいデ
ータ・ワードのＥＣＣビットを作成する。時点Ｔ８で、
線Ｃ６上の信号がドライバ１２に新しいデータ・ワード
及びそのＥＣＣビットをバス４に載せさせる。

エラーがないと仮定すると、線ＤＶ、ＴＩＯ及びＣＰＵ
／Ｗ上の信号が、ＡＮＤゲート４９及びＯＲ’７’−）
５０．４７を介Ｌｔ”ＤＯＮＥ線及び記憶書込み５ＴＧ
ＷＲ線を付勢する。５ＴＧＷＲ上の信号が、新しいデー
タ・ワード及びそのＥＣＣビットを、データが読み取ら
れたばかりの記憶位置に書き戻させる。ＤＯＮＥ線上の
信号は、ＲＭＷ動作の終了を開始させる。

しかし、時点ＴＩＯで、ＥＲＲ８ＴＡＴバスの線ＤＩ上
に単一ビット・エラー信号が現われた（すなわち、時点
Ｔ８で線Ｃ８上の信号によってゲートされた）場合は、
線５ＴＧＷＲ及びＤＯＮＥ上の信号は時点Ｔ６まで遅延
される。時点Ｔ７（遅延中）で、線Ｃ７上の信号は、マ
ルチプレクサ２４に回路１６からの訂正済みデータ・ワ
ードをデータ・ミキサ１１に結合させる。訂正済みワー
ドは、依然としてミキサ１１に結合されたＣＰＵデータ
によって変更され、変更された訂正済みワードのＥＣＣ
ビットがＥＣＣビット発生機構６によって形成される。

Ｃｅ上の信号は依然として高電圧であり、ドライバ１２
に、変更された訂正済みワード及びそのＥＣＣビットを
バス４に載せさせる。

時点Ｔ６（第８図）で、線５ＴＧＷＲ及びり。

ＮＥはゲー）５１．５０及び４７を介して線ｃｐＵ／Ｗ
、ＤＩ及びＴ６により付勢されて、変更された訂正済み
ワード及びそのＥＣＣビットを記憶装置２に書き込み、
ＲＭＷ動作の終了を開始する。

上記説明では、記憶装置から読み取られたデータ／ＦＣ
Ｃビットにエラーがあった場合、第４図及び第６図の読
取り及びＲＭＷ動作サイクルを長くする必要があると仮
定した。

エラー・デコーダ１５などは、エラーの位置を判定する
論理回路を備えているので、ＦＣＣビット内に単一ビッ
ト・エラーがある場合、データ無効信号ＤＩは発生され
ず、データ宵効信号ＤＶが発生される。

記憶装置２から読み取られた４バイトのデータ中に単一
ビット・エラーがある場合、エラーの位置（バイト０，
１または２．３内の）を論理回路５２で線Ａ２２上の信
号と比較することができる。

この信号は、ＲＭＷ動作中にＣＰＵＩからどの２バイト
（０，１または２．３）を受は取るか、または、読取り
動作中にＣＰＵＩにどの２バイトが送られるかを示す。

ＣＰＵ読取り動作中、記憶データのエラーが、線Ａ２２
で必要としない２バイト中にある場合、回路５２はイン
バータ５３にデコーダ１５からのＤＩ信号を反転させて
、線ＤＩでなく線ＤＶ上に信号を発生させる。第３図に
示す動作はこれで完了する。

ＣＰＵのＲＭＷ動作中に、線Ａ２２上の信号によって決
定されるＣＰＵデータによって置き換えられる２バイト
中に記憶データの単一ビット・エラーがある場合は、回
路５２はインバータ５３にＤＩ信号を反転させて、線Ｄ
Ｉ”でなく線ＤＶ上に信号を発生させる。第５図に示す
動作は次に、線ＤＶ及びＤＩの代わりに線ＤＶ”及びＤ
Ｉ’上の信号を使って完了する。

２重ビット・エラーが発生した場合は、動作は終了し、
ＣＰＵはバス３１の線ＤＢＬ　　ＥＲＲ（第１図）上の
信号に応答して適当な処置を講じる。

上記の説明では、記憶速度とＦＣＣ検査論理回路の速度
との関係から、検査の後でのみ書込みが可能になるもの
と仮定した。しかし、ページ・モード機能、縮小サイク
ル付きのダイナミックＲＡＭ（ＤＲＡＭ）　、及びスタ
ティックＲＡＭ（ＳＲＡＭ）などある種の記憶システム
はＦＣＣ検査と比べて非常に速いので、記憶装置に対し
て２回の書込み、すなわち、単一ビット・エラーを有す
る可能性のあるデータの書込みと、続いてそのようなエ
ラーの訂正済みデータの書込みを実行することが可能で
ある。最初の書込みはＥＣＣ検査機能の前に完了し、エ
ラーがない場合は、書込みサイクルは第５図の時点Ｔ８
で終了することができる。

【図面の簡単な説明】

第１図は、本発明を具体化したシステムのブロック・ダ
イヤグラムである。 第２図は、タイミング及び制御用の特定の論理回路を示
す。 第３図及び第４図はそれぞれ、エラーのない状態及び単
一ビット・エラー状態の場合のＣＰＵ読取りタイミング
図である。 第５図及び第６図はそれぞれ、エラーのない状態及び単
一ビット・エラー状態の場合のＲＭＷタイミング図であ
る。 １・・・・ＣＰＵ、２・・・・記憶装置、５・・・・記
憶制御装置、６・・・・ＥＣＣビット発生機構、７・・
・・ＥＣＣ検出訂正論理回路、８・・・・多重化／多重
化解除バッフ１．１０．１２．１８．２３・・・・ドラ
イバ、１１・・・・データ・ミキサ、１４・・・・シン
ドローム発生機構、１５・・・・エラー・デコーダ、１
６・・・・単一ビット・エラー訂正回路、２４・・・・
データ・マルチプレクサ、３０・・・・タイミング及び
制御論理回路。 出願人　　インターナシロナル・ビジネス・マシーンズ
・コーポレーション 復代理人　弁理士　　澤　　１）　俊　　夫駕２図 笛５図 エラーのない曖合 笑６０ 坏−エラー、、４合

Claims (1)

1. 【特許請求の範囲】 複数のアドレス可能ロケーションを有し、これらアドレ
   ス可能ロケーションの各々にデジタル情報セグメント及
   びこのデジタル情報セグメントのエラー検査訂正コード
   を記憶するデータ記憶モジュールと、上記デジタル情報
   セグメントより小さな単位で情報処理を行なうプロセッ
   サと、選択された上記デジタル情報セグメントの一部に
   上記プロセッサからの情報単位を結合して新しい上記デ
   ジタル情報セグメント及びエラー検査訂正コードを形成
   して上記データ記憶モジュールへと転送する手段とを有
   するデータ処理システムにおけるデータ転送方法におい
   て、 上記アドレス可能ロケーションの１つからの選択された
   第１セグメントの一部に上記プロセッサからの情報単位
   を結合して第２セグメントを生成し、かつ第２セグメン
   ト用のエラー検査訂正コードを生成する処理と、上記選
   択された第１セグメントにエラーが含まれていないかま
   たは単一ビット・エラーを含むかを判別する処理とを同
   時に実行するステップと、 上記第１セグメントにエラーが含まれていないと判別さ
   れたときに上記第２セグメント及びそのエラー検査訂正
   コードを上記アドレス可能ロケーションの１つに記憶す
   るステップと、 上記選択された第１セグメントに単一ビット・エラーが
   含まれていると判別されたときに上記第１セグメントを
   訂正して第３セグメントを生成するステップと、 上記訂正して得た第３セグメントの一部に上記プロセッ
   サからの上記情報単位を結合し第４セグメントを生成す
   るとともにこの第４セグメント用のエラー検査訂正コー
   ドを生成するステップと、上記第４セグメント及びその
   エラー検査訂正コードを上記アドレス可能ロケーション
   の１つに記憶するステップとを有することを特徴とする
   データ処理システムにおけるデータ転送方法。