JPH03108041A - パイプライン式エラー検査／訂正キヤツシユ・メモリ及びキヤツシユ・メモリ・アレイ - Google Patents

パイプライン式エラー検査／訂正キヤツシユ・メモリ及びキヤツシユ・メモリ・アレイ

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JPH03108041A
JPH03108041A JP2226818A JP22681890A JPH03108041A JP H03108041 A JPH03108041 A JP H03108041A JP 2226818 A JP2226818 A JP 2226818A JP 22681890 A JP22681890 A JP 22681890A JP H03108041 A JPH03108041 A JP H03108041A
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0853—Cache with multiport tag or data arrays

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に、汎用ディジタル・コンピュータにお
けるエラー検査及び訂正（ＦＣＣ）に関し、より詳しく
は、キャッシュ・メモリ中でパイプライン式エラー検査
及び訂正を実施することに関する。
Ｂ、従来の技術 キャッシュ・メモリは、頻繁にアクセスされる命令及び
データを含む、高速バッファ記憶機構である。このよう
なメモリは、典型的には、コンピュータ・システムの中
央演算処理装置（ＣＰＵ）と、アクセス時間がキャッシ
ュ・メモリよりもずっとかかる大容量記憶装置や主記憶
装置または直接アクセス記憶装置（ＤＡＳＤ）との間で
使用される。つまり、キャッシュ・メモリの目的は、ア
クセス時間を削減し、それによってＣＰＵの処理効率を
最大にすることにある。
キャッシュの大きさが増加し、記憶セルの大きさが減少
するのに応じて、キャッシュのソフト・エラー率が著し
く増大する可能性がある。このことは、多くの応用分野
にとって信頼性の上で重要な問題を提起している。
大部分のキャッシュ応用分野でソフト・エラーから防護
する単一工′ラー訂正７２重エラー検出用のエラー検査
／訂正（ＥＣＣ）方式が、当技術分野では既知である。
書込みの際、データがＥＣＣビット生成回路（たとえば
、ハミング・コードを使用している場合にはハミング回
路）に供給されて、ＥＣＣビットを生成し、それがデー
タと共にキャッシュ・アレイに書き込まれる。読取りの
際は、データ及びＥＣＣビットがハミング回路に供給さ
れて、シンドローム・ビットを生成し、それがデコーダ
の入力として使用される。次いで、単一不正ビットがあ
れば訂正するために、デコーダの出力をデータと排他的
論理和をとる。単一エラー及び２重エラーのエラー・フ
ラグも、デコーダによって生成される。単一エラー・フ
ラグを検出すると、訂正済みデータ及びアドレスがラッ
チされる。次いで、訂正済みデータをキャッシュ・アレ
イに書き戻すことにより、キャッシュ・アレイにおける
単一エラーを訂正する。２重エラーを検出したとき、シ
ステムが回復不能なこともある。ただし、その発生確率
は実際に問題とならないぐらい低い。
エラー検査／訂正を実施するには、もう一つ面倒なこと
がある。つまり、５ＴＯＲＥ　（記憶）の最小単位は、
大部分の汎用ディジタル・コンピュータ・アーキテクチ
ャ（たとえばＩＢＭ　Ｓ／３７０、ＤＥＣＶＡＸ、　Ｉ
ｎｔｅｌ　８０３８６）では１バイトである。したがっ
て、ＥＣＣキャッシュの簡単な実施態様は、１３／８ハ
ミング・コードを使用して、各バイトごとにエラー訂正
用に別々の検査ピッ）　（ＥＣＣビット）を設けるもの
である。ただし、この方式のオーバーヘッドは非常に大
きい。７２／８４や１３７／１２８ハミング・コードに
よる実施態様など、より広いデータでのエラー訂正の方
が実用的である。
第２図は、７２／８４ハミング・コードを用いたＥＣＣ
キャッシュの簡単な実施態様のデータの流れを示してい
る。このキャッシュの動作は、５ＴＯＲＥ動作のデータ
の流れを検討すると最も良く理解できる。ダブルワード
中の第２バイトであるバイトをアドレスＡ３で記憶させ
たいものとすると、これを実行するのに必要な動作は、
次の通りである。
１）ダブルワード及び関連する検査ビットをキャッシュ
・アレイ１２のアドレスＡ３（記憶アドレス・レジスタ
（ＭＡＲ）１１の現内容）から読み出す。
２）ハミング回路ＦＣＣ２１３を通過する。
３）マージ回路１４で、中央演算処理装置からのデータ
とマージする。すなわち、データの第２バイトを中央演
算処理装置からの新しいデータで置き換える。
４）ハミング回路ＥＣＣｌ　　１５によって検査ビット
を生成する。
５）結果（新しいダブルワード及び関連する検査ビット
）をキャッシュ・アレイ１２に書き戻す。
この実施態様の問題点は、５ＴＯＲＥ動作の臨界経路（
クリティカル・バス）が非常に長くなり、サイクル時間
が許容できないほど増加することである。
従来技術で既知のエラー訂正技法の一例が、１８Ｍテク
ニカル・ディスクロージャ・プルテン、Ｖｏｌ、３１、
Ｎｏ、３　（１９８８年８月）、ｐｐ、１４８〜１４９
に所載のＨ，Ｔ、オルノヴイッチ（Ｏｌｎｏｗｉｃｈ　
）の論文「記憶帯域幅を増加させ、アクセス・ペナルテ
ィを減少させるエラー訂正技法（Ｅｒｒｏｒ　Ｃｏｒｒ
ｅｃｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ　Ｗｈｉｃｈ　Ｉｎ
ｃｒｅａｓｅｓＭｅｍｏｒｙ　Ｂａｎｄｗｉｄｔｈ　ａ
ｎｄ　Ｒｅｄｕｃｅｓ　ＡｃｃｅｓｓＰｅｎａｌｔｉｅ
ｓ）　Ｊに開示されている。ただし、この技法は複式冗
長メモリの実施を必要とし、より高価な高速メモリ（ス
タティック・ランダム・アクセス記憶チップＳＲＡＭ）
の代りにより低性能のメモリ（ダイナミック・ランダム
・アクセス記憶チップＤＲＡＭ）の２バンクを使用する
ものである。
したがって、これは高性能キャッシュの応用例にとって
適当でない。１８Ｍテクニカル・ディスクロージャ・プ
ルテン、Ｖｏ　１．１８、Ｎｏ、１０（１９７４年３月
）、ｐＩ）、３２８０〜３２８１に所載のＦ、ライ（Ｔ
ｓｕｉ）の論文「サイクル時間が長びくことのないエラ
ー訂正用のメモリの配置及び動作（Ｍｅｍｏｒｙ　Ａｒ
ｒａｎｇｅｍｅｎｔ　ａｎｄ　０ｐｅｒａｔｉｏｎｆｏ
ｒ　　ＥｒｒｏｒＣｏｒｒｅｃｔｆｏｎ　　υ１ｔｈｏ
ｕｔ　　Ｃｙｃｌｅ−ｔｉｍｅＰｒｏｌｏｎｇａｔｉｏ
ｎ）　Ｊに、データ・ビット用のメモリ・アレイが検査
ビット用のメモリ・アレイから分離され、両メモリ・ア
レイが別々に駆動され、後者のメモリ・アレイが前者よ
り遅れる時間遅延を宵するようになっている、方式が開
示されている。
読取り動作の際は、データは正しいものと仮定され、エ
ラーが検出された場合は、未訂正データを用いて開始さ
れた動作を再び呼び出し、訂正済みデータを用いて新し
い動作を開始する。この方式では、最小単位の５ＴＯＲ
Ｅ動作でエラーを訂正するために、分離した検査ビット
が必要である。
最新の大部分のディジタル・システム用アーキテクチャ
（たとえば３７０、ＶＡＸ１８０３８６）は１バイトが
５ＴＯＲＥ動作の最小単位なので、この手法のオーバー
ヘッドは非常に大きく、シたがって、これは実用的でな
い。
米国特許第４７４８６２７号明細書は、エラー訂正機能
をもつ記憶システムを記載している。このシステムの目
的は、エラーがダイナミックＲＡＭに蓄積するのを避け
ることにある。このことは重要ではあるが、このシステ
ムは本発明によって解決される問題とは完全に異なる問
題を対象とする。米国特許第４８７２８１４号明細書は
、２組のアドレス・バッファを使用することを提案して
いる。より詳しくは、記憶装置に、独立して動作できる
１対の行アドレス・バッファが設けられている。一方の
バッファのアドレス内容に関係するデータに対してエラ
ー訂正動作を実行するとき、もう一方のバッファによっ
てデータ・セル・アレイのアクセス動作が行なわれ、そ
れにより、メモリが連続する読出し動作の一部分を同時
に実行できるようになる。
［発明が解決しようとする課題］ 本発明の目的は、通常のキャッシュ・アクセス時間を増
加させずに、キャッシュ・メモリ用のエラー検査及び訂
正機能を提供することにある。
本発明のもう一つの目的は、実効２ポート式キャッシュ
・アレイを実施し、密度は通常の１ポートのキャッシュ
・アレイのままである、新しいメモリ構成を提供するこ
とにある。
［課題を解決するための手段］ 本発明によれば、ＥＣＣ機能の追加によって通常のキャ
ッシュ・アクセス時間が影響を受けない、キャッシュ・
メモリ用の単一エラー訂正／２重エラー検出機能を実施
するための新方式が提供される。広義に言うと、複数の
データ・バイト用の検査ビットが設けられていて、それ
により、エラー検出及び訂正技法のオーバーヘッドが低
下する。
単一エラーが検出されると、キャッシュ・チップ及びＣ
ＰＵチップの制御回路によってサイクルが挿入される。
好ましい実施例では、たとえば７２／６４ハミング・コ
ードを使って、複数バイトのデータに対するエラー訂正
が行なわれる。本発明による１サイクル・キャッシュ設
計用の技法は、通常なら、２ポート式キャッシュ・アレ
イ（書込みポート１個と読取りポート１個）を必要とす
るはずである。
ただし、真の２ポート式アレイの密度は低すぎる。
そのため、本発明は、１ポート式アレイで時間多重化技
法を用いて実施し、１ボ一ト式アレイの密度をもつが、
実効２ポート式アレイを実現する。
［実施例コ 図面、特に第３図には、汎用ディジタル・コンピュータ
の処理装置の構成が示されている。より詳しくは、処理
装置はＣＰＵ　（中央演算処理装置）２１、ならびにＣ
ＰＵ２１と主記憶装置及び入出カシステムを含む記憶シ
ステムとの間に接続されたキャッシュ・メモリ２２から
構成されている。
３本のバスが、ＣＰＵ２１とキャッシュ・メモリ２２の
間を接続している。これらは、ダブルワード（６４ビツ
ト）２方向データ・バス２３．３１ビツト・アドレス・
バス２４、制御バス２５である。制御バス２５は、５Ｔ
ＯＲＥ動作中にダブルワード中の修正しようとするバイ
トの位置を指示する制御情報を搬送する。さらに、キャ
ッシュ２２と記憶システム及び入出カシステムとの間に
、２方向データ・バス２６及びアドレス・バス２７が設
けられている。ＣＰＵ２１、キャッシュ２２と、記憶シ
ステム及び入出カシステムとの間で、線２８を介して制
御信号が搬送される。
キャッシュ２２内に、複数個のレジスタがある。
これらは、ＭＡＳＫレジスタ３　Ｌ　ＰＭＡＳＫレジス
タ３２、記憶アドレス・レジスタ（ＭＡＲ）３３、ＰＭ
ＡＲレジスタ３４、及びＣＰＵ２１のデータ出力（ＤＯ
）レジスタ３５に対応するＰＤＯレジスタ３６である。
ＰＭＡＳＫレジスタ３２は、前のサイクルのＭＡＳＫレ
ジスタ３１の内容を記憶する。同様に、ＰＭＡＲレジス
タ３４は前のサイクルのＭＡＲレジスタ３３の内容を記
憶し、ＰＤＯレジスタ３６は前のサイクルのＤｏレジス
タ３５の内容を記憶する。これらのレジスタは、非アー
キテクチャ・パイプライン・レジスタであり、この特定
実施例においては、エツジ・トリガ式り型フリップフロ
ップから構成されるものと仮定する。
本発明によるキャッシュ実施態様のデータ経路が第１図
に示されている。このキャッシュの動作は、以下で述べ
るように、５ＴＯＲＥ動作及びＦＥＴＣＨ動作のデータ
の流れを考察すると、よく理解できる。この例では、７
２／６４ハミング・コードのエラー訂正方式を仮定する
。
記憶させる必要のあるバイトが、アドレスＡ１（実アド
レス）をもつダブルワードのＭ１バイトであると仮定す
ると、第１サイクルで、アドレスＡ１及び記憶しようと
するバイトの記憶位置（Ｍｌ）がＣＰＵで生成され、キ
ャッシュ・アレイ１２に供給され、記憶しようとするデ
ータ（Ｄｌ）がＣＰＵ２１で生成される。
第２サイクル 第２サイクルの始めに、ＭＬ　Ａｌ、ＤｉがそれぞれＭ
ＡＳＫレジスタ３１、ＭＡＲレジスタ３３、ＤＯレジス
タ３５中にラッチされる。第１サイクルでのＭＡＳＫレ
ジスタ３１、ＭＡＲレジスタ３３、Ｄｏレジスタ３５の
内容が、それぞれＰＭＡＳＫレジスタ３２、ＰＭＡＲレ
ジスタ３４、ＰＤＯレジスタ３６にラッチされる。アド
レスＡ１は、キャッシュ・アレイ１２からダブルワード
及び関連する検査ビットを読み出すためのアドレスとし
ても用いられる。次いで、この出力はハミング回路ＦＣ
Ｃ２４０に供給されて、エラー・フラグと単一エラーに
対する訂正済みデータとを生成する。エラーの検出はこ
のサイクル中で早期に行なわれるので、キャッシュの制
御回路が次のサイクルでの行動を決定するのに充分な時
間がある。
第３サイクル 第３サイクルの始めに、ハミング回路ＦＣＣ２４０から
の結果がパイプライン・レジスタＲ２４２にラッチされ
る。パイプライン・レジスタＭＡＳＫ３１、ＰＭＡＳＫ
３２、ＭＡＲ３３、ＰＭＡＲ３４、ＤＯ３５、ＰＤＯ３
６もコノサイクルの始めに更新される。
平常動作（ハミング回路ＦＣＣ２４０によってエラー・
フラグが生成されない）及び単一エラーの場合、訂正済
みデータ（レジスタＲ２４２の内容）が、ＰＭＡＳＫレ
ジスタ３２の内容に応じて、マージ回路４４でデータＤ
ｉ　（ＰＤＯレジスタ３６の内容）とマージされる。次
いで、その結果がハミング回路ＥＣＣ１４Ｅ３に供給さ
れて、検査ビットを生成する。次いで、新しいダブルワ
ード及び関連する検査ビットがキャッシュ・アレイ１２
のアドレスＡｌ　（ＰＭＡＲレジスタ３４の内容）に書
き込まれる。
ダブルワード・エラーが検出された場合、この問題はＦ
ＣＣハードウェアによって解決できない。
ソフトウェアの例外処理ルーチンを呼び出すため、２重
エラーのフラグがＣＰＵ２１に送り返される。
５ＴＯＲＥ動作は完了するのに３サイクルかかるが、パ
イプライン化すると、２ポート式キャッシュ・アレイ（
ＭＡＲレジスタ３３の内容としてのアドレス用の読取リ
ポート１個と、ＰＭＡＲレジスタ３４の内容としてのア
ドレス用の書込みポート１個）を用いて、実効１サイク
ルの５ＴＯＲＥを実現することができる。ただし、真の
２ポート式アレイの密度は低すぎて実用的でない。した
がって、この問題を解決するための、新しいキャッシュ
・アレイ実施態様を提供する。
第１図に示すこのキャッシュのデータ・フローから、ハ
ミング回路ＦＣＣ２４０に充分な時間が残るように、キ
ャッシュ・アレイ１２の読取りをこのサイクルの前半で
完了しておく必要があることがわかる。従来のＳＲＡＭ
のタイミングをさらに詳しく検討すると、充分な差信号
が入出力線で発生した後、ＳＲＡＭアレイのビット線が
入出力線から切り離された場合、読取り動作が影響を受
けないことがわかる。差信号の発生はサイクルの前半で
実現されるのが通常である。一方、書込み動作はサイク
ルの終了前に完了すればよい。したがって、その要件を
満たすため、単一ポートＳＲＡＭセル・アレイが適時に
多重化できるものと仮定するのが論理的である。
第４図は、本発明の好ましい実施例による、２に×７２
キャッシュ・アレイの構成を示す。より詳しくは、キャ
ッシュ・アレイは、４象限に配置された４個の３６にブ
ロック・アレイ５０，５１．５２．５３から構成されて
いる。通常の単一ポート式キャッシュ・アレイの密度を
実現するため、在来型の単一ボー）ＳＲＡＭセル及び１
個の行デコーダ５４で記憶セル・アレイが実施される。
ただし、在来型のＳＲＡＭアレイと違って、このキャッ
シュ・アレイの入力と出力は分離されていて、通常のよ
うに１個でなく、２個の列デコーダ５５及び５７から構
成されている。列デコーダ５５は、サイクルの前半だけ
活動化され、入力アドレスとしてＭＡＲレジスタ３３の
内容を使用し、第５図により詳しく示すように、ビット
線から出力線５６へのビット・スイッチ（バス・トラン
ジスタ）を制御する。列デコーダ５７は、サイクルの後
半だけ活動化され（列デコーダ５５のサイクルとは重な
らない）、入力アドレスとしてＰＭＡＲレジスタ３４の
内容を使用し、第５図に示すように、ビット線から入力
線５８へのビット・スイッチ（バス・トランジスタ）を
制御する。
サイクルの前半で、マルチプレクサ６１によりＭＡＲ３
３からの出力が列デコーダ５４への入力アドレスとして
選択される。列デコーダ５５によって選択されたビット
線が出力線５６に接続されて、ＭＡＲレジスタ３３の内
容としてのアドレスからデータが読み出される。サイク
ルの後半で選択されたワード線上のセルの内容の予期し
ない変化をひき起こす可能性のある大きな電圧のスイン
グを避けるため、在来型ＳＲＡＭ設計で用いられている
ようなビット線電圧スイング制限回路を用いるべきであ
る。このような回路の例は、たとえばＩ　Ｅ　Ｅ　Ｅ　
Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−Ｓｔａｔｅ　Ｃ１
ｒｃｕｉｔｓｓ　Ｖｏｌ、２４、Ｎｏ、４　（１９８９
年８月）、ｐｐ。
８５９〜８６７に所載のテＩＪ　−Ｉ　、チャペル（Ｔ
ｅｒｒｙ　１．　Ｃｈａｐｐｅｌｌ）等の論文「エミッ
タ結合型論理インタフェースを備えた３、５ｎｓ／７７
Ｋ及び６．２ｎｓ／３００にの６４Ｋ　　ＣＭＯ８ＲＡ
　Ｍ　（Ａ　３．５−ｎｓ／７７Ｋ　ａｎｄ　６．２−
ｎｓ／３００に６４ＫＣＭＯＳＲＡＭ　ｗｉｔｈ　ＥＣ
Ｌ　Ｉｎｔｅｒｆａｃｅｓ）　Ｊ　、及び同誌ｐ１）、
１０２１〜１０２６に所載のタンパ・ノブオ等の論文ｒ
８ｎｓ　　２５６にバイポーラＣＭＯ８ＲＡＭ　（８ｎ
ｓ　２５６Ｋ　ＢｉＣ）４０Ｓ　ＲＡＭ）　Ｊに記載さ
れている。
このサイクルの後半で、マルチプレクサ６１によりＰＭ
ＡＲレジスタ３４からの出力が行デコーダ５４用の入力
アドレスとして選択される。列デコーダ５７によって、
選択されたビット線が入力線５８に接続されて、ＰＭＡ
Ｒレジスタ３４の内容としてのアドレスにデータが書き
込まれる。
取り出そうとするデータがアドレスＡ２（実アドレス）
をもつダブルワードであると仮定すると、第１サイクル
で、Ａ２がＣＰＵ２　ｉ中で生成され、キャッシュ２２
に送られる（第３図）。
第２サイクル 第２サイクルの始めに、アドレスＡ２がＭＡＲレジスタ
３３中にラッチされる。アドレスＡ２はダブルワード及
び関連する検査ビットをキャッシュ・アレイ１２から読
み出すためのアドレスとしても使用される。アドレスＡ
２がとのＦＥＴＣＨサイクルの直前の５ＴＯＲＥサイク
ルのアドレスと同じでない場合には、キャッシュ・アレ
イ１２の出力がマルチプレクサによって選択され、ＣＰ
Ｕ２１に送られる。この場合、キャッシュ・アレイ１２
からの出力はまだ更新されていす、マルチプレクサ４５
によって選択されたレジスタＲ２４２の内容がＣＰＵ２
１に送られる。
キャッシュ・アレイ１２からの出力は、ハミングＥＣＣ
２４０にも供給されて、単一エラーに対するエラー・フ
ラッグ及び訂正済みデータを生成する。
エラーの検出は、このサイクル中で早期に行なわれるの
で、キャッシュ２２の制御回路が次のサイクルでの行動
を決定するのに充分な時間がある。
制御回路は、こうした状況で、次のサイクルの始めにパ
イプライン・レジスタ（ＭＡＳＫ３１、ＰＭＡＳＫ３２
、ＭＡＲ３３、ＰＭＡＲ３４、Ｄ。
３５、ＰＤ０３Ｅ３）が更新されるのを防止する。
エラー・フラグはまた、ＣＰＵ２１に送られて、今送ら
れたばかりのデータが正しくないことをＣＰＵに通知す
る。訂正済みデータが次のサイクルで再び送り出される
。
第３サイクル このサイクルは、単一エラーの場合にだけ必要であり、
キャッシュの制御回路によって挿入される。第３サイク
ルの始めに、ハミング回路ＦＣＣ２４０からの結果がパ
イプライン・レジスタＲ２４２中にラッチされ、次いで
、マルチプレクサ４５によって選択されたＣＰＵ２１に
送られる。
第１図に示すように、エラーの蓄積を避けるため、マー
ジ回路４４及びハミング回路４６を介して、レジスタＲ
２４２中の訂正済みデータをキャッシュ・アレイ２２に
書き込み戻す必要がある。エラー・フラグは、ＣＰＵ２
１にも送られる。ただし、チップ交差遅延により、これ
らの信号はサイクル終了前に受は取ることができず、Ｃ
ＰＵの制御回路が応答するには遅すぎる。ただし、次の
サイクルでクロックを保持するのに充分な時間がある。
５ＴＯＲＥ動作中に単一エラーが検出された場合の５Ｔ
ＯＲＥ−ＦＥＴＣＨ−ＦＥＴＣＨサイクルに対するクロ
ック信号（ＣＬＫ）が、第６図に示されている。ＣＰＵ
の実行装置用のクロック信号は、キャッシュ・チップに
よって解除されるまで、高レベルに保持される。この場
合、ＣＰＵ及び記憶管理ユニッ）　（ＭＭＵ）は、機械
状態がクロック中に低レベルに修正されて、ＣＰＵ及び
記憶管理ユニット（ＭＭＵ）用のサイクルがちょうど２
クロック周期に及ぶように設計されている。
この特定の場合、そのクロックは次のサイクルで解除さ
れる。サイクルは、ちょうど２クロック周期に及ぶ。こ
の追加クロック・サイクルを有するキャッシュ・チップ
の動作は、正常のサイクルとほとんど同じである。マル
チプレクサ４５を使用すると、ＦＥＴＣＨ動作の重要経
路からハミング回路ＦＣＣ２４０の遅延を除去して、サ
イクル時間を短縮するバイパスが実現される。パイプラ
イン・レジスタＲ２４２、ＰＭＡＳＫ３２、ＰＭＡＲ３
３、ＰＤＯ３６を使用して５ＴＯＲＥ動作をパイプライ
ン化することによっても、サイクル時間が短縮される。
【図面の簡単な説明】
第１図は、本発明によるキャッシュ実施態様のデータ経
路を示す構成図である。 第２図は、７２／６４ハミング・コードを用いたＦＣＣ
キャッシュの簡単な実施態様の動作を示すデータ・フロ
ー図である。 第３図は、中央演算処理装置及びキャッシュを包む処理
装置全体の構成図である。 第４図は、本発明の１態様による２ＫＸ７２キヤツシユ
・アレイの構成を示す構成図である。 第５図は、キャッシュ・アレイのビット線がどのように
入力線及び出力線に接続されるかを示す、概略構成図で
ある。 第６図は、単一エラーが検出されたときの、本発明によ
るＦＣＣキャッシュ・システムの動作を示す、タイミン
グ図である。

Claims (5)

    【特許請求の範囲】
  1. （１）キャッシュ・アレイと、 マスクを記憶する第１レジスタと、第１レジスタに接続
    された、前のマスクを記憶する第２レジスタと、メモリ
    ・アドレスを記憶する第３レジスタと、第３レジスタに
    接続された、前のメモリ・アドレスを記憶する第４レジ
    スタと、中央演算処理装置からのデータ出力を記憶する
    第５レジスタと、第５レジスタに接続された、前のデー
    タ出力を記憶する第６レジスタと、キャッシュ・メモリ
    からの出力を記憶する第６レジスタとからなるパイプラ
    イン・レジスタと、 前記キャッシュ・メモリの出力と前記第７レジスタの間
    に接続された、エラー・フラグ及び訂正済みデータを生
    成し、訂正済みデータを第７レジスタ中にラッチする、
    第１エラー検査／訂正回路と、 前記第２レジスタに応答して、前記第７レジスタ中にラ
    ッチされたデータを前記中央演算処理装置からのデータ
    とマージする、マージ回路と、マージ回路とキャッシュ
    ・アレイの入力部との間に接続された、キャッシュ・ア
    レイの前記第４レジスタの内容に対応するアドレスに検
    査ビットと共に前記マージ回路の出力を書き込む前に、
    この出力用の検査ビットを生成する、第２のエラー検査
    ／訂正回路と、 を含む、中央演算処理装置用のパイプライン式エラー検
    査／訂正キャッシュ・メモリ。
  2. （２）さらに、前記キャッシュ・アレイ及び第７レジス
    タからの出力に応答して、前記出力の一つを前記中央演
    算処理装置に送出する第１マルチプレクサを含み、前記
    第１マルチプレクサが、前記第４レジスタ中のアドレス
    が記憶サイクルの後に前記第３レジスタと同じでない場
    合は、前記キャッシュ・アレイの出力を選択し、同じで
    ある場合は、前記第７レジスタの出力を選択することを
    特徴とする、請求項１に記載のパイプライン式エラー検
    査／訂正キャッシュ・メモリ。
  3. （３）前記キャッシュ・メモリが、１サイクルで有効な
    読取り及び書込み動作を可能にするキャッシュ・アレイ
    を有することを特徴とする、請求項１に記載のパイプラ
    イン式エラー検査／訂正キャッシュ・メモリ。
  4. （４）前記キャッシュ・アレイが、 複数のビット線に接続された１ポート式スタティック・
    ランダム・アクセス記憶セルのアレイと、 前記アレイをアドレスする、１つの行デコーダならびに
    第１及び第２の列デコーダと、 複数のバス・トランジスタによって前記ビット線に接続
    された、別々の入力線及び出力線とを含み、 前記バス・トランジスタが、前記ビット線をそれぞれ前
    記入力線及び出力線に接続するように、前記第１及び第
    ２の列デコーダによって別々に制御されることを特徴と
    する、請求項３に記載のパイプライン式エラー検査／訂
    正キャッシュ・メモリ。
  5. （５）複数のビット線に接続された、１ポート式スタテ
    ィック・ランダム・アクセス記憶セルのアレイと、 前記アレイをアドレスする、１つの行デコーダならびに
    第１及び第２の列デコーダと、 複数のバス・トランジスタによって前記ビット線に接続
    された別々の入力線及び出力線とを含み、前記バス・ト
    ランジスタが、前記ビット線をそれぞれ前記入力線及び
    出力線に接続するように、第１及び第２の列デコーダに
    よって別々に制御されることを特徴とする、１ポート・
    アレイの密度をもつ実効２ポート式メモリ・アレイを実
    現するキャッシュ・メモリ・アレイ。
JP2226818A 1989-09-19 1990-08-30 パイプライン式エラー検査／訂正キヤツシユ・メモリ及びキヤツシユ・メモリ・アレイ Granted JPH03108041A (ja)

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