JPH0531178B2 - - Google Patents
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- JPH0531178B2 JPH0531178B2 JP2226818A JP22681890A JPH0531178B2 JP H0531178 B2 JPH0531178 B2 JP H0531178B2 JP 2226818 A JP2226818 A JP 2226818A JP 22681890 A JP22681890 A JP 22681890A JP H0531178 B2 JPH0531178 B2 JP H0531178B2
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- 238000012937 correction Methods 0.000 claims abstract description 24
- 238000012545 processing Methods 0.000 claims description 14
- 238000012360 testing method Methods 0.000 claims description 7
- 238000003491 array Methods 0.000 claims description 4
- 210000000352 storage cell Anatomy 0.000 claims description 4
- 230000003068 static effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 14
- 238000001514 detection method Methods 0.000 abstract description 6
- 230000006870 function Effects 0.000 abstract description 2
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- 239000000872 buffer Substances 0.000 description 4
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- 238000013461 design Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
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- 230000007423 decrease Effects 0.000 description 1
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- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0853—Cache with multiport tag or data arrays
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、一般に、汎用デイジタル・コンピユ
ータにおけるエラー検査及び訂正（ECC）に関
し、より詳しくは、キヤツシユ・メモリ中でパイ
プライン式エラー検査及び訂正を実施することに
関する。
ータにおけるエラー検査及び訂正（ECC）に関
し、より詳しくは、キヤツシユ・メモリ中でパイ
プライン式エラー検査及び訂正を実施することに
関する。
Ｂ 従来の技術
キヤツシユ・メモリは、頻繁にアクセスされる
命令及びデータを含む、高速バツフア記憶機構で
ある。このようなメモリは、典型的には、コンピ
ユータ・システムの中央演算処理装置（CPU）
と、アクセス時間がキヤツシユ・メモリよりもず
つとかかる大容量記憶装置や主記憶装置または直
接アクセス記憶装置（DASD）との間で使用され
る。つまり、キヤツシユ・メモリの目的は、アク
セス時間を削減し、それによつてCPUの処理効
率を最大にすることにある。
命令及びデータを含む、高速バツフア記憶機構で
ある。このようなメモリは、典型的には、コンピ
ユータ・システムの中央演算処理装置（CPU）
と、アクセス時間がキヤツシユ・メモリよりもず
つとかかる大容量記憶装置や主記憶装置または直
接アクセス記憶装置（DASD）との間で使用され
る。つまり、キヤツシユ・メモリの目的は、アク
セス時間を削減し、それによつてCPUの処理効
率を最大にすることにある。
キヤツシユの大きさが増加し、記憶セルの大き
さが減少するのに応じて、キヤツシユのソフト・
エラー率が著しく増大する可能性がある。このこ
とは、多くの応用分野にとつて信頼生の上で重要
な問題を提起している。
さが減少するのに応じて、キヤツシユのソフト・
エラー率が著しく増大する可能性がある。このこ
とは、多くの応用分野にとつて信頼生の上で重要
な問題を提起している。
大部分のキヤツシユ応用分野でソフト・エラー
から防護する単一エラー訂正／２重エラー検出用
のエラー検査／訂正（ECC）方式が、当技術分
野では既知である。書込みの際、データがECC
ビツト生成回路（たとえば、ハミング・コードを
使用している場合にはハミング回路）に供給され
て、ECCビツトを生成し、それがデータと共に
キヤツシユ・アレイに書き込まれる。読取りの際
は、データ及びECCビツトがハミング回路に供
給されて、シンドローム・ビツトを生成し、それ
がデコーダの入力として使用される。次いで、単
一不正ビツトがあれば訂正するために、デコーダ
の出力をデータと排他的論理和をとる。単一エラ
ー及び２重エラーのエラー・フラグも、デコーダ
によつて生成される。単一エラー・フラグを検出
すると、訂正済みデータ及びアドレスがラツチさ
れる。次いで、訂正済みデータをキヤツシユ・ア
レイに書き戻すことにより、キヤツシユ・アレイ
における単一エラーを訂正する。２重エラーを検
出したとき、システムが回復不能なこともある。
ただし、その発生確率は実際に問題とならないぐ
らい低い。
から防護する単一エラー訂正／２重エラー検出用
のエラー検査／訂正（ECC）方式が、当技術分
野では既知である。書込みの際、データがECC
ビツト生成回路（たとえば、ハミング・コードを
使用している場合にはハミング回路）に供給され
て、ECCビツトを生成し、それがデータと共に
キヤツシユ・アレイに書き込まれる。読取りの際
は、データ及びECCビツトがハミング回路に供
給されて、シンドローム・ビツトを生成し、それ
がデコーダの入力として使用される。次いで、単
一不正ビツトがあれば訂正するために、デコーダ
の出力をデータと排他的論理和をとる。単一エラ
ー及び２重エラーのエラー・フラグも、デコーダ
によつて生成される。単一エラー・フラグを検出
すると、訂正済みデータ及びアドレスがラツチさ
れる。次いで、訂正済みデータをキヤツシユ・ア
レイに書き戻すことにより、キヤツシユ・アレイ
における単一エラーを訂正する。２重エラーを検
出したとき、システムが回復不能なこともある。
ただし、その発生確率は実際に問題とならないぐ
らい低い。
エラー検査／訂正を実施するには、もう一つ面
倒なことがある。つまり、STORE（記憶）の最
小単位は、大部分の汎用デイジタル・コンピユー
タ・アーキテクチヤ（たとえばIBM Ｓ／370、
DEC VAX、Intel 80386）では１バイトである。
したがつて、ECCキヤツシユの簡単な実施態様
は、13/8ハミング・コートを使用して、各バイト
ごとにエラー訂正用に別々の検査ビツト（ECC
ビツト）を設けるものである。ただし、この方式
のオーバーヘツドは非常に大きい。72/64や137/1
２８ハミング・コードによる実施態様など、より広
いデータでのエラー訂正の方が実用的である。
倒なことがある。つまり、STORE（記憶）の最
小単位は、大部分の汎用デイジタル・コンピユー
タ・アーキテクチヤ（たとえばIBM Ｓ／370、
DEC VAX、Intel 80386）では１バイトである。
したがつて、ECCキヤツシユの簡単な実施態様
は、13/8ハミング・コートを使用して、各バイト
ごとにエラー訂正用に別々の検査ビツト（ECC
ビツト）を設けるものである。ただし、この方式
のオーバーヘツドは非常に大きい。72/64や137/1
２８ハミング・コードによる実施態様など、より広
いデータでのエラー訂正の方が実用的である。
第２図は、72/64ハミング・コードを用いた
ECCキヤツシユの簡単な実施態様のデータの流
れを示している。このキヤツシユの動作は、
STORE動作のデータの流れ検討すると最も良く
理解できる。ダブルワード中の第２バイトである
バイトをアドレスＡ３で記憶させたいものとする
と、これを実行するのに必要な動作は、次の通り
である。
ECCキヤツシユの簡単な実施態様のデータの流
れを示している。このキヤツシユの動作は、
STORE動作のデータの流れ検討すると最も良く
理解できる。ダブルワード中の第２バイトである
バイトをアドレスＡ３で記憶させたいものとする
と、これを実行するのに必要な動作は、次の通り
である。
１ ダブルワード及び関連する検査ビツトをキヤ
ツシユ・アレイ１２のアドレスＡ３（記憶アド
レス・レジスタ（MAR）１１の現内容）から
読み出す。
ツシユ・アレイ１２のアドレスＡ３（記憶アド
レス・レジスタ（MAR）１１の現内容）から
読み出す。
２ ハミング回路ECC２，１３を通過する。
３ マージ回路１４で、中央演算処理装置からの
データとマージする。すなわち、データの第２
バイトを中央演算処理装置からの新しいデータ
で置き換える。
データとマージする。すなわち、データの第２
バイトを中央演算処理装置からの新しいデータ
で置き換える。
４ ハミング回路ECC１，１５によつて検査ビ
ツトを生成する。
ツトを生成する。
５ 結果（新しいダブルワード及び関連する検査
ビツト）をキヤツシユ・アレイ１２に書き戻
す。
ビツト）をキヤツシユ・アレイ１２に書き戻
す。
この実施態様の問題点は、STORE動作の臨海
経路（クリテイカル・パス）が非常に長くなり、
サイクル時間が許容できないほど増加することで
ある。
経路（クリテイカル・パス）が非常に長くなり、
サイクル時間が許容できないほど増加することで
ある。
従来技術で既知のエラー訂正技法の一例が、
IBMテクニカル・デイスクロージヤ・ブルテン、
Vol.31、No.3（1988年８月）、pp.146〜149に所載
のH.T.オルノヴイツチ（Olnowich）の論文「記
憶帯域幅を増加させ、アクセス・ペナルテイを減
少させるエラー訂正技法（Error Correction
Technique Which Increases Memory
Bandwidth and Reduces Access Penalties）」
に開示されている。ただし、この技法は複式冗長
メモリの実施を必要とし、より高価な高速メモリ
（スタテイツク・ランダム・アクセス記憶チツプ
SRAM）の代りにより低性能のメモリ（ダイナ
ミツク・ランダム・アクセス記憶チツプDRAM）
の２バンクを使用するものである。したがつて、
これは高性能キヤツシユの応用例にとつて適当で
ない。IBMテクニカル・デイスクロージヤ・ブ
ルテン、Vol.16、No.10（1974年３月）、pp.3280
〜3281に所載のF.ツイ（Tsui）の論文「サイク
ル時間が長びくことのないエラー訂正用のメモリ
の配置及び動作（Memory Arrangement and
Operation for ErrorCorrection Without Cycle
−time Prolongation）」に、データ・ビツト用
のメモリ・アレイが検査ビツト用のメモリ・アレ
イから分離され、両メモリ・アレイが別々に駆動
され、後者のメモリ・アレイが前者より遅れる時
間遅延を有するようになつている。方式が開示さ
れている。読取り動作の際は、データは正しいも
のと仮定され、エラーが検出された場合は、未訂
正データを用いて開始された動作を再び呼び出
し、訂正済みデータを用いて新しい動作を開始す
る。この方式では、最小単位のSTORE動作でエ
ラーを訂正するために、分離した検査ビツトが必
要である。最新の大部分のデイジタル・システム
用アーキテクチヤ（たとえば370、VAX、80386）
は１バイトがSTORE動作の最小単位なので、こ
の手法のオーバーヘツドは非常に大きく、したが
つて、これは実用的でない。
IBMテクニカル・デイスクロージヤ・ブルテン、
Vol.31、No.3（1988年８月）、pp.146〜149に所載
のH.T.オルノヴイツチ（Olnowich）の論文「記
憶帯域幅を増加させ、アクセス・ペナルテイを減
少させるエラー訂正技法（Error Correction
Technique Which Increases Memory
Bandwidth and Reduces Access Penalties）」
に開示されている。ただし、この技法は複式冗長
メモリの実施を必要とし、より高価な高速メモリ
（スタテイツク・ランダム・アクセス記憶チツプ
SRAM）の代りにより低性能のメモリ（ダイナ
ミツク・ランダム・アクセス記憶チツプDRAM）
の２バンクを使用するものである。したがつて、
これは高性能キヤツシユの応用例にとつて適当で
ない。IBMテクニカル・デイスクロージヤ・ブ
ルテン、Vol.16、No.10（1974年３月）、pp.3280
〜3281に所載のF.ツイ（Tsui）の論文「サイク
ル時間が長びくことのないエラー訂正用のメモリ
の配置及び動作（Memory Arrangement and
Operation for ErrorCorrection Without Cycle
−time Prolongation）」に、データ・ビツト用
のメモリ・アレイが検査ビツト用のメモリ・アレ
イから分離され、両メモリ・アレイが別々に駆動
され、後者のメモリ・アレイが前者より遅れる時
間遅延を有するようになつている。方式が開示さ
れている。読取り動作の際は、データは正しいも
のと仮定され、エラーが検出された場合は、未訂
正データを用いて開始された動作を再び呼び出
し、訂正済みデータを用いて新しい動作を開始す
る。この方式では、最小単位のSTORE動作でエ
ラーを訂正するために、分離した検査ビツトが必
要である。最新の大部分のデイジタル・システム
用アーキテクチヤ（たとえば370、VAX、80386）
は１バイトがSTORE動作の最小単位なので、こ
の手法のオーバーヘツドは非常に大きく、したが
つて、これは実用的でない。
米国特許第4748627号明細書は、エラー訂正機
能をもつ記憶システムを記載している。このシス
テムの目的は、エラーがダイナミツクRAMに蓄
積するのを避けることにある。このことは重要で
はあるが、このシステムは本発明によつて解決さ
れる問題とは完全に異なる問題を対象とする。米
国特許第4672614号明細書は、２組のアドレス・
バツフアを使用することを提案している。より詳
しくは、記憶装置に、独立して動作できる１対の
行アドレス・バツフアが設けられている。一方の
バツフアのアドレス内容に関係するデータに対し
てエラー訂正動作を実行するとき、もう一方のバ
ツフアによつてデータ・セル・アレイのアクセス
動作が行なわれ、それにより、メモリが連続する
読出し動作の一部分を同時に実行できるようにな
る。
能をもつ記憶システムを記載している。このシス
テムの目的は、エラーがダイナミツクRAMに蓄
積するのを避けることにある。このことは重要で
はあるが、このシステムは本発明によつて解決さ
れる問題とは完全に異なる問題を対象とする。米
国特許第4672614号明細書は、２組のアドレス・
バツフアを使用することを提案している。より詳
しくは、記憶装置に、独立して動作できる１対の
行アドレス・バツフアが設けられている。一方の
バツフアのアドレス内容に関係するデータに対し
てエラー訂正動作を実行するとき、もう一方のバ
ツフアによつてデータ・セル・アレイのアクセス
動作が行なわれ、それにより、メモリが連続する
読出し動作の一部分を同時に実行できるようにな
る。
［発明が解決しようとする課題］
本発明の目的は、通常のキヤツシユ・アクセス
時間を増加させずに、キヤツシユ・メモリ用のエ
ラー検査及び訂正機能を提供することにある。
時間を増加させずに、キヤツシユ・メモリ用のエ
ラー検査及び訂正機能を提供することにある。
本発明のもう一つの目的は、実効２ポート式キ
ヤツシユ・アレイを実施し、密度は通常の１ポー
トのキヤツシユ・アレイのままである、新しいメ
モリ構成を提供することにある。
ヤツシユ・アレイを実施し、密度は通常の１ポー
トのキヤツシユ・アレイのままである、新しいメ
モリ構成を提供することにある。
［課題を解決するための手段］
本発明によれば、ECC機能の追加によつて通
常のキヤツシユ・アクセス時間が影響を受けな
い、キヤツシユ・メモリ用の単一エラー訂正／２
重エラー検出機能を実施するための新方式が提供
される。広義に言うと、複数のデータ・バイト用
の検査ビツトが設けられていて、それにより、エ
ラー検出及び訂正技法のオーバーヘツドが低下す
る。単一エラーが検出されると、キヤツシユ・チ
ツプ及びCPUチツプの制御回路によつてサイク
ルが挿入される。
常のキヤツシユ・アクセス時間が影響を受けな
い、キヤツシユ・メモリ用の単一エラー訂正／２
重エラー検出機能を実施するための新方式が提供
される。広義に言うと、複数のデータ・バイト用
の検査ビツトが設けられていて、それにより、エ
ラー検出及び訂正技法のオーバーヘツドが低下す
る。単一エラーが検出されると、キヤツシユ・チ
ツプ及びCPUチツプの制御回路によつてサイク
ルが挿入される。
好ましい実施例では、たとえば72/64ハミン
グ・コードを使つて、複数バイトのデータに対す
るエラー訂正が行なわれる。本発明による１サイ
クル・キヤツシユ設計用の技法は、通常なら、２
ポート式キヤツシユ・アレイ（書込みポート１個
と読取りポート１個）を必要とするはずである。
ただし、真の２ポート式アレイの密度は低すぎ
る。そのため、本発明は、１ポート式アレイで時
間多重化技法を用いて実施し、１ポート式アレイ
の密度をもつが、実効２ポート式アレイを実現す
る。
グ・コードを使つて、複数バイトのデータに対す
るエラー訂正が行なわれる。本発明による１サイ
クル・キヤツシユ設計用の技法は、通常なら、２
ポート式キヤツシユ・アレイ（書込みポート１個
と読取りポート１個）を必要とするはずである。
ただし、真の２ポート式アレイの密度は低すぎ
る。そのため、本発明は、１ポート式アレイで時
間多重化技法を用いて実施し、１ポート式アレイ
の密度をもつが、実効２ポート式アレイを実現す
る。
［実施例］
図面、特に第３図には、汎用デイジタル・コン
ピユータの処理装置の構成が示されている。より
詳しくは、処理装置はCPU（中央演算処理装置）
２１、ならびにCPU２１と主記憶装置及び入出
力システムを含む記憶システムとの間に接続され
たキヤツシユ・メモリ２２から構成されている。
３本のバスが、CPU２１とキヤツシユ・メモリ
２２の間を接続している。これらは、ダブルワー
ド（64ビツト）２方向データ・バス２３，３１ビ
ツト・アドレス・バス２４、制御バス２５であ
る。制御バス２５は、STORE動作中にダブルワ
ード中の修正しようとするバイトの位置を指示す
る制御情報を搬送する。さらに、キヤツシユ２２
と記憶システム及び入出力システムとの間に、２
方向データ・バス２６及びアドレス・バス２７が
設けられている。CPU２１、キヤツシユ２２と、
記憶システム及び入出力システムとの間で、線２
８を介して制御信号が搬送される。
ピユータの処理装置の構成が示されている。より
詳しくは、処理装置はCPU（中央演算処理装置）
２１、ならびにCPU２１と主記憶装置及び入出
力システムを含む記憶システムとの間に接続され
たキヤツシユ・メモリ２２から構成されている。
３本のバスが、CPU２１とキヤツシユ・メモリ
２２の間を接続している。これらは、ダブルワー
ド（64ビツト）２方向データ・バス２３，３１ビ
ツト・アドレス・バス２４、制御バス２５であ
る。制御バス２５は、STORE動作中にダブルワ
ード中の修正しようとするバイトの位置を指示す
る制御情報を搬送する。さらに、キヤツシユ２２
と記憶システム及び入出力システムとの間に、２
方向データ・バス２６及びアドレス・バス２７が
設けられている。CPU２１、キヤツシユ２２と、
記憶システム及び入出力システムとの間で、線２
８を介して制御信号が搬送される。
キヤツシユ２２内に、複数個のレジスタがあ
る。これらは、MASKレジスタ３１、PMASK
レジスタ３２、記憶アドレス・レジスタ
（MAR）３３、PMARレジスタ３４、及びCPU
２１のデータ出力（DO）レジスタ３５に対応す
るPDOレジスタ３６である。PMASKレジスタ
３２は、前のサイクルのMASKレジスタ３１の
内容を記憶する。同様に、PMARレジスタ３４
は前のサイクルのMARレジスタ３３の内容を記
憶し、PDOレジスタ３６は前のサイクルのDOレ
ジスタ３５の内容を記憶する。これらのレジスタ
は、非アーキテクチヤ・パイプライン・レジスタ
であり、この特定実施例においては、エツジ・ト
リガ式Ｄ型フリツプフロツプから構成されるもの
と仮定する。
る。これらは、MASKレジスタ３１、PMASK
レジスタ３２、記憶アドレス・レジスタ
（MAR）３３、PMARレジスタ３４、及びCPU
２１のデータ出力（DO）レジスタ３５に対応す
るPDOレジスタ３６である。PMASKレジスタ
３２は、前のサイクルのMASKレジスタ３１の
内容を記憶する。同様に、PMARレジスタ３４
は前のサイクルのMARレジスタ３３の内容を記
憶し、PDOレジスタ３６は前のサイクルのDOレ
ジスタ３５の内容を記憶する。これらのレジスタ
は、非アーキテクチヤ・パイプライン・レジスタ
であり、この特定実施例においては、エツジ・ト
リガ式Ｄ型フリツプフロツプから構成されるもの
と仮定する。
本発明によるキヤツシユ実施態様のデータ経路
が第１図に示されている。このキヤツシユの動作
は、以下で述べるように、STORE動作及び
FETCH動作のデータの流れを考察すると、よく
理解できる。この例では、72/64ハミング・コー
ドのエラー訂正方式を仮定する。
が第１図に示されている。このキヤツシユの動作
は、以下で述べるように、STORE動作及び
FETCH動作のデータの流れを考察すると、よく
理解できる。この例では、72/64ハミング・コー
ドのエラー訂正方式を仮定する。
Ｉ STORE（記憶）動作
第１サイクル
記憶させる必要のあるバイトが、アドレスＡ１
（実アドレス）をもつダブルワードのＭ１バイト
であると仮定すると、第１サイクルで、アドレス
Ａ１及び記憶しようとするバイトの記憶位置（Ｍ
１）がCPUで生成され、キヤツシユ・アレイ１
２に供給され、記憶しようとするデータ（Ｄ１）
がCPU２１で生成される。
（実アドレス）をもつダブルワードのＭ１バイト
であると仮定すると、第１サイクルで、アドレス
Ａ１及び記憶しようとするバイトの記憶位置（Ｍ
１）がCPUで生成され、キヤツシユ・アレイ１
２に供給され、記憶しようとするデータ（Ｄ１）
がCPU２１で生成される。
第２サイクル
第２サイクルの始めに、Ｍ１，Ａ１，Ｄ１がそ
れぞれMASKレジスタ３１，MARレジスタ３
３、DOレジスタ３５中にラツチされる。第１サ
イクルでのMASKレジスタ３１、MARレジスタ
３３、DOレジスタ３５の内容が、それぞれ
PMASKレジスタ３２、PMARレジスタ３４、
PDOレジスタ３６にラツチされる。アドレスＡ
１は、キヤツシユ・アレイ１２からダブルワード
及び関連する検査ビツトを読み出すためのアドレ
スとしても用いられる。次いで、この出力はハミ
ング回路ECC２，４０に供給されて、エラー・
フラグと単一エラーに対する訂正済みデータとを
生成する。エラーの検出はこのサイクル中で早期
に行なわれるので、キヤツシユの制御回路が次の
サイクルでの行動を決定するのに充分な時間があ
る。
れぞれMASKレジスタ３１，MARレジスタ３
３、DOレジスタ３５中にラツチされる。第１サ
イクルでのMASKレジスタ３１、MARレジスタ
３３、DOレジスタ３５の内容が、それぞれ
PMASKレジスタ３２、PMARレジスタ３４、
PDOレジスタ３６にラツチされる。アドレスＡ
１は、キヤツシユ・アレイ１２からダブルワード
及び関連する検査ビツトを読み出すためのアドレ
スとしても用いられる。次いで、この出力はハミ
ング回路ECC２，４０に供給されて、エラー・
フラグと単一エラーに対する訂正済みデータとを
生成する。エラーの検出はこのサイクル中で早期
に行なわれるので、キヤツシユの制御回路が次の
サイクルでの行動を決定するのに充分な時間があ
る。
第３サイクル
第３サイクルの始めに、ハミング回路ECC２，
４０からの結果がパイプライン・レジスタＲ２，
４２にラツチされる。パイプライン・レジスタ
MASK３１、PMASK３２、MAR３３、
PMAR３４、DO３５、PDO３６もこのサイクル
の始めに更新される。
４０からの結果がパイプライン・レジスタＲ２，
４２にラツチされる。パイプライン・レジスタ
MASK３１、PMASK３２、MAR３３、
PMAR３４、DO３５、PDO３６もこのサイクル
の始めに更新される。
平常動作（ハミング回路ECC２，４０によつ
てエラー・フラグが生成されない）及び単一エラ
ーの場合、訂正済みデータ（レジスタＲ２，４２
の内容）が、PMASKレジスタ３２の内容に応じ
て、マージ回路４４でデータＤ１（PDOレジス
タ３６の内容）とマージされる。次いで、その結
果がハミング回路ECC１，４６に供給されて、
検査ビツトを生成する。次いで、新しいダブルワ
ード及び関連する検査ビツトがキヤツシユ・アレ
イ１２のアドレスＡ１（PMARレジスタ３４の
内容）に書き込まれる。
てエラー・フラグが生成されない）及び単一エラ
ーの場合、訂正済みデータ（レジスタＲ２，４２
の内容）が、PMASKレジスタ３２の内容に応じ
て、マージ回路４４でデータＤ１（PDOレジス
タ３６の内容）とマージされる。次いで、その結
果がハミング回路ECC１，４６に供給されて、
検査ビツトを生成する。次いで、新しいダブルワ
ード及び関連する検査ビツトがキヤツシユ・アレ
イ１２のアドレスＡ１（PMARレジスタ３４の
内容）に書き込まれる。
ダブルワード・エラーが検出された場合、この
問題はECCハードウエアによつて解決できない。
ソフトウエアの例外処理ルーチンを呼び出すた
め、２重エラーのフラグがCPU２１に送り返さ
れる。
問題はECCハードウエアによつて解決できない。
ソフトウエアの例外処理ルーチンを呼び出すた
め、２重エラーのフラグがCPU２１に送り返さ
れる。
STORE動作は完了するのに３サイクルかかる
が、パイプライン化すると、２ポート式キヤツシ
ユ・アレイ（MARレジスタ３３の内容としての
アドレス用の読取りポート１個と、PMARレジ
スタ３４の内容としてのアドレス用の書込みポー
ト１個）を用いて、実効１サイクルのSTOREを
実現することができる。ただし、真の２ポート式
アレイの密度は低すぎて実用的でない。したがつ
て、この問題を解決するための、新しいキヤツシ
ユ・アレイ実施態様を提供する。
が、パイプライン化すると、２ポート式キヤツシ
ユ・アレイ（MARレジスタ３３の内容としての
アドレス用の読取りポート１個と、PMARレジ
スタ３４の内容としてのアドレス用の書込みポー
ト１個）を用いて、実効１サイクルのSTOREを
実現することができる。ただし、真の２ポート式
アレイの密度は低すぎて実用的でない。したがつ
て、この問題を解決するための、新しいキヤツシ
ユ・アレイ実施態様を提供する。
第１図に示すこのキヤツシユのデータ・フロー
から、ハミング回路ECC２，４０に充分な時間
が残るように、キヤツシユ・アレイ１２の読取り
をこのサイクルの前半で完了しておく必要がある
ことがわかる。従来のSRAMのタイミングをさ
らに詳しく検討すると、充分な差信号が入出力線
で発生した後、SRAMアレイのビツト線が入出
力線から切り離された場合、読取り動作が影響を
受けないことがわかる。差信号の発生はサイクル
の前半で実現されるのが通常である。一方、書込
み動作はサイクルの終了前に完了すればよい。し
たがつて、その要件を満たすため、単一ポート
SRAMセル・アレイが適時に多重化できるもの
と仮定するのが論理的である。
から、ハミング回路ECC２，４０に充分な時間
が残るように、キヤツシユ・アレイ１２の読取り
をこのサイクルの前半で完了しておく必要がある
ことがわかる。従来のSRAMのタイミングをさ
らに詳しく検討すると、充分な差信号が入出力線
で発生した後、SRAMアレイのビツト線が入出
力線から切り離された場合、読取り動作が影響を
受けないことがわかる。差信号の発生はサイクル
の前半で実現されるのが通常である。一方、書込
み動作はサイクルの終了前に完了すればよい。し
たがつて、その要件を満たすため、単一ポート
SRAMセル・アレイが適時に多重化できるもの
と仮定するのが論理的である。
第４図は、本発明の好ましい実施例による、
2K×72キヤツシユ・アレイの構成を示す。より
詳しくは、キヤツシユ・アレイは、４象限に配置
された４個の36Kブロツク・アレイ５０，５１，
５２，５３から構成されている。通常の単一ポー
ト式キヤツシユ・アレイの密度を実現するため、
在来型の単一ポートSRAMセル及び１個の行デ
コーダ５４で記憶セル・アレイが実施される。た
だし、在来型のSRAMアレイと違つて、このキ
ヤツシユ・アレイの入力と出力は分離されてい
て、通常のように１個でなく、２個の列デコーダ
５５及び５７から構成されている。列デコーダ５
５は、サイクルの前半だけ活動化され、入力アド
レスとしてMARレジスタ３３の内容を使用し、
第５図により詳しく示すように、ビツト線から出
力線５６へのビツト・スイツチ（パス・トランジ
スタ）を制御する。列デコーダ５７は、サイクル
の後半だけ活動化され、（列デコーダ５５のサイ
クルとは重ならない）、入力アドレスとして
PMARレジスタ３４の内容を使用し、第５図に
示すように、ビツト線から入力線５８へのビツ
ト・スイツチ（パス・トランジスタ）を制御す
る。
2K×72キヤツシユ・アレイの構成を示す。より
詳しくは、キヤツシユ・アレイは、４象限に配置
された４個の36Kブロツク・アレイ５０，５１，
５２，５３から構成されている。通常の単一ポー
ト式キヤツシユ・アレイの密度を実現するため、
在来型の単一ポートSRAMセル及び１個の行デ
コーダ５４で記憶セル・アレイが実施される。た
だし、在来型のSRAMアレイと違つて、このキ
ヤツシユ・アレイの入力と出力は分離されてい
て、通常のように１個でなく、２個の列デコーダ
５５及び５７から構成されている。列デコーダ５
５は、サイクルの前半だけ活動化され、入力アド
レスとしてMARレジスタ３３の内容を使用し、
第５図により詳しく示すように、ビツト線から出
力線５６へのビツト・スイツチ（パス・トランジ
スタ）を制御する。列デコーダ５７は、サイクル
の後半だけ活動化され、（列デコーダ５５のサイ
クルとは重ならない）、入力アドレスとして
PMARレジスタ３４の内容を使用し、第５図に
示すように、ビツト線から入力線５８へのビツ
ト・スイツチ（パス・トランジスタ）を制御す
る。
サイクルの前半で、マルチプレクサ６１により
MAR３３からの出力が列デコーダ５４への入力
アドレスとして選択される。列デコータ５５によ
つて選択されたビツト線が出力線５６に接続され
て、MARレジスタ３３の内容としてのアドレス
からデータが読み出される。サイクルの後半で選
択されたワード線上のセルの内容の予期しない変
化をひき起こす可能性のある大きな電圧のスイン
グを避けるため、在来型SRAM設計で用いられ
ているようなビツト線電圧スイング制限回路を用
いるべきである。このような回路の例は、たとえ
ばIEEE Journal of Solid−State Circuits、
Vol.24、No.4（1989年８月）、pp.859〜867に所載
のテリーI.チヤペル（Terry I.Chappell）等の論
文「エミツタ結合型論理インタフエースを備えた
3.5ns／77K及び6.2ns／300Kの64 CMOS RAM
（A3.5−ns／77K and 6.2−ns／300K64KCMOS
RAM with ECL Interfaces）」、及び同誌
pp.1021〜1026に所載のタンバ・ノブオ等の論文
「8ns 256KバイポーラCMOS RAM（8ns 256K
BiCMOS RAM）」に記載されている。
MAR３３からの出力が列デコーダ５４への入力
アドレスとして選択される。列デコータ５５によ
つて選択されたビツト線が出力線５６に接続され
て、MARレジスタ３３の内容としてのアドレス
からデータが読み出される。サイクルの後半で選
択されたワード線上のセルの内容の予期しない変
化をひき起こす可能性のある大きな電圧のスイン
グを避けるため、在来型SRAM設計で用いられ
ているようなビツト線電圧スイング制限回路を用
いるべきである。このような回路の例は、たとえ
ばIEEE Journal of Solid−State Circuits、
Vol.24、No.4（1989年８月）、pp.859〜867に所載
のテリーI.チヤペル（Terry I.Chappell）等の論
文「エミツタ結合型論理インタフエースを備えた
3.5ns／77K及び6.2ns／300Kの64 CMOS RAM
（A3.5−ns／77K and 6.2−ns／300K64KCMOS
RAM with ECL Interfaces）」、及び同誌
pp.1021〜1026に所載のタンバ・ノブオ等の論文
「8ns 256KバイポーラCMOS RAM（8ns 256K
BiCMOS RAM）」に記載されている。
このサイクルの後半で、マルチプレクサ６１に
よりPMARレジスタ３４からの出力が行デコー
ダ５４用の入力アドレスとして選択される。列デ
コーダ５７によつて、選択されたビツト線が入力
線５８に接続されて、PMARレジスタ３４の内
容としてのアドレスにデータが書き込まれる。
よりPMARレジスタ３４からの出力が行デコー
ダ５４用の入力アドレスとして選択される。列デ
コーダ５７によつて、選択されたビツト線が入力
線５８に接続されて、PMARレジスタ３４の内
容としてのアドレスにデータが書き込まれる。
FETCH（取出し）動作
第１サイクル
取り出そうとするデータがアドレスＡ２（実アド
レス）をもつダブルワードであると仮定すると、
第１サイクルで、Ａ２がCPU２１中で生成され、
キヤツシユ２２に送られる（第３図）。
レス）をもつダブルワードであると仮定すると、
第１サイクルで、Ａ２がCPU２１中で生成され、
キヤツシユ２２に送られる（第３図）。
第２サイクル
第２サイクルの始めに、アドレスＡ２がMAR
レジスタ３３中にラツチされる。アドレスＡ２は
ダブルワード及び関連する検査ビツトをキヤツシ
ユ・アレイ１２から読み出すためのアドレスとし
ても使用される。アドレスＡ２がこのFETCHサ
イクルの直前のSTOREサイクルのアドレスと同
じでない場合には、キヤツシユ・アレイ１２の出
力がマルチプレクサによつて選択され、CPU２
１に送られる。この場合、キヤツシユ・アレイ１
２からの出力はまだ更新されていず、マルチプレ
クサ４５によつて選択されたレジスタＲ２，４２
の内容がCPU２１に送られる。
レジスタ３３中にラツチされる。アドレスＡ２は
ダブルワード及び関連する検査ビツトをキヤツシ
ユ・アレイ１２から読み出すためのアドレスとし
ても使用される。アドレスＡ２がこのFETCHサ
イクルの直前のSTOREサイクルのアドレスと同
じでない場合には、キヤツシユ・アレイ１２の出
力がマルチプレクサによつて選択され、CPU２
１に送られる。この場合、キヤツシユ・アレイ１
２からの出力はまだ更新されていず、マルチプレ
クサ４５によつて選択されたレジスタＲ２，４２
の内容がCPU２１に送られる。
キヤツシユ・アレイ１２からの出力は、ハミン
グECC２，４０にも供給されて、単一エラーに
対するエラー・フラツグ及び訂正済みデータを生
成する。
グECC２，４０にも供給されて、単一エラーに
対するエラー・フラツグ及び訂正済みデータを生
成する。
エラーの検出は、このサイクル中で早期に行な
われるので、キヤツシユ２２の制御回路が次のサ
イクルでの行動を決定するのに充分な時間があ
る。制御回路は、こうした状況で、次のサイクル
の始めにパイプライン・レジスタMASK３１，
PMASK３２，MAR３３，PMAR３４，DO３
５，PDO３６が更新されるのを防止する。エラ
ー・フラグはまた、CPU２１に送られて、今送
られたばかりのデータが正しくないことをCPU
に通知する。訂正済みデータが次のサイクルで再
び送り出される。
われるので、キヤツシユ２２の制御回路が次のサ
イクルでの行動を決定するのに充分な時間があ
る。制御回路は、こうした状況で、次のサイクル
の始めにパイプライン・レジスタMASK３１，
PMASK３２，MAR３３，PMAR３４，DO３
５，PDO３６が更新されるのを防止する。エラ
ー・フラグはまた、CPU２１に送られて、今送
られたばかりのデータが正しくないことをCPU
に通知する。訂正済みデータが次のサイクルで再
び送り出される。
第３サイクル
このサイクルは、単一エラーの場合にだけ必要
であり、キヤツシユの制御回路によつて挿入され
る。第３サイクルの始めに、ハミング回路ECC
２，４０からの結果がパイプライン・レジスタＲ
２，４２中にラツチされ、次いで。マルチプレク
サ４５によつて選択されたCPU２１に送られる。
第１図に示すように、エラーの蓄積を避けるた
め、マージ回路４４及びハミング回路４６を介し
て、レジスタＲ２，４２中の訂正済みデータをキ
ヤツシユ・アレイ２２に書き込み戻す必要があ
る。エラー・フラグは、CPU２１にも送られる。
ただし、チツプ交差遅延により、これらの信号は
サイクル終了前に受け取ることができず、CPU
の制御回路が応答するには遅すぎる。ただし、次
のサイクルでクロツクを保持するのに充分な時間
がある。
であり、キヤツシユの制御回路によつて挿入され
る。第３サイクルの始めに、ハミング回路ECC
２，４０からの結果がパイプライン・レジスタＲ
２，４２中にラツチされ、次いで。マルチプレク
サ４５によつて選択されたCPU２１に送られる。
第１図に示すように、エラーの蓄積を避けるた
め、マージ回路４４及びハミング回路４６を介し
て、レジスタＲ２，４２中の訂正済みデータをキ
ヤツシユ・アレイ２２に書き込み戻す必要があ
る。エラー・フラグは、CPU２１にも送られる。
ただし、チツプ交差遅延により、これらの信号は
サイクル終了前に受け取ることができず、CPU
の制御回路が応答するには遅すぎる。ただし、次
のサイクルでクロツクを保持するのに充分な時間
がある。
STORE動作中に単一エラーが検出された場合
のSTORE−FETCH−FETCHサイクルに対す
るクロツク信号（CLK）が、第６図に示されて
いる。CPUの実行装置用のクロツク信号は、キ
ヤツシユ・チツプによつて解除されるまで、高レ
ベルに保持される。この場合、CPU及び記憶管
理ユニツト（MMU）は、機械状態がクロツク中
に低レベルに修正されて、CPU及び記憶管理ユ
ニツト（MMU）用のサイクルがちようど２クロ
ツク周期に及ぶように設計されている。この特定
の場合、そのクロツクは次のサイクルで解除され
る。サイクルは、ちようど２クロツク周期に及
ぶ。この追加クロツク・サイクルを有するキヤツ
シユ・チツプの動作は、正常のサイクルとほとん
ど同じである。マルチプレクサ４５を使用する
と、FETCH動作の重要経路からハミング回路
ECC２，４０の遅延を除去して、サイクル時間
を短縮するバイパスが実現される。パイプライ
ン・レジスタＲ２，４２、PMASK３２、
PMAR３３、PDO３６を使用してSTORE動作
をパイプライン化することによつても、サイクル
時間が短縮される。
のSTORE−FETCH−FETCHサイクルに対す
るクロツク信号（CLK）が、第６図に示されて
いる。CPUの実行装置用のクロツク信号は、キ
ヤツシユ・チツプによつて解除されるまで、高レ
ベルに保持される。この場合、CPU及び記憶管
理ユニツト（MMU）は、機械状態がクロツク中
に低レベルに修正されて、CPU及び記憶管理ユ
ニツト（MMU）用のサイクルがちようど２クロ
ツク周期に及ぶように設計されている。この特定
の場合、そのクロツクは次のサイクルで解除され
る。サイクルは、ちようど２クロツク周期に及
ぶ。この追加クロツク・サイクルを有するキヤツ
シユ・チツプの動作は、正常のサイクルとほとん
ど同じである。マルチプレクサ４５を使用する
と、FETCH動作の重要経路からハミング回路
ECC２，４０の遅延を除去して、サイクル時間
を短縮するバイパスが実現される。パイプライ
ン・レジスタＲ２，４２、PMASK３２、
PMAR３３、PDO３６を使用してSTORE動作
をパイプライン化することによつても、サイクル
時間が短縮される。
第１図は、本発明によるキヤツシユ実施態様の
データ経路を示す構成図である。第２図は、72/6
４ハミング・コードを用いたECCキヤツシユの簡
単な実施態様の動作を示すデータ・フロー図であ
る。第３図は、中央演算処理装置及びキヤツシユ
を包む処理装置全体の構成図である。第４図は、
本発明の１態様による2K×72キヤツシユ・アレ
イの構成を示す構成図である。第５図は、キヤツ
シユ・アレイのビツト線がどのように入力線及び
出力線に接続されるかを示す、概略構成図であ
る。第６図は、単一エラーが検出されたときの、
本発明によるECCキヤツシユ・システムの動作
を示す、タイミング図である。 １２……キヤツシユ・アレイ、２１……中央演
算処理装置（CPU）、２２……キヤツシユ・メモ
リ、３１……マスク・レジスタ（MASK）、３２
……前マスク・レジスタ（PMASK）、３３……
記憶アドレス・レジスタ（MAR）、３４……前
記憶アドレス・レジスタ（PMAR）、３５……デ
ータ出力レジスタ（DO）、３６……前データ出
力レジスタ（PDO）、４０……ハミング回路ECC
２，４２……パイプライン・レジスタＲ２，４４
……マージ回路、４５……マルチプレクサ、４６
……ハミング回路ECC１。
データ経路を示す構成図である。第２図は、72/6
４ハミング・コードを用いたECCキヤツシユの簡
単な実施態様の動作を示すデータ・フロー図であ
る。第３図は、中央演算処理装置及びキヤツシユ
を包む処理装置全体の構成図である。第４図は、
本発明の１態様による2K×72キヤツシユ・アレ
イの構成を示す構成図である。第５図は、キヤツ
シユ・アレイのビツト線がどのように入力線及び
出力線に接続されるかを示す、概略構成図であ
る。第６図は、単一エラーが検出されたときの、
本発明によるECCキヤツシユ・システムの動作
を示す、タイミング図である。 １２……キヤツシユ・アレイ、２１……中央演
算処理装置（CPU）、２２……キヤツシユ・メモ
リ、３１……マスク・レジスタ（MASK）、３２
……前マスク・レジスタ（PMASK）、３３……
記憶アドレス・レジスタ（MAR）、３４……前
記憶アドレス・レジスタ（PMAR）、３５……デ
ータ出力レジスタ（DO）、３６……前データ出
力レジスタ（PDO）、４０……ハミング回路ECC
２，４２……パイプライン・レジスタＲ２，４４
……マージ回路、４５……マルチプレクサ、４６
……ハミング回路ECC１。
Claims (1)
- 【特許請求の範囲】 １ キヤツシユ・アレイと、 マスクを記憶する第１レジスタと、第１レジス
タに接続された、前のマスクを記憶する第２レジ
スタと、メモリ・アドレスを記憶する第３レジス
タと、第３レジスタに接続された、前のメモリ・
アドレスを記憶する第４レジスタと、中央演算処
理装置からのデータ出力を記憶する第５レジスタ
と、第５レジスタに接続された、前のデータ出力
を記憶する第６レジスタと、キヤツシユ・メモリ
からの出力を記憶する第６レジスタとからなるパ
イプライン・レジスタと、 前記キヤツシユ・メモリの出力と前記第７レジ
スタの間に接続された、エラー・フラグ及び訂正
済みデータを生成し、訂正済みデータを第７レジ
スタ中にラツチする、第１エラー検査／訂正回路
と、 前記第２レジスタに応答して、前記第７レジス
タ中にラツチされたデータを前記中央演算処理装
置からのデータとマージする、マージ回路と、 マージ回路とキヤツシユ・アレイの入力部との
間に接続された、キヤツシユ・アレイの前記第４
レジスタの内容に対応するアドレスに検査ビツト
と共に前記マージ回路の出力を書き込む前に、こ
の出力用の検査ビツトを生成する。第２のエラー
検査／訂正回路と、 を含む、中央演算処理装置用のパイプライン式エ
ラー検査／訂正キヤツシユ・メモリ。 ２ さらに、前記キヤツシユ・アレイ及び第７レ
ジスタからの出力に応答して、前記出力の一つを
前記中央演算処理装置に送出する第１マルチプレ
クサを含み、前記第１マルチプレクサが、前記第
４レジスタ中のアドレスが記憶サイクルの後に前
記第３レジスタと同じでない場合は、前記キヤツ
シユ・アレイの出力を選択し、同じである場合
は、前記第７レジスタの出力を選択することを特
徴とする。請求項１に記載のパイプライン式エラ
ー検査／訂正キヤツシユ・メモリ。 ３ 前記キヤツシユ・メモリが、１サイクルで有
効な読取り及び書込み動作を可能にするキヤツシ
ユ・アレイを有することを特徴とする、請求項１
に記載のパイプライン式エラー検査／訂正キヤツ
シユ・メモリ。 ４ 前記キヤツシユ・アレイが、 複数のビツト線に接続された１ポート式スタテ
イツク・ランダム・アクセス記憶セルのアレイ
と、 前記アレイをアドレスする、１つの行デコーダ
ならびに第１及び第２の列デコーダと、 複数のパス・トランジスタによつて前記ビツト
線に接続された、別々の入力線及び出力線とを含
み、 前記パス・トランジスタが、前記ビツト線をそ
れぞれ前記入力線及び出力線に接続するように、
前記第１及び第２の列デコーダによつて別々に制
御されることを特徴とする、請求項３に記載のパ
イプライン式エラー検査／訂正キヤツシユ・メモ
リ。 ５ 複数のビツト線に接続された、１ポート式ス
タテイツク・ランダム・アクセス記憶セルのアレ
イと、 前記アレイをアドレスする、１つの行デコーダ
ならびに第１及び第２の列デコーダと、 複数のパス・トランジスタによつて前記ビツト
線に接続された別々の入力線及び出力線とを含
み、 前記パス・トランジスタが、前記ビツト線をそ
れぞれ前記入力線及び出力線に接続するように、
第１及び第２の列デコーダによつて別々に制御さ
れることを特徴とする、１ポート・アレイの密度
をもつ実効２ポート式メモリ・アレイを実現する
キヤツシユ・メモリ・アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/409,362 US5058116A (en) | 1989-09-19 | 1989-09-19 | Pipelined error checking and correction for cache memories |
| US409362 | 1989-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108041A JPH03108041A (ja) | 1991-05-08 |
| JPH0531178B2 true JPH0531178B2 (ja) | 1993-05-11 |
Family
ID=23620151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226818A Granted JPH03108041A (ja) | 1989-09-19 | 1990-08-30 | パイプライン式エラー検査／訂正キヤツシユ・メモリ及びキヤツシユ・メモリ・アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5058116A (ja) |
| EP (1) | EP0418457B1 (ja) |
| JP (1) | JPH03108041A (ja) |
| DE (1) | DE69031527T2 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359722A (en) * | 1990-07-23 | 1994-10-25 | International Business Machines Corporation | Method for shortening memory fetch time relative to memory store time and controlling recovery in a DRAM |
| US5233616A (en) * | 1990-10-01 | 1993-08-03 | Digital Equipment Corporation | Write-back cache with ECC protection |
| US5274799A (en) * | 1991-01-04 | 1993-12-28 | Array Technology Corporation | Storage device array architecture with copyback cache |
| JPH04290144A (ja) * | 1991-03-19 | 1992-10-14 | Hitachi Ltd | メモリ拡張方式 |
| US5325375A (en) * | 1991-06-28 | 1994-06-28 | Sun Microsystems, Inc. | Method and apparatus for non-atomic level parity protection for storing data in a random access memory |
| US5455939A (en) * | 1992-06-17 | 1995-10-03 | Intel Corporation | Method and apparatus for error detection and correction of data transferred between a CPU and system memory |
| US5493574A (en) * | 1992-09-24 | 1996-02-20 | Zilog, Inc. | Power efficient RAM disk and a method of emulating a rotating memory disk |
| US5438575A (en) * | 1992-11-16 | 1995-08-01 | Ampex Corporation | Data storage system with stale data detector and method of operation |
| JPH0756815A (ja) * | 1993-07-28 | 1995-03-03 | Internatl Business Mach Corp <Ibm> | キャッシュ動作方法及びキャッシュ |
| JPH08106733A (ja) * | 1994-10-07 | 1996-04-23 | Hitachi Ltd | 情報記憶媒体利用システム |
| US5687353A (en) * | 1995-03-03 | 1997-11-11 | Hal Computer Systems, Inc. | Merging data using a merge code from a look-up table and performing ECC generation on the merged data |
| JP3782840B2 (ja) | 1995-07-14 | 2006-06-07 | 株式会社ルネサステクノロジ | 外部記憶装置およびそのメモリアクセス制御方法 |
| US5805787A (en) * | 1995-12-29 | 1998-09-08 | Emc Corporation | Disk based disk cache interfacing system and method |
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| US5774648A (en) * | 1996-10-02 | 1998-06-30 | Mitsubishi Semiconductor Of America, Inc. | Address generator for error control system |
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| US5943686A (en) * | 1997-04-14 | 1999-08-24 | International Business Machines Corporation | Multiple cache directories for non-arbitration concurrent accessing of a cache memory |
| US6085288A (en) * | 1997-04-14 | 2000-07-04 | International Business Machines Corporation | Dual cache directories with respective queue independently executing its content and allowing staggered write operations |
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