JP2571317B2 - Ｅｃｃシステムを有するｄｒａｍ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＣＣシステムを備え
たＤＲＡＭ装置に関し、特にＥＣＣシステムにより生じ
るアクセス遅延を最小限に抑えるインターロックされた
オンチップＥＣＣシステムを備えたＤＲＡＭ装置に関す
る。

【０００２】

【従来の技術】１９７０年代のＤＲＡＭの開発の非常に
早い段階から、設計者達は、ある種のオンチップのエラ
ー回復回路に対する必要を認識してきた。即ち、メモリ
ー・チップを作るため必要な処理ステップ数が多くな
り、製造すべき個々のトランジスタ／コンデンサ・メモ
リー・セル数が多くなると、実際の観点から少なくとも
あるメモリー・セルが適正に機能しなくなることが不可
避である。過去においては、この問題は、予備の（即
ち、「冗長な」）メモリー・セルの行および（または）
列を含め、不良なメモリー・アレイの行／列を冗長な行
／列に切換えることによって処理されていた。

【０００３】しかし、冗長性それ自体がＤＲＡＭの作動
中に生じ得る全てのエラーを有効に正し得ないことが明
確になってきた。特に、初期には適正に作動するメモリ
ー・セルが、一旦実際に使用されると不適性に作動する
ことがある。これは、いわゆる「ソフト・エラー」（例
えば、メモリー・チップが内部にパッケージされた材料
により放射されるアルファ粒子による記憶された電荷の
逸失）か、あるいは「ハード・エラー」（実地に長時間
使用された後に生じるチップ内のメタライゼーションま
たは他の材料における循環的に生じる故障）のいずれか
であり得る。このような両方のタイプのエラーは初期テ
スト後に生じる故に、これらエラーは冗長性によっては
正すことができない。更に、メモリーにおけるセルの行
／列数が増加するに伴い、各冗長線により許される相対
的な障害の範囲は減少する。これらの問題は、ハミング
・コードあるいは水平／垂直（Ｈ−Ｖ）パリティの如き
エラー訂正コード（ＥＣＣ）の使用により対処されてき
た。ハミング・コードの一般的な概要については、Ｃ．
Ｃｈｅｎ等著「半導体メモリー用途に対するエラー訂正
コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ
ｓ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒ
ｙ Ａｐｐｌｉｃａｔｉｏｎｓ）の水準技術の展望」
（ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ
ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ、第２８巻、第２号、
１９８４年３月発行、１２４〜１３４頁）を参照された
い。Ｈ−Ｖパリティにおいては、１つのセル・マトリッ
クスの各行および列毎のパリティ・ビットが生成され
て、訂正のため使用される。ＥＣＣ手法は、典型的に
は、データが多重ビット・ワード形態で読出される比較
的大きなコンピュータ・システムで使用される。この種
のシステム・レベルＥＣＣは現在比較的小さなシステム
においても使用されているが、これは依然としてある程
度のロジックの複雑さおよび（回路コストの増加および
データ・アクセス速度の低下による）経費の双方を増
し、これが比較的複雑でないシステムへの実現を遠ざけ
る。 これらの用途においては、メモリー性能／信頼性
は、初期テスト後に生じるエラーを訂正するシステム・
レベルＥＣＣが存在しない故に、犠牲を蒙る。

【０００４】この問題に対する解決策は、メモリー・チ
ップ自体にＥＣＣ回路を組み込むことである。これによ
り、効率のよいメモリー性能を向上させると同時に、Ｅ
ＣＣと関連するコストを低下させる。１９８２年６月１
５日発行のＭｉｌｌｅｒの米国特許第４，３３５，４５
９号「歩留まりおよび信頼性が増したワン・チップ・ラ
ンダム・アクセス・メモリー」は、メモリー・チップ上
にハミング・コードＥＣＣを組み込む一般理念に関する
ものである。記憶されたデータは、ＥＣＣ回路により処
理される１２ビット（８データ・ビットおよび４検査ビ
ット）からなるＥＣＣワードで読出される。訂正された
８つのデータ・ビットは８ビット・レジスタへ送られ
る。このレジスタは、単一ビットＩ／Ｏを介する出力の
ため８ビットの１つを選定するアドレス信号を受取る。

【０００５】Ｇａｎｄｈｉ等の論文「オンチップ・エラ
ー検査および訂正を行うダイナミックランダム・アクセ
ス・メモリー（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｉｅｓ ｗｉｔｈ Ｏｎ−Ｃｈｉｐ
Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅ
ｃｔｉｏｎ）」（ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、１９８４年１０月
発行、２８１８〜２８１９頁）もまたオンチップＥＣＣ
の一般理念を開示し、これにおいては読出しデータが記
憶された検査ビットを用いて訂正され、またＤＲＡＭア
レイに記憶されるべきデータに対して新しい検査ビット
がＥＣＣシステムによって生成される。ＥＣＣシステム
は、スタチック・レジスタと通信する。

【０００６】Ｈｉｔａｃｈｉ社に対して譲渡された１９
８９年３月２８日発行のＳｈｉｎｏｄａ等の米国特許第
４，１８７，０５２号「改善されたダミー・セル構成お
よび内蔵されたエラー訂正コード回路を有する半導体メ
モリー」は、異なるＥＣＣワードに現れる故に１つのワ
ード線上の隣接する障害セルがＥＣＣシステムから１ビ
ットの故障として見える（これにより訂正可能である）
ように、特定のダミー・セル形態ならびにワード線を相
互に組合わせる一般理念を開示している。

【０００７】Ｊ．Ｙａｍａｄａの論文「ＤＲＡＭに対す
るセレクタ線と組合わせた内蔵されたＥＣＣ手法」（Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔ
ｅＣｉｒｃｕｉｔｓ、第ＳＣ−２２巻、第５号、１９８
７年１０月発行、８６８〜８７３頁）は、１つのワード
線に沿うメモリー・セルのＨ−Ｖパリティ・マトリック
ス内の位置への割当てが、ワード線に沿う隣接セルが異
なるＨおよびＶグループの要素であるように対角状に行
われるＨ−Ｖパリティを用いるオンチップＥＣＣシステ
ムを開示している。このため、セルをそれらの関連する
Ｈ、Ｖパリティ・チェッカにつなぐ長いセレクタ線を無
くす。このことは、２つの結合パリティ・チェッカとの
組合わせにおいて、オンチップＨＶパリティ・システム
により課され「得る」アクセス・ペナルティを５ナノ秒
程度に短縮する。このような一般的システムはまた、
Ｔ．Ｍａｎｏ等の論文「１６ＭｂＤＲＡＭに対する回路
手法」（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ １９８７、 Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ 論文１．６、２２〜２３
頁）にも開示されている。

【０００８】Ｔ．Ｙａｍａｄａ等の論文「１６ビットコ
ンカレントＥＣＣを備えた４ＭビットＤＲＡＭ」（ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ、第２３巻、第１号、１９８６年２
月発行、２０〜２６頁）は、全ての垂直パリティが同時
にチェックされて、垂直パリティ・セレクタの必要を無
くすオンチップＨ−Ｖ ＥＣＣシステムを開示してい
る。同論文の第６図に示されるように、メモリー・チッ
プは、データを主センス増幅器から１組の中間増幅器
へ、また中間増幅器から列復号スイッチを介してデータ
・ラッチへ送る。ＥＣＣシステムは、データの訂正のた
め中間増幅器とデータ出力間に並列に結合される。

【０００９】Ｋ．Ａｒｉｍｏｔｏ等の論文「埋設された
ＥＣＣを有する速度増強ＤＲＡＭアレイ・アーキテクチ
ャ」（ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｃｉｒｃｕｉｔｓ １９８９、Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、論文８−７）は、
メモリー・アレイが、サブＩ／Ｏバス線と接続される複
数のビット線対からなり、このバス線が更に列復号操作
を介して主Ｉ／Ｏ線と接続されるハミング・コード・オ
ンチップＥＣＣを支持するメモリー構成を開示してい
る。ビット線のデータは、主Ｉ／Ｏ線（ならびにデータ
・レジスタ）が増幅された論理状態を与えられるよう
に、検出の間２回増幅される。検出後、主Ｉ／Ｏ線はロ
ーディングを減らすためサブＩ／Ｏバス線から絶縁され
る。２段の増幅の間、ＥＣＣはサブＩ／Ｏバス線上のデ
ータを受取る。ＥＣＣは最小限度の遅れを有するため、
また検出サイクルの間に作動を開始するため、ページ・
アクセス・モードにおける第１のデータ読出しはエラー
訂正ができない。しかし、その後のデータ読出しはエラ
ー訂正される。

【００１０】Ｍ．Ａｓａｋｕｒａ等の論文「ＥＣＣを備
えた実験的な１ＭｂキャッシュＤＲＡＭ」（ＩＥＥＥ
Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ
ｓ１９８９、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ、論文４−５）は、オンチップＥＣＣを
支持するＤＲＡＭに対するオンチップＳＲＡＭキャッシ
ュを開示している。キャッシュとＤＲＡＭ間のアクセス
は、ＥＣＣ回路を介して行われる。

【００１１】１９８９年８月２２日公開の日本国特公平
０１第２０８７９９号「半導体記憶装置」は、明らにオ
ンチップＥＣＣシステムに対するアクセス・サイクルを
短縮する方法に関するものである。ＪＡＰＩＯのコンピ
ュータ・データベースから得た英語版要約によれば、こ
の特許出願は、従来のＤＲＡＭアレイに記憶されたＥＣ
Ｃワードの検査ビットを記憶するための別個の高速メモ
リー・アレイの使用を教示している。本出願によれば、
検査ビットは、ＥＣＣシステムの全サイクル時間が短縮
されるようにより早く得ることができる。

【００１２】幾つかの文献においては、ＥＣＣ回路およ
び冗長構成の双方が同じメモリー・チップ上に盛込まれ
ている。このような構成の事例は、Ｆｕｊｉｔｓｕ社に
譲渡された１９８７年８月１８日発行のＴａｋｅｍａｅ
の米国特許第４，６８８，２１９号「冗長メモリーおよ
びパリティ能力を備えた半導体メモリー・デバイス」
（残りのセルに対するパリティ・ビットの生成とは別に
冗長列線に対するパリティ・ビットを生成するスイッチ
ング回路の使用によってＨＶパリティが盛込まれたビッ
ト線の冗長構成）、Ｆｕｊｉｔｓｕ社に譲渡された１９
８８年８月３０日発行のＴａｋｅｍａｅの米国特許第
４，７６８，１９３号（主メモリー・アレイに隣接する
アレイが、障害のあるワード線および（または）ビット
線を水平および（または）垂直パリティ・ジェネレータ
からそれぞれ切離すためヒューズが使用されるＨＶ Ｅ
ＣＣシステムに対するワード線とビット線の双方の冗長
構成を提供する）、およびＦｕｒｕｔａｎｉ等の論文
「ＤＲＡＭのための内蔵ハミング・コードＥＣＣ回路」
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ、第２４巻、第１号、１９８
９年２月発行、５０〜５６頁）（冗長性を有するオンチ
ップ・ハミング・コード・システムのための新規のＥＣ
Ｃ回路−本論文は冗長性については詳細に論述していな
い）を含む。

【００１３】本文に述べた従来技術に示されるように、
ＥＣＣをＤＲＡＭチップ上に集積するための多くの公知
の手法が存在する。またオンチップＥＣＣにより課され
るアクセス遅れを最小限に抑える最善の方法については
広い技術展開があることは明らかである。一般に、ＥＣ
Ｃ遅れを最小限に抑えるため当技術において使用される
方法は、ＥＣＣの複雑性の増大および（または）ＤＲＡ
Ｍデータ経路に対する変更を必要とする。このようなＥ
ＣＣの複雑化は設計経費を増加させ、ある場合（例え
ば、Ａｒｉｍｏｔｏの論文）には、ＥＣＣの動作を妥協
させることもある。従って、当技術において、このよう
な設計上の複雑化を招くことなくオンチップＥＣＣの性
能を強化する必要が存在する。

【００１４】

【発明の概要】従って、本発明の一目的は、ＤＲＡＭの
データ経路に対して最小限度の遅れを生じる、オンチッ
プＥＣＣを備えたＤＲＡＭ装置を提供することである。

【００１５】本発明の別の目的は、ＥＣＣの作動を妥協
させることなくアクセスの遅れを最小限に抑える、オン
チップＥＣＣを備えたＤＲＡＭ装置を提供することであ
る。

【００１６】本発明の更に別の目的は、信頼度を強化し
ながら遅れを最小限に抑えるようにＥＣＣシステムの全
ての構成要素を同期させることにある。

【００１７】本発明の上記および他の目的については、
ＥＣＣの性能を妥協させることなくアクセスおよびサイ
クルの両方の遅延時間を最小限に抑えるように、ＤＲＡ
Ｍアレイ、ＥＣＣおよび訂正されたデータを記憶するレ
ジスタ間のデータ・フローがインターロックおよびクロ
ック信号の組合わせにより同期されるオンチップＥＣＣ
システムによって実現される。

【００１８】本発明の一つの態様において、ＤＲＡＭア
レイからのデータ線の性能をシミュレートするダミー・
データ線が付設される。ダミー・データ線が状態を変化
させる時、これはＤＲＡＭデータ線の最も遅いものがＤ
ＲＡＭアレイによりセットされたことを示す。ダミー・
データ線からの信号の関数として、ＥＣＣ回路へのデー
タ入力がイネーブルされ、その結果ＥＣＣがＤＲＡＭセ
ルの有効な論理状態をラッチすることができる。

【００１９】本発明の他の態様においては、データが妥
当である時ＥＣＣからＩ／Ｏピンへのデータ転送を支持
するクロック回路が制御信号を与えるように、第１の早
いインターロック信号がデータ・レジスタにおいて妥当
なデータの充分前に発生される。データがデータ・レジ
スタにおいて有効である時ＥＣＣシステムを回復するた
め、第２の比較的遅いインターロック信号が後で発生さ
れる。

【００２０】本発明に従うＤＲＡＭ装置は、複数個のメ
モリ・セルを有するメモリ・アレイ（１０）と、上記複
数個のメモリ・セルのそれぞれに結合される複数のデー
タ・ライン（ＰＤＬ）と、上記複数個のメモリ・セルの
うち選択されたメモリ・セルを該メモリ・セルに対して
設けられた上記データ・ラインに接続するスイッチ手段
（ＴＢ、ＴＣ）と、上記データ・ラインに接続された入
力段（２０）、該入力段の出力に接続されシンドローム
・ビット（ＳＣ、ＳＴ）を発生する手段（３０Ｓ１ー３
０Ｓ９）、並びに上記入力段の出力及び上記シンドロー
ム・ビット（ＳＣ、ＳＴ）を発生する手段の出力に接続
されたＮＯＲ回路（３６）及びＸＯＲ回路（３８）を有
するＥＣＣブロック（３０）と、上記メモリ・セルと共
に附勢され、該メモリ・セルから上記スイッチ手段を介
して上記データ・ラインに送られるデータが有効となる
期間をシュミレートし、該期間終了を表す第１制御信号
（図３のＤＤＬの降下エッジ）を発生するダミースイッ
チ（ＴＡ）及びダミー・データ・ライン（ＰＤＬ）と、
上記ＥＣＣブロックのＸＯＲ回路（３８）の出力に接続
されたデータ・レジスタ（４０）と、上記シンドローム
・ビット（ＳＣ、ＳＴ）に応答して、該シンドローム・
ビットが有効となってから上記ＮＯＲ回路（３６）が動
作可能となる期間をシュミレートし、該期間の終了時に
第２制御信号（図３のＳＹＮＲＥＤＹの立ち上がりエッ
ジ）を発生して上記ＮＯＲ回路をイネーブルする第１手
段（ＳＹＮＲＥＤＹ２４）と、上記シンドローム・ビッ
ト（ＳＣ、ＳＴ）に応答して、上記ＥＣＣブロックによ
り訂正されたデータが上記ＸＯＲ回路（３８）から上記
データ・レジスタ（４０）に記憶され終える期間をシュ
ミレートし、該期間の終了後に第３制御信号（図３のＰ
ＣＮＸの降下エッジ）を発生する第２手段（ＳＲＶ Ｇ
ＥＮ２７，ＰＣＮＸ２３）と、上記ダミー・データ・ラ
インに接続され、上記第１制御信号（図３のＤＤＬの降
下エッジ）に応答して上記ＥＣＣブロックの入力段（２
０）をイネーブルする信号（図３のＰＣＲの上昇レベ
ル）を発生して上記データ・ラインのデータを上記入力
段（２０）に入力せしめ、そして上記第２手段からの上
記第３制御信号（図３のＰＣＮＸの降下エッジ）に応答
して上記入力段をイネーブルする信号（図３のＰＣＲの
上昇レベル）を停止する第３手段（ＯＲ１１、バッファ
１２７）とを有する。

【００２１】そして、上記第２手段は、上記シンドロー
ム・ビット（ＳＣ、ＳＴ）に応答して、上記ＥＣＣブロ
ック（３０）により訂正されたデータが上記ＸＯＲ回路
（３８）から上記データ・レジスタ（４０）に記憶され
る期間をシュミレートし、該期間終了を表す信号（図３
のＳＲＶの立ち上がりエッジ）を発生する第１回路（Ｓ
ＲＶ ＧＥＮ２７）と、該期間終了を表す信号に応答し
て上記第３制御信号（図３のＰＣＮＸの降下エッジ）を
発生する第２回路（ＰＣＮＸ２３）とを有することを特
徴とする。そして、上記第３制御信号（図３のＰＣＮＸ
の降下エッジ）が上記ＮＯＲ回路及び上記ＸＯＲ回路に
印加されて、該ＮＯＲ回路及びＸＯＲ回路をディスエー
ブルすることを特徴とする。そして、上記ＥＣＣブロッ
クの入力段（２０）の出力線に接続された第４手段（Ｂ
ＵＳＲＳＴ２８）を有し、該第４手段は、上記メモリ・
セルの読み出しサイクルの開始に応答して、上記出力線
を上記大地電位にクランプし、上記第３手段（ＯＲ１
１、バッファ１２７）が発生するイネーブル信号（ＰＣ
Ｒの上昇レベル）に応答して上記出力線を上記大地電位
から切り離し、そして上記イネーブル信号の停止に応答
して上記出力線を上記大地電位にクランプすることを特
徴とする。そして、上記ＥＣＣブロックのシンドローム
・ビット発生手段（３０Ｓ１ー３０Ｓ９）に接続された
第５手段（ＰＣ２５）を有し、該第５手段は、上記メモ
リ・セルの読み出しサイクルの開始に応答して、上記シ
ンドローム発生手段（３０Ｓ１ー３０Ｓ９）をイネーブ
ルし、そして、上記第１回路（ＳＲＶ ＧＥＮ２７）か
らの上記信号（ＳＲＶ）に応答して、上記シンドローム
発生手段をディスエーブルすることを特徴とする。

【００２２】

【実施例】図１においては、オンチップＥＣＣを備えた
ＤＲＡＭの全体ブロック図が示される。ＤＲＡＭアレイ
１０が、複数のプリ・データ線（ＰＤＬ）１５によりＥ
ＣＣブロック３０に接続されている。ＥＣＣ３０からの
訂正されたデータはＳＲＡＭ４０へ送られ、ここからＩ
／Ｏ５０を介してアクセスされる。本発明のメモリー・
アレイは如何なる形態／密度のものでもよいが、アレイ
１０は１６００万ビット（１６Ｍｂ）ＤＲＡＭチップの
４分の１の４Ｍｂを有することが望ましい。このため、
このようなチップは、オンチップの４つの個別のＥＣＣ
システムを有することになる。メモリー・セルは、ＩＢ
Ｍ社に譲渡された１９６８年６月発行のＤｅｎｎａｒｄ
の米国特許第３，３８７，２８６号に全般的に記載され
る如き周知の「１デバイス」ＤＲＡＭタイプ（即ち、ビ
ット線と接続されたセンス増幅器が、記憶された論理状
態を判定するため、コンデンサからの電圧を基準セルか
らの基準電圧と比較する、ゲートがワード線に接続さ
れ、ドレインがビット線に接続され、ソースが蓄積コン
デンサに接続されたＦＥＴ）である。セルは多くの公知
技術のどれかを用いて構成することができるが、基板の
プレート・セルが用いられることが望ましい（蓄積コン
デンサの記憶プレートが、エピタキシャル層を介して電
荷プレートを形成する下層基板まで延びるトレンチに配
置されたドープ重合体により形成される−教示内容が参
考のため本文に引用される、ＩＢＭ社に譲渡された１９
８９年１月発行のＫｅｎｎｙの米国特許第４，８０１，
９８８号参照）。

【００２３】ＤＲＡＭアレイは、４０９６本のワード線
と１０９６ビット線対からなっている。即ち、本発明の
メモリー・アレイにおいては、米国再特許第３２，２８
４号の折り畳みビット線形態を使用することが望まし
い。ＤＲＡＭアレイは、メモリー・コントローラから、
信号ＲＯＷ ＡＤＤＲＥＳＳ ＳＴＲＯＢＥ （ＲＡ
Ｓ）およびＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＳＴＲＯＢ
Ｅ （ＣＡＳ）を受取る。信号ＲＡＳが立ち下がると、
メモリーの作動が開始し、アドレス信号がバッファされ
て復号され、４０９６本のワード線の２本をビット線と
結合されたアレイ・センス増幅器に結合する（このセン
ス増幅器は、ＮＭＯＳおよびＰＭＯＳ相互結合デバイス
からなることが望ましい）。その後、信号ＣＡＳが立ち
下がると、入力アドレス信号が復号されてどのビット線
がアクセスされるかを判定する。しかし、米国特許第５
１３４６１６号の教示内容によれば、１／８復号のみが
前記アレイにおいてなされる。即ち、アレイ１０におけ
る１０９６のビット線対の内、１３７がプリ・データ線
１５に結合される。このため、このアレイは、１３７ビ
ットのエラー訂正ワードＥＣＷを与え、その内の９が検
査ビットであり、１２８がデータ・ビットである。ＣＡ
Ｓの立ち下がり時の残りのアドレス・ビットが、ＳＲＡ
Ｍ４０における１つ以上のビットをアクセスするため使
用される。

【００２４】１３７のプリ・データ線１５は、セル・デ
ータにより駆動されてＥＣＣ３０に対して入力を与え
る。「駆動される」とは、ビット・スイッチがオンとな
りＰＤＬを選択されたビット線に結合する時、ＰＤＬの
幾つかが高い電圧（例えば、３．３ボルト）から低い電
圧（グラウンド）に駆動されるように、ＰＤＬが予めハ
イに充電されることを意味する。実際問題として、どん
なデータ・バス形態でも使用することができるが、実施
においては、ＰＤＬがＤＲＡＭアレイ１０のビット線上
（および、十字状に）置かれて、その間の容量結合を等
しくするようにすることが望ましい（前記米国特許第５
１３４６１６号を参照されたい）。

【００２５】ＥＣＣブロック３０は、２重エラー検出、
単一エラー訂正（ＤＥＤ／ＳＥＣ）能力を与える奇数加
重ハミング・コードを使用する。他のコード（例えば、
水平／垂直パリティ）も使用できるが、最低のコストで
最大のエラー処理ができるので奇数加重ハミングコード
を選ぶことが望ましい。（奇数加重ＥＣＣコードと他の
コード間の更に詳細な比較については、Ｎ．Ｊａｒｗａ
ｌａ等の論文「故障許容ダイナミックＲＡＭのためのオ
ンチップ・エラー制御コーディングのコスト分析」（Ｐ
ｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｓｅｖｅｎｔｅ
ｅｎｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓ
ｉｕｍ ｏｎ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ Ｃｏｍ
ｐｕｔｉｎｇ、ペンシルバニア州ピッツバーグ１９８７
年７月６日〜８日、２７８〜２８３頁を参照された
い。）ＥＣＣブロックの動作は図２に関して詳細に論述
するが、ＥＣＣの主な機能ブロックの一般的動作につい
ては図１に関してここで述べる。ＥＣＣブロック３０
は、４つの主要部分、即ち、シンドローム・ジェネレー
タ３０Ｓ１または３０Ｓ９、シンドローム・バス３２、
ＮＯＲゲート３６およびＸＯＲゲート３８を含む。

【００２６】シンドローム・ジェネレータ３０Ｓ１内に
示されるように、各ジェネレータ（即ち、「シンドロー
ム・ツリー」）は３段の排他的ＯＲ（ＸＯＲ）論理ツリ
ーからなっている。論理ツリーの最初の段１Ｓは第１の
組の４入力ＸＯＲゲートからなり、２番目の段２Ｓは略
々４つの４入力ＸＯＲゲートからなり、最後の段３Ｓは
１つの４入力ＸＯＲゲートである。シンドローム・ジェ
ネレータ３０Ｓ１乃至３０Ｓ９は、相互連結配線レイア
ウトを最適化するため異なる数の入力（特に、それぞれ
５１、５９、５９、５９、５５、５９、６０、４７およ
び５６）を有する。１つのシンドローム・ジェネレータ
のＸＯＲの３つの段は、１２８データ・ビットのサブセ
ットのパリティを与える。この発生されたパリティ・ビ
ットは、前記エラー訂正ワードに対して記憶された検査
ビットの１つの対応するものと比較される。ＰＤＬ線１
５の特定のサブセットおよびそれらの対応する記憶され
た検査ビットのＸＯＲである比較操作が１Ｓ、２Ｓおよ
び３Ｓによって実行される。例示の目的のため、バス３
２に進む矢印がこのＸＯＲ動作の結果であると仮定しよ
う。このＸＯＲ結果はシンドローム・ビットと呼ばれ、
シンドローム・バス３２の各線と接続される。シンドロ
ーム・バス３２は１８ビット幅である（９シンドローム
・ビットの各々の真数および補数即ちＳＴ及びＳＣを伝
送する）。各シンドローム・ジェネレータ３０Ｓ１乃至
３０Ｓ９の第１の段１Ｓに対する入力は、１２８データ
・ビットのサブセットである。各シンドローム・ジェネ
レータは、エラー訂正コード要件に従って一義的なデー
タ・ビットの組を受取る。換言すれば、これらのＸＯＲ
入力は、使用されるエラー訂正コードを定義するパリテ
ィ検査マトリックスに従って、１２８ビットのデータ・
ワードの選択されたサブセットのパリティを計算するよ
うに結ばれる。

【００２７】シンドローム・バスのビットは、エラー訂
正ワードに対する１２８のデータ・ビットの各々に対し
て１つずつ１２８のＮＯＲゲート３６の入力へ与えられ
る。ＮＯＲゲートは従来のアドレス復号器と同じように
働き、シンドローム・ビットは組合わせて１２８ＰＤＬ
のどれが不良ビットを含むかを示す。ＮＯＲゲート３６
の出力はＸＯＲゲート３８の１つの入力へ送られ、ＸＯ
Ｒゲートの各々も対応するデータ・ビットを受取る。与
えられた１つのＮＯＲゲートがその対応するＰＤＬが不
良データを含むことを示すならば、対応するＸＯＲゲー
ト３８は単にこのＰＤＬのデータを反転する。

【００２８】ＥＣＣにより訂正される如きデータ・ビッ
トは、ＸＯＲゲート３８の出力におけるデータ線３５に
よりＳＲＡＭ４０へ送られる。ＳＲＡＭ（即ち、データ
・レジスタ）４０は、従来の４つのデバイスが交差結合
された複数のセルからなっている。ＳＲＡＭからは、デ
ータが、このＳＲＡＭセルの１つ以上からのデータを選
択して駆動するためＣＡＳサイクルの間付勢されたクロ
ック・ドライバ（図示せず）の制御下でＩ／Ｏピン５０
へ送られる。

【００２９】次に、図２に関して、本発明のインターロ
ックされたＥＣＣシステムについて詳細に述べる。以降
の記述においては、「取出し」操作（データがＤＲＡＭ
アレイ１０からＥＣＣ３０を経てＳＲＡＭ４０へ送られ
る）および「書き戻し」操作（データがＳＲＡＭ４０か
らＥＣＣ３０を経てＤＲＡＭアレイ１０へ送られる）に
ついて触れる。本発明のＥＣＣ回路は、各ＥＣＣワード
毎に１２８データ・ビットと９検査ビットを受取る。例
示を容易にするため、これらのビットは、１つのデータ
・ビットＤＢと１つの検査ビットＣＢとして略図的に示
される。

【００３０】最初に、本発明の取出し操作が図２と図３
の波形図の双方に関して記述される。この取出しサイク
ルの開始に先立ち、ＲＡＳおよびＣＡＳの双方はハイで
あり、種々のクロック・ドライバはその回復状態にあ
る。取出しサイクルの開始は、ＲＡＳの立ち下がりエッ
ジによって示される。ローになるＲＡＳは、信号ＡＲＲ
ＡＹ ＲＥＳＴＯＲＥ ＰＨＡＳＥ （ＡＲＮ）を立ち
上がらせる。ＡＲＮは、ＥＣＣ回路を復元から取出しに
仕向けるため用いられる。特に、ＡＲＮの立ち上がりは
ＰＣジェネレータ２５およびＰＣＮＸジェネレータ２３
をハイに駆動し、これはシンドローム・ジェネレータ３
０Ｓ１乃至３０Ｓ９ならびにＮＯＲゲート３６／ＸＯＲ
ゲート３８が入力を受取る用意をさせる。同時に、ＡＲ
Ｎの立ち上がりはＴ／Ｃレシーバ２０が動作を開始する
ようにイネーブルする。ＲＡＳの立ち下がりエッジにお
いて、ＢＵＲＳＴ２８がオンとなり、それぞれＮＭＯＳ
デバイスＴ２８Ａ〜Ｔ２８Ｄを介してＥＣＣバス２１Ａ
〜２１Ｄをグラウンドにクランプする。

【００３１】図２に示されるように、ＤＲＡＭアレイ１
０からのＰＤＬの１つはダミーＰＤＬ（即ち、ＤＤＬ）
である。このＤＤＬは、メモリー・セルと結合されたＰ
ＬＤと同じ一般的な性能特性を与える。換言すれば、Ｄ
ＤＬは、メモリー・セルＭＣＡ、ＭＣＢを介して選択さ
れたワード線とそれぞれ結合されたビット線ｂ１Ａ、ｂ
１Ｂに正常なＰＬＤを結合するビット・スイッチ・デバ
イスＴＢ、ＴＣと同じ性能特性を有するデバイスＴＡを
介してグラウンド線と結合される。転送デバイスＴＡ〜
ＴＣが実際に同じ信号Ｔによりイネーブルにされ、デバ
イスＴＡをイネーブルにする信号は（例えば、ＮＯＲゲ
ートの）全ての転送信号から得られ、信号Ｔは選択され
たビット線をＰＬＤに結合する。ＤＤＬ導体自体はＰＬ
Ｄと同時に形成され、このため、これがＰＬＤドライバ
ＴＢ、ＴＣと略々同じ大きさを有するデバイスにより駆
動されるため、ＰＬＤと同じ立ち上がり／立ち下がりを
有することになる。

【００３２】ＤＤＬは、ＰＬＤと同様にハイに予め充電
される。メモリー・アレイのビット・スイッチＴＢ、Ｔ
Ｃが、ＣＡＳの立ち下がりに、信号Ｔを生じる列デコー
ダによってオンにされる時、ＤＤＬ ＴＡの結合デバイ
スがオンとなってＤＤＬをグラウンドに放電する。実際
問題として、ＤＤＬにおける負荷が正常なＰＬＤのそれ
よりも僅かに大きく、その結果ＤＤＬは各々の論理状態
にセットされる正常なＰＬＤと関連する最悪の遅れをシ
ミュレートする。ＤＤＬは、取出しサイクルの早い部分
においてハイである論理的な復元位相ＰＣＮＸと結合さ
れた第２の入力を有する２入力ＯＲデバイスにより、大
きなバッファ１２７（実際には、一連の２つの従来のＣ
ＭＯＳインバータ）と結合される。バッファ１２７の出
力ＰＣＲはＥＣＣ Ｔ／Ｃレシーバ２０へ送られる。

【００３３】このＥＣＣ Ｔ／Ｃレシーバ２０は、図４
において詳細に示される。信号ＡＲＮの立ち上がりはＰ
ＭＯＳデバイスＴ４、Ｔ５をオフにして、差動線Ｔ、Ｃ
を浮動状態にさせる。ＳＧＥＮ２６からの信号Ｓおよび
ＳＮ（特に、ＳがハイでありＳＮがローである）が、Ｃ
ＭＯＳ伝送ゲートＴＧ１〜ＴＧ４に対してイネーブル入
力を与える。図５に示されるように、ＳＧＥＮ２６はＰ
ＣＮＸによりイネーブル状態にされ、ＯＤＤＬ（ＯＲゲ
ート１１の出力から得たバッファされないＰＣＲバージ
ョン）が立ち下がる時バッファされたＳ、ＳＮ出力を発
生する。図４において、レシーバ２０は、ＮＭＯＳ Ｔ
３をオンにするダミーＰＤＬから信号ＰＣＲを受取るま
で完全にはイネーブルされない。Ｔ３がオンになると、
ＣＭＯＳインバータＴ１、Ｔ２が付勢され、もしＰＤＬ
入力からのデータがハイならば、線Ｔはロー状態にセッ
トされ、線Ｃはハイ状態にセットされ、この状態は各Ｃ
ＭＯＳ伝送ゲートＴＧ１〜ＴＧ４により反転出力へ送ら
れて、ＥＣＣＴがハイとなりＥＣＣＣがローとなる。こ
のため、ＤＤＬにより与えられるインターロック機能の
故に、ＰＤＬ入力が有効になるまではＥＣＣ Ｔ／Ｃレ
シーバ２０はＥＣＣバス２１Ａ、２１Ｂをセットしな
い。「有効」とは、ＰＤＬが充分にローに（少なくと
も、２進論理状態０を示す最高電圧である「最大の正の
ダウン・レベル（ＭＰＤＬ）」まで）引かれてそのデー
タを信頼性をもって読出すことができるようにすること
を意味する。ＣＭＯＳの場合は、ＭＰＤＬは０．７ボル
ト程度であり、そして「最小の正のアップ・レベル（Ｍ
ＰＵＬ）」（２進論理状態１を示す最低電圧）は１．４
ボルト程度である。このインターロックは、ＰＤＬ上の
充分な信号の発生に先立ちＥＣＣバスをセットする故
に、エラー・データのＥＣＣに対する入力を阻止する。
同時に、レシーバ２０の残りの回路（内部Ｔ／Ｃ線、Ｃ
ＭＯＳ伝送ゲート）はＯＤＤＬによりＰＣＲ信号の直前
にイネーブル状態となり、一旦ＰＣＲ信号が立ち上がる
と、レシーバはこれ以上遅れを生じることなく動作し得
る。

【００３４】図２から、ＥＣＣ Ｔ／Ｃレシーバ２０の
ＥＣＣＴおよびＥＣＣＣ出力（ＥＣＣバス２１Ａ、２１
Ｂと対応する）が取出しサイクルの早い部分でＢＵＳＲ
ＳＴによりグラウンドに保持されることに注意された
い。ＰＣＲが立ち上がると、ＢＵＳＲＳＴジェネレータ
２８はＢＵＳＲＳＴ信号を低くして、ＥＣＣバス線２１
Ａ、２１Ｂがレシーバ２０のＥＣＣＴ、ＥＣＣＣ出力に
より駆動されることが出来る。

【００３５】先に述べたように、ＥＣＣバスからのデー
タはＤＣＶＳシンドローム・ジェネレータ３０Ｓ１乃至
３０Ｓ９へ送られ、これは更に９ビットのシンドローム
・バス３２に対してシンドロームを与える。実際問題と
して、シンドローム・ジェネレータ３０Ｓ１乃至３０Ｓ
９内のＸＯＲゲートは従来のロジックを用いて実現する
こともできるが、差動カスコード（ｃａｓｃｏｄｅ）電
圧スイッチ（ＤＣＶＳ）ロジックを使用することが望ま
しい。ＤＣＶＳについては、１９８６年２日発行のＧｒ
ｉｆｆｉｎ等の米国特許第４，５７０，０８４号におい
て詳細に記載され、その教示内容は参考のため本文に引
用される。図６は、ＤＣＶＳ４入力 ＸＯＲの回路図で
ある。トランジスタＴ７乃至Ｔ２０は、差動入力ＡＴ、
ＡＣ乃至ＤＴ、ＤＣを有する４入力ＸＯＲ機能のＮ形の
組合わせロジックを形成する。位相ＰＣが取出しサイク
ルの開始時にハイに駆動されるため、Ｔ／Ｃレシーバ２
０からの差動入力Ａ、Ｂ、ＣおよびＤのＸＯＲの差動出
力が、Ｔ２１、Ｔ２２、Ｔ２５およびＴ２６により形成
されるインバータによりノードＱｔおよびＱｃに駆動さ
れる。漏洩保護は、Ｔ２３およびＴ２７のソフト・ラッ
チ動作により与えられる。シンドローム・ジェネレータ
が自ら調時される、即ち、Ｔ／Ｃレシーバ２０に対する
ようなシンドローム・ジェネレータを付勢するイネーブ
ル／トリガー・クロック信号がないことに注目された
い。シンドローム・ジェネレータは、Ｔ／Ｃレシーバの
クロック動作により有効に同期させられる。即ち、Ｔ／
Ｃレシーバの動作がシンドローム・ジェネレータに対す
るＴ／Ｃ入力が有効であることを保証するため、シンド
ローム・ジェネレータに対する独立的なクロック動作の
必要がない。

【００３６】ＮＯＲゲート３６、ＸＯＲゲート３８が図
７において更に詳細に示される。ＮＭＯＳトランジスタ
Ｔ１Ｘ〜Ｔ９Ｘにより定義されるブロック３６内のＮＯ
Ｒノードの出力が、ＳＹＮＲＥＤＹジェネレータ２４か
らインターロック・パルスＳＹＮＲＥＤＹを受取るＮＭ
ＯＳ Ｔ３１によりイネーブルされる。ＥＲＲＣ出力
は、ＮＯＲＮＯＤＥの立ち下がりエッジにおいて立ち上
がることになる。一方、ＥＲＲＴは、もしＮＯＲＮＯＤ
Ｅがハイのままであるならば、またＳＹＮＲＥＤＹがＴ
２９〜Ｔ３０により形成されるクロックされたインバー
タをイネーブルにする時にのみ立ち上がる。図８に示さ
れるように、ＳＹＮＲＥＤＹジェネレータ２４は、シン
ドローム・バス３２からのシンドローム・ビットＳＣ、
ＳＴの一方が立ち上がりシンドローム・バス３２がアク
ティブ状態にあることを示す時出力を生じる。デバイス
Ｔ３２〜Ｔ３４の相対的な大きさは、ＮＯＲゲート３６
のＮＯＲノードのＴ１Ｘ〜Ｔ９Ｘに対するＳＹＮＤＲＯ
ＭＥ入力が有効となり、ＮＯＲＮＯＤＥがその有効レベ
ルになるまで、ＳＹＮＲＥＤＹパルスが発生されないよ
うにセットされることに注目されたい。特に、これらの
デバイスは、離散的な遅れを生じるために、ＮＯＲノー
ドをなすデバイスよりも著しく長くかつ広い。要約すれ
ば、ＳＣあるいはＳＴが立ち上がる時、対応するトラン
ジスタＴ３２、Ｔ３３がオンとなりＰＭＯＳ Ｔ３５の
ゲートをローに接続して、ＳＹＮＲＥＤＹ出力がインバ
ータＴ３５、Ｔ３６を介して立ち上がるようにする。こ
のように図３に示すように、ＥＲＲＴ、ＥＲＲＣパルス
の発生がシンドローム・データの発生とインターロック
される。更に具体的に言うと、ブロック３６内のＮＯＲ
ノードの出力は、ＳＹＮＲＥＤＹパルスが立ち上がり、
シンドローム・ビットが有効となってからＮＯＲ復号の
適正な動作を保証するに充分な時間が経過したことを示
すまでイネーブルされない。これはＮＯＲデコーダから
の早過ぎる出力がエラー状態を誤って示すことを防止す
る。

【００３７】システムの残りの動作（即ち、不良ビット
を訂正するブロック３８内のＸＯＲの始動、およびＳＲ
ＡＭレジスタに対して訂正された如きデータ・ビットの
伝送）が、ＤＣＶＳ論理ゲートの前記の自己調時性に依
存して自己調時される。特に、ＸＯＲ３８はＮＯＲ３６
からのＥＲＲＴとＥＲＲＣを、またＴ／Ｃレシーバ２０
からのＥＣＣＴとＥＣＣＣを受取り、ＸＯＲ動作を実施
してデータ・レジスタ４０に対して送られる出力ＳＲ
Ｔ、ＳＲＣを与える。

【００３８】上記の如き取出し動作の後、ＥＣＣ回路
が、以後の書き戻しサイクルの間迅速に駆動できるよう
に復元されねばならない。この復元は、ＳＲＶジェネレ
ータ２７によってトリガーされる。図９に示される如き
ＳＲＶジェネレータは、バス３２Ｂからその入力ＳＣ、
ＳＴを受取る。ジェネレータ２７のＳＲＶおよびＳＲＶ
Ｆ出力は、バス３２Ｂ上のシンドローム・ビットがデバ
イスＴ３７、Ｔ３８の１つをオンにすることにより有効
となる時に立ち上がる。これらのＳＲＶおよびＳＲＶＦ
信号は異なる目的のために使用される。第１に、ＳＲＶ
Ｆが立ち上がり、チップのＩ／Ｏパッドに対してＳＲＡ
Ｍセルによりラッチされた訂正データの転送を制御する
クロック・ドライバ（図示せず）をイネーブルする。こ
れらのクロック・ドライバがインバータの大きな遅れを
付加するため、ＳＲＶＦはＳＲＡＭノードが実際に有効
になる前に発生される。即ち、クロック・ドライバと関
連する遅れはＳＲＶＦタイミングの要因とされ、クロッ
ク・ドライバがＳＲＡＭからのデータ転送をイネーブル
する時までに、このＳＲＡＭからのデータが有効となる
ようにする。ＳＲＶはＳＲＶＦの約３／１０ナノ秒後に
立ち上がり、ＥＣＣ回路を復元する。再び、ＳＲＡＭノ
ードが実際に有効となる前にＳＲＶが発生されるが、Ｅ
ＣＣ回路の復元と関連するインバータの遅延は、回路出
力がその復元状態に駆動される時までにＳＲＡＭノード
が有効となる如きものである。かくして、ＥＣＣの復元
は、ＲＡＳサイクルの終りに生じるように調時され、Ｓ
ＲＡＭレジスタ・ブロックに対する有効データの付与と
インターロックされる。このため、ＥＣＣはＤＲＡＭデ
ータを処理する機会を持つまで復元されることを防止さ
れる。更に、ＳＲＶのドライバ・デバイスは、ＥＣＣエ
ラー表示および訂正ブロックのＳＲＴおよびＳＲＣ出力
が訂正データによりＳＲＡＭセルを更新した後に、ＳＲ
Ｖ信号が立ち上がるような大きさである。

【００３９】図１０に更に詳細に示されるように、ＳＲ
Ｖの立ち上がりはジェネレータ２３のＰＣＮＸ出力をオ
フにして、ＥＣＣエラー検出回路３６および訂正回路３
８をディスエーブルする。特に、ＳＲＶが立ち上がる
と、ＮＭＯＳ Ｔ４０がオンになりノードＰＣＯＦＦを
グラウンドに接続する。ＰＣＯＦＦは、ＰＣＮＸ信号を
バッファしてＮＯＲ／ＸＯＲブロック３６、３８により
与えられる大きな負荷を駆動する４個のインバータ段Ｉ
１〜Ｉ４に対する入力を形成する。このように、ＰＣＮ
Ｘ出力はローに駆動される。再び図７に戻って、ＰＣＮ
Ｘ入力がデバイスＴ４１、Ｔ４２をオフにすることによ
りＥＲＲＣ、ＥＲＲＴ出力をディスエーブルし、デバイ
スＴ４３をオンにすることによりＮＯＲノードをディス
エーブルし、またＰＭＯＳデバイスＴ４３〜Ｔ４４をオ
ンにすることによりＸＯＲドライバをディスエーブルす
ることに注目されたい。ＰＣＮＸの立ち下がりエッジは
また、ＳＧＥＮ２６のＳ、ＳＮ出力をして状態を変化さ
せ、これがＥＣＣ Ｔ／Ｃレシーバ２０のＣＭＯＳ伝送
ゲートＴＧ１〜ＴＧ４をオフにする。ＰＣＮＸの立ち下
がりエッジはまたＯＲゲート１１をオフにして、ＰＣＲ
が立ち下がりＥＣＣＴ／Ｃレシーバ２０の両方のＰＤＬ
入力をディスエーブルして、ＢＵＳＲＳＴジェネレータ
２８の出力を立ち上げることにより、グラウンドにＥＣ
Ｃバス２１Ａ、２１Ｂを復元する。

【００４０】最後に、ＳＲＶはまたＰＣジェネレータ２
５の出力をローに駆動して、シンドローム・ジェネレー
タのＤＣＶＳロジックをディスエーブルする（図６参
照）。

【００４１】次に、書き戻しサイクルについて記述す
る。図２および図３に関して、書き戻しサイクルの開始
がＲＡＳの立ち上がりにより示される。ハイになるＲＡ
ＳはＳＲＶジェネレータ２７を復元して、ＲＡＳの立ち
上がりの後に両出力ＳＲＶおよびＳＲＶＦを立ち下がら
せて早く接地させる。ＲＡＳの立ち上がりエッジはまた
ＢＵＳＲＳＴジェネレータ２８をリセットするように働
き、その結果ＥＣＣバス２１Ａ、２１ＢがＮＭＯＳデバ
イス２８Ａ〜２８Ｄをオフにすることによりグラウンド
から遮断される。ＳＲＶの立ち下がりは、シンドローム
・ジェネレータ３０Ｓ１乃至３０Ｓ９を再びイネーブル
するため、ＰＣジェネレータ２５を復元状態から引き出
すように働く。

【００４２】図１１に示されるように、ＲＡＳの立ち上
がりエッジはまた、書込みジェネレータＷＧＥＮ２９の
デバイスＴ４５をオンにするよう働く。ＡＲＮはこの時
依然としてハイであるため、ノードＷＧはローにされ、
Ｗ出力をハイに、ＷＮ出力をローに下げる。これらの信
号はＳＲＡＭバッファ２９Ａ〜２９Ｄへ送られる。書き
戻しサイクルの間、ＳＲＡＭバッファ２９Ａ、２９Ｂは
ＳＲＡＭセルの各々からデータ・ビットＳＲＴ、ＳＲＣ
を受取る。この受取りは、ＳＲＡＭバッファ２９Ａ、２
９ＢをしてＳＲＴ、ＳＲＣビットをＥＣＣバス２１Ａ内
の各線へ送らせるＷ、ＷＮ信号によりイネーブルされ
る。しかし、ＳＲＡＭバッファ２９Ｃ、２９Ｄの場合
は、それらの入力がそれぞれグラウンドおよびＶｄｄに
結ばれることに注目されたい（即ち、Ｗ、ＷＮ信号によ
りイネーブルになる時、ＳＲＡＭバッファ２９Ｃ、２９
ＤはグラウンドおよびＶｄｄをそれぞれＥＣＣバス線２
１Ｂへ送る）。これらの信号は、組合わせて論理的入力
「０」をＥＣＣバス２１Ｂへ与え、シンドローム・ジェ
ネレータ３０Ｓ１乃至３０Ｓ９に対する全ての検査ビッ
ト入力がゼロになるようにする。

【００４３】これは、書き戻しサイクルの間、シンドロ
ーム・ジェネレータを用いてデータに対する新しい検査
ビットを発生するためになされる。先に述べたように、
入力データ・ビットがＥＣＣバス２１Ａへ与えられる。
取出しサイクルに関して述べたように、シンドローム・
ジェネレータ３０Ｓ１乃至３０Ｓ９はこのデータに基い
て検査ビットを生じることになる。しかし、全ての入力
検査ビットが「０」であるため、発生された検査ビット
は新しい検査ビットを形成するため直接送られることに
なる（即ち、取出し操作とは異なり、新たに発生された
検査ビットと古い検査ビット間の比較は行われない）。

【００４４】一旦新しい検査ビットがシンドローム・ジ
ェネレータ３０Ｓ１乃至３０Ｓ９により発生されると、
これらの検査ビットは、取出しサイクルについて述べた
ようにシンドローム・バス３２へ送られる。検査ビット
がこのバスへ送られると、その１つが検査ビット読出し
（ＣＢＲ）ジェネレータ６０へ送られる。ＣＢＲジェネ
レータは、シンドローム準備完了信号ＳＹＮＲＥＤＹジ
ェネレータ２４と同じ方法で構成され、論理状態が信頼
性を以て処理できるようにシンドローム・ジェネレータ
２４におけるビットが充分に立ち上がった時これが出力
を生じる同じ機能を行う。（この場合、ＣＫＢＲＥＤが
ハイでＣＫＢＲＥＤＮがローのようにその出力状態をス
イッチすることによる。）これら信号は、書き戻しイン
バータ６２が新たに発生された検査ビットをシンドロー
ム・バス３２からＥＣＣバス２１Ｂと対応するＰＤＬへ
送ることを可能にする。

【００４５】書き戻しインバータ６２は、図１２におい
て詳細に示されている。ＣＢＲＥＤがハイである時、Ｎ
ＭＯＳ Ｔ４７がオンになる。もし入力検査ビットＣＢ
がハイならば、ＮＭＯＳ Ｔ４８がオンとなり、Ｔ４９
およびＴ５０に対する入力をローに引張る。このため、
Ｔ５０がオンとなりノードＣＢＨをハイにクランプする
間、Ｔ４７はグラウンドから絶縁されることになり、ハ
イの信号をＰＤＬ出力へ与える。もし検査ビットＣＢが
ローならば、デバイスＴ４７はＮＭＯＳ Ｔ５０を介し
て接地されて、（信号ＰＣにより待機中ハイにセットさ
れた）ノードＣＢＨがハイの信号をＰＤＬへ与えるよう
にグラウンドに引張られることになる。書き戻しサイク
ルの終りにＣＫＢＲＥＤＮが立ち下がる（ＣＫＢＲＥＤ
が立ち上がる）時、ＮＭＯＳ Ｔ５１は立ち上がりＰＭ
ＯＳ Ｔ５２は立ち下がってインバータ出力をディスエ
ーブルすることに注目されたい。このため、新しい検査
ビットが対応するＰＤＬへ書込まれる。同様に、書き戻
しインバータ６４がＥＣＣバス２１Ａ上の「補数」信号
（即ち、Ｔ／Ｃレシーバ２０のＥＣＣＣ線に対する入
力）を対応するＰＤＬに接続する。

【００４６】ＤＲＡＭアレイが正確なデータを受取るこ
とを保証するためインターロックが用いられる。この場
合、同じダミー・データ線ＤＤＬがハイに駆動されて、
書き戻しドライバ６２、６４により駆動される如きＰＤ
Ｌが有効な論理状態を有することを信号に対して示す。
ダミー書き戻しドライバ６６はＤＤＬと接続され、ＣＢ
入力がＧＮＤに恒久的に接続されることを除いて、図１
２の書き戻しドライバと同じように構成される。信号Ｃ
ＢＲＥＤ、ＣＢＲＥＤＮが発生されると、ダミー書き戻
しドライバ６６は、ダミー・データ線を、他の書き戻し
ジェネレータと同じ一般的タイミングでＶｄｄへ駆動す
る。ＤＤＬ出力は、ＤＲＡＭ内のビット線のセンス増幅
器に対してイネーブル信号を与えるクロック・ドライバ
（図示せず）へ送られる。このように、ＰＤＬ−ＥＣＣ
Ｔ／Ｃレシーバ・データ転送と同様に、ＥＣＣ回路か
らＰＤＬに対するデータの転送はダミーＰＤＬによりイ
ンターロックされ、データが有効である前に読出されな
いことを保証する。

【００４７】本システムは、以下のように書き戻しの後
にリセットされる。ＤＤＬの立ち上がりはまた、状態を
切換えるＡＲＮを生じるクロック・ジェネレータ（図示
せず）をイネーブルする。この状態が生じると、ＰＣジ
ェネレータ２５がローに復元されて、信号ＰＣをローに
してシンドローム・ジェネレータ３０Ｓ１乃至３０Ｓ９
をオフにする。ＡＲＮの立ち下がりはまた、ＣＢＲジェ
ネレータ６０を復元して書き戻しインバータ６２、６４
ならびにダミー書き戻しドライバ６６をディスエーブル
する。ＡＲＮの立ち下がりはまた、書込みジェネレータ
ＷＧＥＮ２９をリセットしてＳＲＡＭバッファ２９Ａ〜
２９Ｄをディスエーブルする。このように、全ての回路
はサイクルの終りにリセットされて強化された性能を助
長する。

【００４８】このように、本発明のＥＣＣシステム内の
厳密なタイミングが、データ・インターロックおよび自
己調時回路手法の組合わせを用いて慎重に制御されて、
ＥＣＣ性能を妥協させることなくＥＣＣシステムにおけ
る伝搬の遅れを最小限に抑える。このように、本発明
は、ＤＲＡＭに対するオンチップＥＣＣの使用を容易に
して、工場内のＤＲＡＭの歩留まりを向上し、一旦チッ
プが使用現場に出荷されるとその性能を改善するもので
ある。

【００４９】本発明については最善のモードに関して記
載したが、本発明の趣旨および範囲から逸脱することな
く本発明の特徴および教示内容に対して種々の変更が可
能であることを理解すべきである。例えば、本発明のＥ
ＣＣ回路はＣＭＯＳ技術に関して記載したが、ＢｉＣＭ
ＯＳおよびＧａＡｓの如き他の高い性能の技術も使用可
能である。更に、ＤＥＤ／ＳＥＣハミング・コードを用
いたが、他のエラー回復コードも提供することが可能で
ある。

【図面の簡単な説明】

【図１】本発明のオンチップＥＣＣを含むＤＲＡＭのブ
ロック図である。

【図２】図１のＥＣＣシステムの詳細なブロックであ
る。

【図３】図２のＥＣＣシステム内の種々の信号の状態を
示す波形図である。

【図４】ＥＣＣ Ｔ／Ｃレシーバ２０の回路図である。

【図５】ＳＧＥＮジェネレータ２６の回路図である。

【図６】シンドローム・ジェネレータ３０Ｓ１〜３０Ｓ
９の内の１つのＤＣＶＳ ＸＯＲの１つの回路図であ
る。

【図７】ＮＯＲ／ＸＯＲロジック３６、３８の回路図で
ある。

【図８】ＳＹＮＲＥＤＹクロック・ジェネレータ２４の
回路図である。

【図９】ＳＲＶジェネレータ２７の回路図である。

【図１０】ＰＣＮＸクロック・ジェネレータ２３の回路
図である。

【図１１】ＷＧＥＮジェネレータ２９の回路図である。

【図１２】書き戻しドライバ６２〜６６の回路図であ
る。

【符号の説明】

１０ ＤＲＡＭアレイ １１ ＯＲゲート １５ プリ・データ線（ＰＤＬ） ２０ ＥＣＣ Ｔ／Ｃレシーバ ２１ ＥＣＣバス ２３ ＰＣＮＸジェネレータ ２４ ＳＹＮＲＥＤＹジェネレータ ２５ ＰＣジェネレータ ２６ ＳＧＥＮジェネレータ ２７ ＳＲＶジェネレータ ２８ ＢＵＳＲＳＴジェネレータ ２９ ＷＧＥＮ書込みジェネレータ ２９Ａ〜２９Ｄ ＳＲＡＭバッファ ３０ ＥＣＣブロック ３０Ｓ１〜３０Ｓ９ シンドローム・ジェネレータ ３２ シンドローム・バス ３５ データ線 ３６ ＮＯＲゲート ３８ ＸＯＲゲート ４０ データ・レジスタ ５０ Ｉ／Ｏピン ６０ 検査ビット読出し（ＣＢＲ）ジェネレータ ６２ 書き戻しインバータ ６４ 書き戻しインバータ ６６ ダミー書き戻しドライバ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】複数個のメモリ・セルを有するメモリ・ア
   レイと、 上記複数個のメモリ・セルのそれぞれに結合される複数
   のデータ・ラインと、 上記複数個のメモリ・セルのうち選択されたメモリ・セ
   ルを該メモリ・セルに対して設けられた上記データ・ラ
   インに接続するスイッチ手段と、 上記データ・ラインに接続された入力段、該入力段の出
   力に接続されシンドローム・ビットを発生する手段、並
   びに上記入力段の出力及び上記シンドローム・ビットを
   発生する手段の出力に接続されたＮＯＲ回路及びＸＯＲ
   回路を有するＥＣＣブロックと、 上記メモリ・セルと共に附勢され、該メモリ・セルから
   上記スイッチ手段を介して上記データ・ラインに送られ
   るデータが有効となる期間をシュミレートし、該期間終
   了を表す第１制御信号を発生するダミースイッチ及びダ
   ミー・データ・ラインと、 上記ＥＣＣブロックのＸＯＲ回路の出力に接続されたデ
   ータ・レジスタと、 上記シンドローム・ビットに応答して、該シンドローム
   ・ビットが有効となってから上記ＮＯＲ回路が動作可能
   となる期間をシュミレートし、該期間の終了時に第２制
   御信号を発生して上記ＮＯＲ回路をイネーブルする第１
   手段と、 上記シンドローム・ビットに応答して、上記ＥＣＣブロ
   ックにより訂正されたデータが上記ＸＯＲ回路から上記
   データ・レジスタに記憶され終える期間をシュミレート
   し、該期間の終了後に第３制御信号を発生する第２手段
   と、 上記ダミー・データ・ラインに接続され、上記第１制御
   信号に応答して上記ＥＣＣブロックの入力段をイネーブ
   ルする信号を発生して上記データ・ラインのデータを上
   記入力段に入力せしめ、そして上記第２手段からの上記
   第３制御信号に応答して上記入力段をイネーブルする信
   号を停止する第３手段と、 を有するＤＲＡＭ装置。
2. 【請求項２】上記第２手段は、上記シンドローム・ビッ
   トに応答して、上記ＥＣＣブロックにより訂正されたデ
   ータが上記ＸＯＲ回路から上記データ・レジスタに記憶
   される期間をシュミレートし、該期間終了を表す信号を
   発生する第１回路と、該期間終了を表す信号に応答して
   上記第３制御信号を発生する第２回路とを有することを
   特徴とする請求項１記載のＤＲＡＭ装置。
3. 【請求項３】上記第３制御信号が上記ＮＯＲ回路及び上
   記ＸＯＲ回路に印加されて、該ＮＯＲ回路及びＸＯＲ回
   路をディスエーブルすることを特徴とする請求項１記載
   のＤＲＡＭ装置。
4. 【請求項４】上記ＥＣＣブロックの入力段の出力線に接
   続された第４手段を有し、該第４手段は、上記メモリ・
   セルの読み出しサイクルの開始に応答して、上記出力線
   を上記大地電位にクランプし、上記第３手段が発生する
   イネーブル信号に応答して上記出力線を上記大地電位か
   ら切り離し、そして上記イネーブル信号の停止に応答し
   て上記出力線を上記大地電位にクランプすることを特徴
   とする請求項１記載のＤＲＡＭ装置。
5. 【請求項５】上記ＥＣＣブロックのシンドローム・ビッ
   ト発生手段に接続された第５手段を有し、該第５手段
   は、上記メモリ・セルの読み出しサイクルの開始に応答
   して、上記シンドローム発生手段をイネーブルし、そし
   て、上記第１回路からの上記信号に応答して、上記シン
   ドローム発生手段をディスエーブルすることを特徴とす
   る請求項２記載のＤＲＡＭ装置。