JPS62256061A - 冗長構成設定可能主記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大容量メモリ素子の発達又は計算機の主記憶増
加要求に伴い、安価で大容量のメモリ素子をそのシステ
ムの要求するニーズに応じて変化可能な主記憶装置の構
成に関する。

〔従来の技術〕

近年半導体の高集積度、特にメモリ素子については、目
を見はるものがあり、ダイナミックＲＡＭについては、
１Ｍビット（１ｘ　１０＠）　。

スタディＲＡＭについても５１２にビット等のメモリが
市場に出荷されるに、いたっている、又このメモリ素子
を使用する分野においても、１６ビツト、３２ビツトの
１チップＭＰＵ、（１ケで１６Ｍバイト、ＩＧバイト）
等のメモリがアクセス可能となる。一方ビットマップデ
ィスプレイのカラーＣＲＴは、１０２４Ｘ１０２４＝Ｉ
Ｘ１０６ビツト等のメモリを必要とじ又カラー使用とな
ればそれのｘｎで使用され、市場はますます大きくなり
つつある。

しかし高集積度の点から言えばダイナミックＲＡＭ　（
リフレッシュ動作必要）がスタテックＲＡＭの集梗度を
上まわり、メインフレームの主記憶から、ＭＣＰＵの主
記憶に到るまで広く使用されている。

ダイナミックＲＡＭはどのリフレッシュ動作の必要（動
作タイミングの難解）は高集積度、低価格化により、は
とんどのＭＰＵに使用されている。

しかし、プロセスの微細化、パッケージングの問題等に
より最近、ダイナミックＲＡＭのソフトエラーが、一部
の制御用ＭＰＵ等にとって問題となっている。このソフ
トエラーに対しては、ＥＣＣ（エラーコレクテングコー
ド）等の１ビツトエラー、訂正、２ビツトエラー検出の
手伝がありソフトエラーがシステムの信頼性を決定する
ようなシステムは近年採用されつつある。

公知例としては、「日経エレクトロニクス別冊Ｎα２」
　（・１９８４年６月１１日発行）の５５頁〜５７頁「
６４ＭビツートＲＡＭ用製造装置と３次元構造超高速論
理素子間発が急務」、５７頁「ダイナミック型ＭＯ３Ｒ
ＡＭの世界需要子側」がある。

〔発明が解決しようとする問題点〕

しかし、ＥＣＣ機能付メモリは本来の記憶に必要なビッ
トの他に冗長ビットして、ビットが必要となる。又近年
のＭＰＵ　（処理袋りを見ると。

はとんどがバイトマシン（アドレッシングの最少単位が
バイト（８ビツト））でありバイトアクセスに対するＥ
ＣＣメモリを実現するためには８ビツトの他に５ビツト
の冗長ビットを必要とし１６ビツトマシンであれば、８
＋８＋５＋５＝２６ビツト約４０％のオーバヘッドをか
くごしなければならない、しかしメモリの作り方によっ
ては、メモリを１６ビツトして冗長ビットを６ビツトに
し、メモリの動作を必ずワードアクセス（１６ビツト＝
バイト（２ビツト×２））としてメモリを構成すること
も可能であるが、タイミングがメモリのアクセスによっ
ては非常に困難となり、メモリの信頼度によりメモリの
制御回路の方が信頼度が低くなるということも起り易る
。

〔発明の目的〕

本発明の目的は、高集積度大容量；安価なメモリ素子を
使用し、主記憶内のメモリ素子を信頼度に応じて、大適
量パリティチェックメモリ、又１／２容量１ビツトエラ
ー訂正可能パリテイチエツクメモリと切換えて使用可能
な主記憶装置を提供することにある。

〔問題点を解決するための手段〕

本発明はメモリ素子の高集積化、大容量化、ビット単価
の低下により従来の主記憶装置構成とは異って、中信頼
度（パリティチェック）大容量。

高信頼度（パリティチェック×２重書き）、１／２容量
とメモリ構成を簡単に変更可能としたことと、パリティ
チェック＋２重書き、読みによることと、バイト演算に
よることと、誤りビット位置検出可能構成としたことで
ある。これは、これからますますメモリ単価が低下して
いく中で確実に実現可能となる。

〔実施例〕

以下１本発明の実施例について説明する。

第１図に、一般的な主記憶装置の構成例を示す。

図において１はアドレス設定器、２はアドレスコンパレ
ータ、３はメインバスよりのアドレスライン（容量によ
りパッケージをセレクトするためのライン）、６は主記
憶パッケージ内のメモリ番地を選択するためのアドレス
ライン、５はパッケージ内のメモリアクセスのタイミン
グを作成したり。

エラーチェックを実行するタイミングジュネレータ、４
はメモリの動作の指定、開始、終了等を実施するシステ
ムバスコントロール信号（メモリ動作用）、７はパッケ
ージ内のメモリバンクを指定するためのアドレスデコー
ダ、８は主記憶装置内のメモリセルで各バンクに分割さ
れている。第１図ではバイト×２の１６ビツト構成例を
示す、９．１０は各バイト毎のパリティ・チェッカ・ジ
ェネレータ１１．１２は各バイト毎のデータバス（パッ
ケージ内部）、１３．１４はシステムバスに接続するた
めのデータバスバッファである。

マスクよりシステムバス上に該主記憶パッケージ選択ア
ドレスが送出されると、アドレスコンパレータ２がメモ
リバス上のアドレスとアドレス設定器１の一致を検出し
、メモリタイミングジュネレータ５に動作起動を印加す
る。タイミングシネレータ５は、′？スタよりのアクセ
ス要求がリード／ライト又はバイト、ワードアクセスを
判断し、ライトであれば、システムバス上のデータより
パリティチェッカ、ジェネレータ９．１０をジェネレー
タとして動作させパッケージ内アドレスの示すアドレス
にデータを収納する。又マスタに対しては、システムバ
ス上のデータがメモリ内に収納されたことを、コントロ
ールラインの応答信号を使用してマスクに知らせる。次
にマスクよりリード要求が発生した場合は、ライト動作
と逆な動作により、メモリ内の指定アドレスよりデータ
が内部バス１１．１２に出力されると、メモリ素子のア
クセス時間後、パリティチェッカ９．１０が各バイトデ
ータのパリティチェックを実行し、リードデー夕にエラ
ーがなかを判定する。エラーのない場合は、データをシ
ステムバス上に送出し、マスクに対して応答信−号を送
出する。また、パリティエラーが発生した場合は、エラ
ーの応答信号をマスクに送出し、メモリデータがエラー
であることを報告する。

パリティチェックは、ハードウェアも簡単に構成可能な
ための現在は一番多く、メモリのチェック方式として採
いられている。しかし、ハードウェア、タイミングが簡
単になるがために、エラー発生ビットが判明しない又２
ビット以上のエラーが発生すると、検出不可能となる等
の欠点もあるこの内で複数ビット異常は他のＦＣＣ等の
高級なエラー検出訂正方式を採いてもすべて、検出、訂
正することは不可能である。しかし検出することは重要
であるが、本来はエラー箇所が訂正できればメモリとし
てよりペターである。

メモリ素子にダイナミックＲＡＭＩＣ使用において、近
年の線によるソフトエラーが問題となってきた。このエ
ラーは、素子のパシベーション、パッケージ材料の改良
等により改善されているが、・４約同−面積（チップ）
上に４倍素子実装により改善と低下とのいたちご、この
観があるソフトエラーの素子当の値は絶対値で約同じ位
であり、他の故障率に比べかなり高い値いである。

したがって、大容量のメモリを使用するシステムはシス
テムの信頼度グレードに応じて、メモリ装置を使い分け
る必要になる。

第２図に本発明の主記憶装置構成例を示す１図において
、２１はアドレス設定器、２２はアドレスコンパレータ
、２３はメインバスよりのアドレスライン、２４はパッ
ケージ内のメモリアクセスのタイミングを作成したり、
エラーチェック（訂正）を実行するタイミングジェネレ
ータ、２５はメモリの動作指定、開始、終了等を実施す
るシステムコントロール信号（メモリ動作用）、２６は
主記憶パッケージ内のメモリ番地を選択するためのアド
レスライン、２７はパッケージ内のメモリバンクを指定
するためのアドレスデコーダでこの回路内に容量指定（
バンク重複使用レジスタ内蔵）２８．３５は主記憶装置
内のメモリセル、本構成では２８が偶数（ＥＶＥＮ）バ
ンク、３５が奇数（ＯＤＤ）バンクに設定されている。

２９．３０゜３６．３７は各バイト毎のパリティチェッ
カ、ジェネレータ、３１．３２は各バイト毎のパッケー
ジ内部のデータバス、３３．３４はシステムバスに接続
するためのデータバッファ、３８は本発明の特徴である
バイト毎のＥＯＲ回路と、エラーデータのラッチ、リー
ド用ゲート、コントロールレジスタのエラービット検出
回路である。

第３１ｉ！ｌＩに第２図にて示したメモリバンクセレク
タ士アドレス重複レジスタ２７の構成図示を示す図にお
いて２７が重複バンク選択デコーダ、４１はアドレスデ
コーダ、４２．４３はアドレスデコーダ４１へ印加され
るアドレスライン最下位置２本、４４はパッケージ内容
量を１７２にして１重複アクセスを設定するコントロー
ルレジスタでこのＦ／Ｆがセットされている時、メモリ
は重複使用となり容量が１７２となる。また４５は重複
設定コントロールレジスタのコントロールライン。

４６．４７．４８．４９は各メモリバンクのセレクト信
号である。

この回路は重複設定コントロールレジスタ２７がセット
されていなければアドレスライン４２．４３よりセレク
ト信号４６．４７，４Ｂ、４９のバンクセレクトをデコ
ードする。アドレスデコーダとし動作す・る、また、コ
ントロールライン４５より重複設定コントロールレジス
タ４４がセットされるとセレクト信号４６．４７．４８
．４９と重複してメモリが動作する。

第２図を用いて本発明の詳細な説明する。バンクセレク
トデコーダ２７が重複設定でない場合、主記憶の動作は
先述の第１図の動作と同じく実行する。違う点といえば
パリティチェッカ、ジェネレータが２ケ追加されたこと
である。したがって。

メモリ容量はＢＡＮＫＯ＋１＋２＋３のメモリとして動
作する。

次にバンクセレクトデコーダ２７とエラービット検出回
路３８を動作状態とする。この状態で本メモリにマスク
よりライトアクセスが実行される。

マスタよりバイトヌワードのアクセヌ指定によりパリテ
ィチェッカ２９．３６またはパリティチェッカ３０．３
７が動作し、同一データを奇数バンクと偶数バンクの別
々のメモリに収納する。ライト動作は各バイト、または
ワード毎に別々のパリティチェック回路が動作し２つの
アドレスに同一データが収納されることを別にすれば第
１図で示した動作と同一である。

次にリード時における本構成メモリの動作を説明する。

マスクよりリード要求が発生すると、ライトアクセスと
同様でデータの流れが逆な動作を実行する。すなわち、
違うバンクに収納された２つの同一データが別のパリテ
ィチェック回路にてパリティチェックを実施され、パッ
ケージ上のデータバス上に出力される。ここで各々のバ
ンクより出力されたデータがパリティチェック回路２９
．３０．３６．３７にてチェックを実施され、なおかつ
のエラービット検出回路３８のバイト毎ＥＯＲ回路で再
度チェックされ、エラーが検出されなければ、データバ
ッファ３３．３４を経由してシステムパス上にＯＮパス
され、マスクに対して正常応答信号を送出しバスサイク
ルを終信する。

もしリード時に、パリティチェック回路２９゜３０．３
６．３７よりエラーが報告されるとのエラー信号とエラ
ーデータはエラービット検出回路３８に送られ内部デー
タレジスタにラッチされる。

第４１！ｌにぼ°エラービット検出回路３８の構成図が
示されている１図において、３８はエラービット検出回
路、５０はエラー信号回路制御回路でマスク（Ｍ　Ｐ　
Ｕ）外部よりの制御信号やパリティチェック回路のエラ
ー信号６１により内部の動作を制御する回路、ｓｉ、ｓ
ｏは各バイト毎に重複使用時にエラービットを検出する
ためのエラービットを含んだ同一データライン、５２．
５３は重複使用時同一データが伝送されるデータバス、
５５゜５８はエラーを含んだデータを記憶するためのラ
ッチ、５４．５９は、エラーを含んだデータをＭＰＵが
リードバックするためのり−ドバツファ。

５６はエラーを含んだデータ内よりエラービット位置を
検出するためのＥＯＲ回路、５７はＥＯＲ回路で演算後
にエラービットが検出出来たことを示す信号係、６０は
他のバイト回路に使用するための同一回路で１６ビツト
操作（アクセス時）は５１．６０が同時に動作する。６
２はシステムパスよりのバスコントロール信号である。

第５図に第４図エラービット検出回路で２つのバイトよ
りエラービットを検出した場合の例を示す０図に示すよ
うにバイトにエラーがない場合ＥＯＲの結果がオール０
になり、エラーを含めば演算後のバイトに１が残る。

第４図、６１は第２図、２９，３０，３６゜３７のパリ
ティエラー検出回路出力のＯＲ信号である。

本構成ではいずれの各バイトにパリティエラーが発生し
２つのバイトのＥＯＲ結果をハード的にＭＰＵがハード
可能で尚かつ各々のバイトもリード可能であれば、プロ
グラムでビットを修正することも可能であり、ハードウ
ェアを追加しＥＯＲの出力でエラーデータを再度訂正す
れば自動的な訂正も可能となる。

〔発明の効果〕

以上説明したように１本発明によれば、信頼度水準を下
げて使用してもよいシステム、又は同信頼度水準で大容
量メモリを使用したいシステムにおいては、アドレスデ
コーダ（バンク切換）をリニアに設定し、チェックも単
なるパリティチェック方式とする。

又、エラーはデータの訂正処理が必要とするような高信
頼度水準のシステムには、メモリ容量は１／２になるが
、ハードウェア最低であれば、ソフトウェアによるデー
タ訂正構成可能、ハードウェアを追加すればエラーデー
タの自動訂正可能な様に、１台の主記憶装置で内部の構
成をプログラマブル又は、手動設定等により切換ること
が可能な主記憶装置で、安価に構成可能な方法を堤供で
きる。又半導体の後集積化、微細化、低価格により、本
方式はメモリ容量が１／２になるという欠点が長所に変
る。

【図面の簡単な説明】

第１図はオパリテイチェツク機構を採用した主記憶装置
の構成図、第２図は本発明の主記憶装置の構成図、第３
図は本発明の主記憶装置に使用するメモリバンクセレー
クト回路図、第４図は本発明の主記憶装置に使用するバ
イト照合によるニラビット検出回路図、第５図は、各バ
ンクデータのＥＯＲで演算によるエラビット検出の例を
示す図である。

Claims (1)

1. 【特許請求の範囲】 １、計算機に使用する主記憶装置において、バイト毎の
   パリテイチェック機構を有するメモリバンクを複数設け
   、パリテイチェックのみ実施する主記憶装置として動作
   する場合は、各バンクを縦接続（直列）に配置し各バン
   ク毎のアクセスに対してパリテイチェックのみを行い、
   メモリ容量を最大に使用し、また、プログラマブルまた
   は設定によりそのアドレスの容量を１／２として重複使
   用し、同一アドレスに２個の記憶素子を有するメモリと
   して使用し同一データを各々のバンクに各々のパリテイ
   チェック機構を使用し書き込み・読み出す場合２つのバ
   ンクより同時にデータを読み出し、ソフトエラー等によ
   り片側または両側の同一ビット以外のエラーが発生した
   場合、２つのバンクのデータを ＥＯＲ演算を実施し、そのエラー発生ビットを検出可能
   とし、プログラムによるエラーを訂正可能とし、またハ
   ードウェアの適宜応加により自動修正可能な構成となる
   ことを特徴とする冗長構成設定可能主記憶装置。