JP3072168B2 - メモリ動作調停回路 - Google Patents
メモリ動作調停回路Info
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- JP3072168B2 JP3072168B2 JP3311317A JP31131791A JP3072168B2 JP 3072168 B2 JP3072168 B2 JP 3072168B2 JP 3311317 A JP3311317 A JP 3311317A JP 31131791 A JP31131791 A JP 31131791A JP 3072168 B2 JP3072168 B2 JP 3072168B2
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Description
【０００１】
【産業上の利用分野】本発明はメモリの動作要求を調停
する回路に関し、特に相互に非同期に発生するリフレッ
シュ要求とＤＭＡ（Direct Memory Access：直接メモリ
アクセス制御による転送）要求を調停するメモリ動作調
停回路に関する。
する回路に関し、特に相互に非同期に発生するリフレッ
シュ要求とＤＭＡ（Direct Memory Access：直接メモリ
アクセス制御による転送）要求を調停するメモリ動作調
停回路に関する。
【０００２】
【従来の技術】メモリ素子、特にダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）を使用するデータ処
理装置のメモリ動作として、主に以下の３種類がある。
すなわち、１つ目はデータの読み書きを行うためのアク
セス動作、２つ目はＤＲＡＭのリフレッシュ処理を行う
ためのリフレッシュ動作、そして３つ目は外部からの要
求に基づき該メモリのアクセス権、制御権を他の装置に
委譲するＤＭＡ動作である。データ処理装置は上記３つ
の動作を調停し、誤りなくメモリを動作させる必要があ
る。
ム・アクセス・メモリ（ＤＲＡＭ）を使用するデータ処
理装置のメモリ動作として、主に以下の３種類がある。
すなわち、１つ目はデータの読み書きを行うためのアク
セス動作、２つ目はＤＲＡＭのリフレッシュ処理を行う
ためのリフレッシュ動作、そして３つ目は外部からの要
求に基づき該メモリのアクセス権、制御権を他の装置に
委譲するＤＭＡ動作である。データ処理装置は上記３つ
の動作を調停し、誤りなくメモリを動作させる必要があ
る。
【０００３】この調停動作を実現する、同期型システム
における最も簡便な方法として、図５のタイミングチャ
ートに示した調停方法がある。すなわち、定期的に発生
するアクセス要求１回につき１回のリフレッシュ要求を
付随させ、さらにこの対を１サイクルとした時のサイク
ルの終了時にＤＭＡ要求を検証しながらメモリを動作さ
せる方法である。
における最も簡便な方法として、図５のタイミングチャ
ートに示した調停方法がある。すなわち、定期的に発生
するアクセス要求１回につき１回のリフレッシュ要求を
付随させ、さらにこの対を１サイクルとした時のサイク
ルの終了時にＤＭＡ要求を検証しながらメモリを動作さ
せる方法である。
【０００４】一方で、データ駆動型システムのように、
処理すべきデータが発生した時のみそのタイミングでア
クセス動作が行われる非同期型システムが考えられる。
この場合、先ずアクセス動作が定期的且つ確実に実行さ
れるとは限らないため、リフレッシュ動作をアクセス動
作に付随させて行うことはできない。したがって、リフ
レッシュ動作を定期的に行うためには、定期的にリフレ
ッシュ動作要求を発生する手段を設けるなどの対策を必
要とする。この場合、アクセス要求とリフレッシュ要求
の調停は、図６に示したように２つの非同期な入力パル
スに対して、一定の間隔を置き時間的に順序立てたパル
ス列としてこれを出力する合流回路を用いて解決するこ
とができる。上記３つ目の要求であるＤＭＡ要求の調停
も、図６に示す合流回路によりＤＭＡ要求とリフレッシ
ュ要求とを調停し、さらにその調停結果とアクセス要求
とを調停するなどによって基本的には実現することがで
きる。
処理すべきデータが発生した時のみそのタイミングでア
クセス動作が行われる非同期型システムが考えられる。
この場合、先ずアクセス動作が定期的且つ確実に実行さ
れるとは限らないため、リフレッシュ動作をアクセス動
作に付随させて行うことはできない。したがって、リフ
レッシュ動作を定期的に行うためには、定期的にリフレ
ッシュ動作要求を発生する手段を設けるなどの対策を必
要とする。この場合、アクセス要求とリフレッシュ要求
の調停は、図６に示したように２つの非同期な入力パル
スに対して、一定の間隔を置き時間的に順序立てたパル
ス列としてこれを出力する合流回路を用いて解決するこ
とができる。上記３つ目の要求であるＤＭＡ要求の調停
も、図６に示す合流回路によりＤＭＡ要求とリフレッシ
ュ要求とを調停し、さらにその調停結果とアクセス要求
とを調停するなどによって基本的には実現することがで
きる。
【０００５】
【発明が解決しようとする課題】しかし、ＤＭＡ動作の
場合他の２つの動作と性格が異なる面がある。すなわ
ち、アクセスおよびリフレッシュ動作の要求の意味合い
はあくまでトリガリングであり、アクセス動作およびリ
フレッシュ動作に要求する時間は定められた長さであ
る。したがって、要求が受領されさえすれば一定時間後
には動作が終了していると予測することが可能である。
そのため、図６に示したような合流回路を用いることに
よって、調停を実現することができる。
場合他の２つの動作と性格が異なる面がある。すなわ
ち、アクセスおよびリフレッシュ動作の要求の意味合い
はあくまでトリガリングであり、アクセス動作およびリ
フレッシュ動作に要求する時間は定められた長さであ
る。したがって、要求が受領されさえすれば一定時間後
には動作が終了していると予測することが可能である。
そのため、図６に示したような合流回路を用いることに
よって、調停を実現することができる。
【０００６】一方、ＤＭＡ要求の場合、その動作時間の
長さがＤＭＡ要求を発生する装置の意志に従っており、
そのシステムから見た場合不定であるという点が他の２
つの要求と異なる。例えば、リフレッシュ要求とＤＭＡ
要求の調停を図６に示した回路で実現したとして、ＤＭ
Ａ要求とリフレッシュ要求の２つが発生し、前者がわず
かに早かった状況を考える。すると、合流回路は先ずＤ
ＭＡ要求に対応したパルスを出力する。次に一定時間後
リフレッシュ要求に対応したパルスを出力する。しかし
ながら、この時点でＤＭＡ動作が終わっている保証は全
くない。したがって、図６の合流回路のそのままの適用
では、正く調停されていないということになる。そこ
で、本発明は上記事情を考慮してなされたもので、その
目的とするところは、ＤＭＡ要求とリフレッシュ要求の
調停においても正しく動作する簡易なメモリ動作調停回
路を提供することである。
長さがＤＭＡ要求を発生する装置の意志に従っており、
そのシステムから見た場合不定であるという点が他の２
つの要求と異なる。例えば、リフレッシュ要求とＤＭＡ
要求の調停を図６に示した回路で実現したとして、ＤＭ
Ａ要求とリフレッシュ要求の２つが発生し、前者がわず
かに早かった状況を考える。すると、合流回路は先ずＤ
ＭＡ要求に対応したパルスを出力する。次に一定時間後
リフレッシュ要求に対応したパルスを出力する。しかし
ながら、この時点でＤＭＡ動作が終わっている保証は全
くない。したがって、図６の合流回路のそのままの適用
では、正く調停されていないということになる。そこ
で、本発明は上記事情を考慮してなされたもので、その
目的とするところは、ＤＭＡ要求とリフレッシュ要求の
調停においても正しく動作する簡易なメモリ動作調停回
路を提供することである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係るメモリ動作調停回路は、第１の入力
にエッジトリガによるリフレッシュ要求信号を受け、第
２の入力にレベルによるＤＭＡ要求信号を受け、リフレ
ッシュ要求出力信号またはＤＭＡ要求出力信号を選択的
に、その出力に出力するメモリ動作調停回路であって、
上記第１の入力に入力されたエッジトリガによるリフレ
ッシュ要求信号を一時記憶する一時記憶手段と、上記第
１及び第２の入力並びに上記一時記憶手段と、上記出力
との間に介在し、上記第２の入力へ上記ＤＭＡ要求信号
が入力されていない期間に於ける、上記第１の入力への
リフレッシュ要求信号の入力に応じて、上記入力された
リフレッシュ要求信号の上記出力への伝達を許可すると
ともに、上記第２の入力への上記ＤＭＡ要求信号の入力
期間中において、上記第１の入力に入力されたリフレッ
シュ要求信号の上記出力への伝達を禁止し、上記入力さ
れたＤＭＡ要求信号の終了に応じて、上記一時記憶手段
に記憶されたリフレッシュ要求信号の上記出力への伝達
を許可するリフレッシュ要求信号伝達制御手段と、上記
出力に上記リフレッシュ要求信号が出力されていない期
間に於ける、上記第２の入力への上記ＤＭＡ要求信号の
入力に応じて、上記出力にＤＭＡ要求信号を出力させる
とともに、上記出力に上記リフレッシュ要求信号が出力
されている期間中に於ける上記ＤＭＡ要求信号の入力を
無効化し、上記リフレッシュ要求信号の出力終了時点に
於いて、上記ＤＭＡ要求信号の入力を有効化して、上記
第２の入力への上記ＤＭＡ要求信号の入力に応じて、上
記出力にＤＭＡ要求信号を出力させるＤＭＡ要求信号出
力制御手段と、上記出力に出力されたリフレッシュ要求
出力信号を、その入力信号として受け、リフレッシュ動
作時間によって定まる所定の遅延時間後に、上記一時記
憶手段をリセットするリフレッシュ要求信号出力時間設
定手段とを備えることを特徴とするものである。
めに、本発明に係るメモリ動作調停回路は、第１の入力
にエッジトリガによるリフレッシュ要求信号を受け、第
２の入力にレベルによるＤＭＡ要求信号を受け、リフレ
ッシュ要求出力信号またはＤＭＡ要求出力信号を選択的
に、その出力に出力するメモリ動作調停回路であって、
上記第１の入力に入力されたエッジトリガによるリフレ
ッシュ要求信号を一時記憶する一時記憶手段と、上記第
１及び第２の入力並びに上記一時記憶手段と、上記出力
との間に介在し、上記第２の入力へ上記ＤＭＡ要求信号
が入力されていない期間に於ける、上記第１の入力への
リフレッシュ要求信号の入力に応じて、上記入力された
リフレッシュ要求信号の上記出力への伝達を許可すると
ともに、上記第２の入力への上記ＤＭＡ要求信号の入力
期間中において、上記第１の入力に入力されたリフレッ
シュ要求信号の上記出力への伝達を禁止し、上記入力さ
れたＤＭＡ要求信号の終了に応じて、上記一時記憶手段
に記憶されたリフレッシュ要求信号の上記出力への伝達
を許可するリフレッシュ要求信号伝達制御手段と、上記
出力に上記リフレッシュ要求信号が出力されていない期
間に於ける、上記第２の入力への上記ＤＭＡ要求信号の
入力に応じて、上記出力にＤＭＡ要求信号を出力させる
とともに、上記出力に上記リフレッシュ要求信号が出力
されている期間中に於ける上記ＤＭＡ要求信号の入力を
無効化し、上記リフレッシュ要求信号の出力終了時点に
於いて、上記ＤＭＡ要求信号の入力を有効化して、上記
第２の入力への上記ＤＭＡ要求信号の入力に応じて、上
記出力にＤＭＡ要求信号を出力させるＤＭＡ要求信号出
力制御手段と、上記出力に出力されたリフレッシュ要求
出力信号を、その入力信号として受け、リフレッシュ動
作時間によって定まる所定の遅延時間後に、上記一時記
憶手段をリセットするリフレッシュ要求信号出力時間設
定手段とを備えることを特徴とするものである。
【０００８】
【作用】上記の構成を有する本発明においては、エッヂ
トリガによるリフレッシュ要求と、レベルによるＤＭＡ
要求の各々の要求方法の特徴を生かし、簡易な構成のメ
モリ動作調停回路を実現することが可能となる。
トリガによるリフレッシュ要求と、レベルによるＤＭＡ
要求の各々の要求方法の特徴を生かし、簡易な構成のメ
モリ動作調停回路を実現することが可能となる。
【０００９】
【実施例】以下に、この発明の実施例を図面を参照しな
がら詳細に説明する。図１は本発明に係るメモリ動作調
停回路の一実施例を示す。同図において、１、２および
３はリセット機能を有するＤ型フリップフロップ（以
下、ＤＦＦと称す）である。４、５および７はＯＲゲー
ト、６はインバータ、８はＮＡＮＤゲート、１０、１
１、１２および１３は遅延回路である。遅延回路１０は
ＤＭＡ要求の出力前にリフレッシュ要求の出力を確認す
る時間を得るための遅延回路であり、遅延回路１１およ
び１２は要求内容を示すフラッグが不安定な状態で要求
が出力されないための遅延回路であり、また遅延回路１
３はリフレッシュ動作時間を満たす一定時間要求を出力
し続けるための遅延回路である。
がら詳細に説明する。図１は本発明に係るメモリ動作調
停回路の一実施例を示す。同図において、１、２および
３はリセット機能を有するＤ型フリップフロップ（以
下、ＤＦＦと称す）である。４、５および７はＯＲゲー
ト、６はインバータ、８はＮＡＮＤゲート、１０、１
１、１２および１３は遅延回路である。遅延回路１０は
ＤＭＡ要求の出力前にリフレッシュ要求の出力を確認す
る時間を得るための遅延回路であり、遅延回路１１およ
び１２は要求内容を示すフラッグが不安定な状態で要求
が出力されないための遅延回路であり、また遅延回路１
３はリフレッシュ動作時間を満たす一定時間要求を出力
し続けるための遅延回路である。
【００１０】入力線ＲＲＥＱは、リフレッシュ要求を入
力する線であり、図１の回路ではＲＲＥＱの立ち上りで
リフレッシュ要求を示す。入力線ＤＲＥＱは、ＤＭＡ要
求を入力する線であり、この回路ではＤＲＥＱの“０”
入力によりＤＭＡ要求を示す。出力線ＲＥＱは要求出力
線であり、この回路では“１”の時、リフレッシュまた
はＤＭＡが要求されていることを示す。出力線Ｆはフラ
ッグ出力線であり、この回路ではフラッグが“１”を出
力している時はリフレッシュ要求を示し、“０”を出力
している時はＤＭＡ要求を示す。また、このフラッグ値
はＲＥＱ＝１の時有効である。
力する線であり、図１の回路ではＲＲＥＱの立ち上りで
リフレッシュ要求を示す。入力線ＤＲＥＱは、ＤＭＡ要
求を入力する線であり、この回路ではＤＲＥＱの“０”
入力によりＤＭＡ要求を示す。出力線ＲＥＱは要求出力
線であり、この回路では“１”の時、リフレッシュまた
はＤＭＡが要求されていることを示す。出力線Ｆはフラ
ッグ出力線であり、この回路ではフラッグが“１”を出
力している時はリフレッシュ要求を示し、“０”を出力
している時はＤＭＡ要求を示す。また、このフラッグ値
はＲＥＱ＝１の時有効である。
【００１１】次に、図２のタイミングチャートを参照し
ながら、本実施例の基本的な要求入力・出力動作につい
て説明する。ＲＲＥＱに立ち上りパルスが入力される
と、ＤＲＥＱ入力が“１”（ＤＭＡ要求なし）であるこ
とからＤＦＦ１がこの値“１”を取り込み、出力するこ
とによって、ノードＲＦは１となる。そして、Ｆ出力、
ＲＥＱ出力がこの順で“１”を出力していく（リフレッ
シュ要求出力）。この２つの値はＮＡＮＤゲート８、遅
延回路１３を経て一定時間後ノードＲを“０”とし、Ｄ
ＦＦ１、２、３をリセットする。そして、ノードＲＦ、
ＲＥＱ出力、Ｆ出力とこの順で“０”に復帰していく。
このようにして、一連のリフレッシュ要求受付処理が行
われる。
ながら、本実施例の基本的な要求入力・出力動作につい
て説明する。ＲＲＥＱに立ち上りパルスが入力される
と、ＤＲＥＱ入力が“１”（ＤＭＡ要求なし）であるこ
とからＤＦＦ１がこの値“１”を取り込み、出力するこ
とによって、ノードＲＦは１となる。そして、Ｆ出力、
ＲＥＱ出力がこの順で“１”を出力していく（リフレッ
シュ要求出力）。この２つの値はＮＡＮＤゲート８、遅
延回路１３を経て一定時間後ノードＲを“０”とし、Ｄ
ＦＦ１、２、３をリセットする。そして、ノードＲＦ、
ＲＥＱ出力、Ｆ出力とこの順で“０”に復帰していく。
このようにして、一連のリフレッシュ要求受付処理が行
われる。
【００１２】さらに、ＤＲＥＱ入力が“０”に立ち下る
と、この値はインバータ６、遅延回路１０、ＯＲゲート
５を経てそのままＲＥＱ出力に出力される（ＤＭＡ要求
出力）。そして、ＤＲＥＱ入力が“１”に立ち上がる
と、そのままＲＥＱ出力を“０”に復帰させる。この時
ＤＦＦ３はＤＦＦ２の出力を取り込むが、ＤＦＦ２の出
力が“０”であることからＤＦＦ３の出力は不変であ
る。このようにして、一連のＤＭＡ要求受付処理が行わ
れる。
と、この値はインバータ６、遅延回路１０、ＯＲゲート
５を経てそのままＲＥＱ出力に出力される（ＤＭＡ要求
出力）。そして、ＤＲＥＱ入力が“１”に立ち上がる
と、そのままＲＥＱ出力を“０”に復帰させる。この時
ＤＦＦ３はＤＦＦ２の出力を取り込むが、ＤＦＦ２の出
力が“０”であることからＤＦＦ３の出力は不変であ
る。このようにして、一連のＤＭＡ要求受付処理が行わ
れる。
【００１３】また、図３のタイミングチャートを参照し
ながら、本実施例のリフレッシュ要求とＤＭＡ要求の調
停動作（リフレッシュ要求が優先された場合）について
説明する。ＲＲＥＱ入力に立ち上がりパルスが入力され
た時点でＤＲＥＱ入力が“１”だった場合は、ＤＦＦ１
に“１”が取り込まれ前記の通りリフレッシュ要求が出
力される。この要求を出力中にＤＲＥＱ入力を“０”に
立ち下げても、Ｆ出力、ＲＥＱ出力に何ら影響を与えな
い。そして、一連のリフレッシュ要求受付処理が終わっ
た時点でなおＤＲＥＱ入力が“０”だった場合は、Ｆ出
力が“０”に復帰するだけであり、ＲＥＱ出力はＤＲＥ
Ｑ入力が“０”である期間“１”を出力し続ける。この
ようにして、リフレッシュ要求とＤＭＡ要求の調停およ
び要求のバトンタッチが実現されている。
ながら、本実施例のリフレッシュ要求とＤＭＡ要求の調
停動作（リフレッシュ要求が優先された場合）について
説明する。ＲＲＥＱ入力に立ち上がりパルスが入力され
た時点でＤＲＥＱ入力が“１”だった場合は、ＤＦＦ１
に“１”が取り込まれ前記の通りリフレッシュ要求が出
力される。この要求を出力中にＤＲＥＱ入力を“０”に
立ち下げても、Ｆ出力、ＲＥＱ出力に何ら影響を与えな
い。そして、一連のリフレッシュ要求受付処理が終わっ
た時点でなおＤＲＥＱ入力が“０”だった場合は、Ｆ出
力が“０”に復帰するだけであり、ＲＥＱ出力はＤＲＥ
Ｑ入力が“０”である期間“１”を出力し続ける。この
ようにして、リフレッシュ要求とＤＭＡ要求の調停およ
び要求のバトンタッチが実現されている。
【００１４】さらに、図４のタイミングチャートを参照
しながら、本実施例のリフレッシュ要求とＤＭＡ要求の
調停動作（ＤＭＡ要求が優先された場合）について説明
する。ＤＲＥＱ入力が“０”に立ち下がると、前記のよ
うにＦ＝０、ＲＥＱ＝１のＤＭＡ要求を出力する。この
ときに、ＲＲＥＱ入力に立ち上がりパルスを入力しても
ＤＦＦ１は“１”を取り込まず、Ｆ出力、ＲＥＱ出力に
何ら影響を与えない。ただし、この場合、ＤＦＦ２に
“１”が取り込まれて記憶される。ＤＲＥＱ入力が
“１”に復帰すると、ＤＦＦ３はＤＦＦ２の出力“１”
を取り込み出力する。この結果、ノードＲＦは“１”と
なり、前記のような一連のリフレッシュ要求受付処理を
実行する。このようにして、ＤＭＡ要求とリフレッシュ
要求の調停および要求のバトンタッチが実現されてい
る。
しながら、本実施例のリフレッシュ要求とＤＭＡ要求の
調停動作（ＤＭＡ要求が優先された場合）について説明
する。ＤＲＥＱ入力が“０”に立ち下がると、前記のよ
うにＦ＝０、ＲＥＱ＝１のＤＭＡ要求を出力する。この
ときに、ＲＲＥＱ入力に立ち上がりパルスを入力しても
ＤＦＦ１は“１”を取り込まず、Ｆ出力、ＲＥＱ出力に
何ら影響を与えない。ただし、この場合、ＤＦＦ２に
“１”が取り込まれて記憶される。ＤＲＥＱ入力が
“１”に復帰すると、ＤＦＦ３はＤＦＦ２の出力“１”
を取り込み出力する。この結果、ノードＲＦは“１”と
なり、前記のような一連のリフレッシュ要求受付処理を
実行する。このようにして、ＤＭＡ要求とリフレッシュ
要求の調停および要求のバトンタッチが実現されてい
る。
【００１５】
【発明の効果】以上説明したように本発明によれば、エ
ッヂトリガによるリフレッシュ要求と、レベルによるＤ
ＭＡ要求の各々の要求方法の特徴を生かした、メモリ動
作調停回路を簡易に実現可能である。そして、一方の要
求を出力中に他方の要求が入力されても、出力中の要求
を中断することなく、且つ、後に入力された要求を無視
することもなく、現在の要求出力の終了後円滑に他方の
要求出力へと遷移することができる。
ッヂトリガによるリフレッシュ要求と、レベルによるＤ
ＭＡ要求の各々の要求方法の特徴を生かした、メモリ動
作調停回路を簡易に実現可能である。そして、一方の要
求を出力中に他方の要求が入力されても、出力中の要求
を中断することなく、且つ、後に入力された要求を無視
することもなく、現在の要求出力の終了後円滑に他方の
要求出力へと遷移することができる。
【図１】本発明に係るメモリ動作調停回路の一実施例を
示す回路図である。
示す回路図である。
【図２】図１の回路における各々の要求処理の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図３】リフレッシュ要求が優先された場合の調停動作
のタイミングチャートである。
のタイミングチャートである。
【図４】ＤＭＡ要求が優先された場合の調停動作のタイ
ミングチャートである。
ミングチャートである。
【図５】従来の調停方法を説明するためのタイミングチ
ャートである。
ャートである。
【図６】従来の調停回路に必要な合流回路の一例を示す
回路図である。
回路図である。
１ Ｄ型フリップフロップ ２ Ｄ型フリップフロップ ３ Ｄ型フリップフロップ ４ ＯＲゲート ５ ＯＲゲート ６ インバータ ７ ＯＲゲート ８ ＮＡＮＤゲート １０ 遅延回路 １１ 遅延回路 １２ 遅延回路 １３ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−48297（ＪＰ，Ａ) 特開 平５−74151（ＪＰ，Ａ) 特開 平１−276488（ＪＰ，Ａ) 特開 昭59−116830（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/34 G06F 13/28
Claims (1)
- 【請求項１】 第１の入力にエッジトリガによるリフレ
ッシュ要求信号を受け、第２の入力にレベルによるＤＭ
Ａ要求信号を受け、リフレッシュ要求出力信号またはＤ
ＭＡ要求出力信号を選択的に、その出力に出力するメモ
リ動作調停回路であって、 上記第１の入力に入力されたエッジトリガによるリフレ
ッシュ要求信号を一時記憶する一時記憶手段と、 上記第１及び第２の入力並びに上記一時記憶手段と、上
記出力との間に介在し、上記第２の入力へ上記ＤＭＡ要
求信号が入力されていない期間に於ける、上記第１の入
力へのリフレッシュ要求信号の入力に応じて、上記入力
されたリフレッシュ要求信号の上記出力への伝達を許可
するとともに、上記第２の入力への上記ＤＭＡ要求信号
の入力期間中において、上記第１の入力に入力されたリ
フレッシュ要求信号の上記出力への伝達を禁止し、上記
入力されたＤＭＡ要求信号の終了に応じて、上記一時記
憶手段に記憶されたリフレッシュ要求信号の上記出力へ
の伝達を許可するリフレッシュ要求信号伝達制御手段
と、 上記出力に上記リフレッシュ要求信号が出力されていな
い期間に於ける、上記第２の入力への上記ＤＭＡ要求信
号の入力に応じて、上記出力にＤＭＡ要求信号を出力さ
せるとともに、上記出力に上記リフレッシュ要求信号が
出力されている期間中に於ける上記ＤＭＡ要求信号の入
力を無効化し、上記リフレッシュ要求信号の出力終了時
点に於いて、上記ＤＭＡ要求信号の入力を有効化して、
上記第２の入力への上記ＤＭＡ要求信号の入力に応じ
て、上記出力にＤＭＡ要求信号を出力させるＤＭＡ要求
信号出力制御手段と、 上記出力に出力されたリフレッシュ要求出力信号を、そ
の入力信号として受け、リフレッシュ動作時間によって
定まる所定の遅延時間後に、上記一時記憶手段をリセッ
トするリフレッシュ要求信号出力時間設定手段 とを備え
ることを特徴とするメモリ動作調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311317A JP3072168B2 (ja) | 1991-10-31 | 1991-10-31 | メモリ動作調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311317A JP3072168B2 (ja) | 1991-10-31 | 1991-10-31 | メモリ動作調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128848A JPH05128848A (ja) | 1993-05-25 |
| JP3072168B2 true JP3072168B2 (ja) | 2000-07-31 |
Family
ID=18015683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3311317A Expired - Fee Related JP3072168B2 (ja) | 1991-10-31 | 1991-10-31 | メモリ動作調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072168B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016045962A (ja) * | 2014-08-25 | 2016-04-04 | フジツウ テクノロジー ソリューションズ インタレクチュアル プロパティ ゲーエムベーハー | コンピュータシステムのためのハウジング、コンピュータシステム並びに組付け方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625931B1 (ko) * | 2004-07-29 | 2006-09-20 | 매그나칩 반도체 유한회사 | 비동기적 입력신호의 선입선처리장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448297A (en) * | 1987-08-18 | 1989-02-22 | Yokogawa Electric Corp | Dram controller |
| JPH0574151A (ja) * | 1991-09-18 | 1993-03-26 | Hitachi Ltd | ダイナミツクメモリの競合回路 |
-
1991
- 1991-10-31 JP JP3311317A patent/JP3072168B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016045962A (ja) * | 2014-08-25 | 2016-04-04 | フジツウ テクノロジー ソリューションズ インタレクチュアル プロパティ ゲーエムベーハー | コンピュータシステムのためのハウジング、コンピュータシステム並びに組付け方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05128848A (ja) | 1993-05-25 |
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