JP2948244B2 - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JP2948244B2 JP2948244B2 JP29536289A JP29536289A JP2948244B2 JP 2948244 B2 JP2948244 B2 JP 2948244B2 JP 29536289 A JP29536289 A JP 29536289A JP 29536289 A JP29536289 A JP 29536289A JP 2948244 B2 JP2948244 B2 JP 2948244B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- polling
- processors
- bus control
- count value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 ［概要］ バス制御装置に複数のプロセッサが接続されるマルチ
プロセッサシステムにおけるバス制御方式に関し、 プロセッサ間通信におけるスリープットの向上を図る
ことを目的とし、 バス制御装置に複数のプロセッサが接続され、各プロ
セッサ間の通信はポーリング線を用いたポーリング方式
で行う場合において、バス制御装置内にｎ個を表現でき
るビット数を持つカウンタと、該カウンタのカウント値
を予め設定するカウント値設定手段と、カウンタの出力
をポーリング線を介して受けて、前記カウント値設定手
段の設定値と比較し両方の値が一致したら前記カウンタ
にクリア信号を与える比較手段とを具備して構成され
る。
プロセッサシステムにおけるバス制御方式に関し、 プロセッサ間通信におけるスリープットの向上を図る
ことを目的とし、 バス制御装置に複数のプロセッサが接続され、各プロ
セッサ間の通信はポーリング線を用いたポーリング方式
で行う場合において、バス制御装置内にｎ個を表現でき
るビット数を持つカウンタと、該カウンタのカウント値
を予め設定するカウント値設定手段と、カウンタの出力
をポーリング線を介して受けて、前記カウント値設定手
段の設定値と比較し両方の値が一致したら前記カウンタ
にクリア信号を与える比較手段とを具備して構成され
る。
［産業上の利用分野］ 本発明はバス制御装置に複数のプロセッサが接続され
るマルチプロセッサシステムにおけるバス制御方式に関
する。
るマルチプロセッサシステムにおけるバス制御方式に関
する。
［従来の技術］ 第４図はマルチプロセッサシステムの従来構成例を示
すブロック図である。バス制御装置１内にはｎ個を表現
できるビット数を持つカウンタ1aが内蔵されており、こ
のカウンタ1aから出力される複数のポーリング線２に複
数のプロセッサ３が＃０から＃ｎ−１までｎ個接続され
ている。この状態は、カウンタ1aで制御できる最大数の
プロセッサ３が接続された状態を示している。
すブロック図である。バス制御装置１内にはｎ個を表現
できるビット数を持つカウンタ1aが内蔵されており、こ
のカウンタ1aから出力される複数のポーリング線２に複
数のプロセッサ３が＃０から＃ｎ−１までｎ個接続され
ている。この状態は、カウンタ1aで制御できる最大数の
プロセッサ３が接続された状態を示している。
この図を用いてポーリング制御方式を説明する。先
ず、各プロセッサ３に順次＃０から＃ｎ−１までの番号
を割り付ける。そして、これらｎ個のプロセッサのポー
リング制御ができるように、ｎ個を表現できるだけのビ
ット数をもつカウンタ1aのビット数ａが決められる。こ
の結果、ポーリング線２はａ本の線より構成されること
になる。
ず、各プロセッサ３に順次＃０から＃ｎ−１までの番号
を割り付ける。そして、これらｎ個のプロセッサのポー
リング制御ができるように、ｎ個を表現できるだけのビ
ット数をもつカウンタ1aのビット数ａが決められる。こ
の結果、ポーリング線２はａ本の線より構成されること
になる。
このように構成されたシステムにおいて、カウンタ1a
からは順次１ずつ更新されるカウント出力がポーリング
線２上に送出される。ポーリング線２に接続されている
各プロセッサ３は、通信要求（バス支配要求）が起きる
と、自己を示す番号がポーリング線２上に乗ってくるの
をウォッチしておき、自己のポーリング番号が検出され
たら、応答信号をバス制御装置１に送出し、バス支配権
を獲得する。バス支配権を獲得したプロセッサ３は、通
信要求先のプロセッサ３を指定し、そのプロセッサ３と
の間でプロセッサ間通信を行う。通信が終了したら当該
プロセッサ３はバス解放信号をバス制御装置１に送出す
る。
からは順次１ずつ更新されるカウント出力がポーリング
線２上に送出される。ポーリング線２に接続されている
各プロセッサ３は、通信要求（バス支配要求）が起きる
と、自己を示す番号がポーリング線２上に乗ってくるの
をウォッチしておき、自己のポーリング番号が検出され
たら、応答信号をバス制御装置１に送出し、バス支配権
を獲得する。バス支配権を獲得したプロセッサ３は、通
信要求先のプロセッサ３を指定し、そのプロセッサ３と
の間でプロセッサ間通信を行う。通信が終了したら当該
プロセッサ３はバス解放信号をバス制御装置１に送出す
る。
プロセッサ３が通信要求状態でない時には、応答信号
はバス制御装置１に送出されない。この結果、バス制御
装置１はタイミングをとって１だけ更新したポーリング
番号をポーリング線２に送出する。以下、同様の操作を
繰返す。
はバス制御装置１に送出されない。この結果、バス制御
装置１はタイミングをとって１だけ更新したポーリング
番号をポーリング線２に送出する。以下、同様の操作を
繰返す。
［発明が解決しようとする課題］ バス制御装置１の１回のポーリング回数は、ａビット
のカウンタが全ビットに１が立つまでの回数となる。従
って、プロセッサ３の接続台数が少ない場合でも多い場
合でもポーリング回数は変わらない。従って、プロセッ
サ３の接続台数が少ない小規模のシステムにおいては、
余分なポーリングが行われる結果、プロセッサ間通信の
スループットが大幅に落ちてしまうという不具合があっ
た。
のカウンタが全ビットに１が立つまでの回数となる。従
って、プロセッサ３の接続台数が少ない場合でも多い場
合でもポーリング回数は変わらない。従って、プロセッ
サ３の接続台数が少ない小規模のシステムにおいては、
余分なポーリングが行われる結果、プロセッサ間通信の
スループットが大幅に落ちてしまうという不具合があっ
た。
本発明者はこのような不具合を除去するために、第５
図に示すような発明を提案した。第４図と同一のもの
は、同一の符号を付して示す。この発明はカウンタ11の
出力ビット線を、接続されるプロセッサの数に応じてポ
ーリング線制御手段12を用いて強制的に０電位に落とし
て殺すようにしたものである。
図に示すような発明を提案した。第４図と同一のもの
は、同一の符号を付して示す。この発明はカウンタ11の
出力ビット線を、接続されるプロセッサの数に応じてポ
ーリング線制御手段12を用いて強制的に０電位に落とし
て殺すようにしたものである。
しかしながら、第５図に示す方式もプロセッサの数が
1,2,4,8,16というように２の倍数である場合には効率が
よいが、これ以外の数であった場合には依然として無駄
なポーリングサイクルが発生する。例えば、プロセッサ
の数が６であった場合に３本のポーリング線を用いる
と、０〜５までの値のみ用いられ、6,7は無駄なサイク
ルである。
1,2,4,8,16というように２の倍数である場合には効率が
よいが、これ以外の数であった場合には依然として無駄
なポーリングサイクルが発生する。例えば、プロセッサ
の数が６であった場合に３本のポーリング線を用いる
と、０〜５までの値のみ用いられ、6,7は無駄なサイク
ルである。
本発明はこのような課題に鑑みてなされたものであっ
て、プロセッサ間通信におけるスループットの向上を図
ることができるバス制御方式を提供することを目的とし
ている。
て、プロセッサ間通信におけるスループットの向上を図
ることができるバス制御方式を提供することを目的とし
ている。
［課題を解決するための手段］ 第１図は第１の発明の原理ブロック図である。図にお
いて、10はバス制御装置、11はバス制御装置10内に含ま
れるａビットのカウンタ、14はカウンタ11の最大カウン
ト値を予め設定するカウント値設定手段、15は該カウン
ト値設定手段12の出力と実際のポーリング線から読取っ
たカウンタ11のカウント値とを比較し、両者が一致した
時クリア信号をカウンタ11に与える比較手段である。
いて、10はバス制御装置、11はバス制御装置10内に含ま
れるａビットのカウンタ、14はカウンタ11の最大カウン
ト値を予め設定するカウント値設定手段、15は該カウン
ト値設定手段12の出力と実際のポーリング線から読取っ
たカウンタ11のカウント値とを比較し、両者が一致した
時クリア信号をカウンタ11に与える比較手段である。
［作用］ ポーリング線13に接続されるプロセッサの数に一致す
る値をカウント値設定手段で設定しておくと、カウンタ
11の出力が設定に等しくなった時点で比較手段15はカウ
ンタ11を０にクリアする。従って、カウンタは０からプ
ロセッサの接続台数の範囲でカウント動作を繰返すの
で、無駄なポーリングサイクルの発生がなくなり、プロ
セッサ間通信におけるスループットを向上させることが
できる。
る値をカウント値設定手段で設定しておくと、カウンタ
11の出力が設定に等しくなった時点で比較手段15はカウ
ンタ11を０にクリアする。従って、カウンタは０からプ
ロセッサの接続台数の範囲でカウント動作を繰返すの
で、無駄なポーリングサイクルの発生がなくなり、プロ
セッサ間通信におけるスループットを向上させることが
できる。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第２図は本発明の一実施例を示す構成ブロック図で、
バス制御装置10の内部構成を示している。第１図と同一
のものは同一の符号を付して示す。図の実施例はポーリ
ング線13が４本の例を示している。ここで、このポーリ
ング線13に接続されるプロセッサの数を６とする。図に
おいて、14はカウント値設定手段としてのディップスイ
ッチ、比較手段15は、ポーリング線とカウント値設定手
段14の出力をビット毎に受けるエクスクルーシブオア
（以下EXオアと略す）ゲート15a〜15d,これらEXオアゲ
ート15a〜15dの出力を受けるナンドゲート15e及び該ナ
ンドゲート15eの出力をそのデータ入力Ｄに、クロック
信号をクロック入力CLKに受けてクリア信号をカウンタ1
1のクリア入力CLRに与えるＤ入力フリップフロップ15f,
及び該フリップフロップ15fのＱ出力を受けてクリア信
号（パルス）を作る微分パルス発生回路15gより構成さ
れている。クロックCLKはカウンタ11のクロック入力CLK
とフリップフロップ15fにそれぞれ印加されている。こ
のように構成された回路の動作を第３図に示すタイミン
グチャートを参照しながら説明すれば、以下のとおりで
ある。
バス制御装置10の内部構成を示している。第１図と同一
のものは同一の符号を付して示す。図の実施例はポーリ
ング線13が４本の例を示している。ここで、このポーリ
ング線13に接続されるプロセッサの数を６とする。図に
おいて、14はカウント値設定手段としてのディップスイ
ッチ、比較手段15は、ポーリング線とカウント値設定手
段14の出力をビット毎に受けるエクスクルーシブオア
（以下EXオアと略す）ゲート15a〜15d,これらEXオアゲ
ート15a〜15dの出力を受けるナンドゲート15e及び該ナ
ンドゲート15eの出力をそのデータ入力Ｄに、クロック
信号をクロック入力CLKに受けてクリア信号をカウンタ1
1のクリア入力CLRに与えるＤ入力フリップフロップ15f,
及び該フリップフロップ15fのＱ出力を受けてクリア信
号（パルス）を作る微分パルス発生回路15gより構成さ
れている。クロックCLKはカウンタ11のクロック入力CLK
とフリップフロップ15fにそれぞれ印加されている。こ
のように構成された回路の動作を第３図に示すタイミン
グチャートを参照しながら説明すれば、以下のとおりで
ある。
第３図（イ）に示すようなクロックCLKがカウンタ11
に入る。カウンタ11はこのクロックを（ロ）に示すよう
にカウントし始める。一方、カウント値設定手段14は、
接続されるプロセッサ数である６（0000…０からカウン
トするからバイナリで示すと５になる）を設定する。つ
まり、ディップスイッチ14の第１ビット目と第３ビット
目の接点スイッチをオフにしてその入力を１にし、ま
た、第０ビット目と第２ビット目の接点スイッチをオン
にして、その入力を０にしておく。
に入る。カウンタ11はこのクロックを（ロ）に示すよう
にカウントし始める。一方、カウント値設定手段14は、
接続されるプロセッサ数である６（0000…０からカウン
トするからバイナリで示すと５になる）を設定する。つ
まり、ディップスイッチ14の第１ビット目と第３ビット
目の接点スイッチをオフにしてその入力を１にし、ま
た、第０ビット目と第２ビット目の接点スイッチをオン
にして、その入力を０にしておく。
カウント値が５になると、EXオアゲート15a〜15dの出
力が全て１になる。この結果、これら出力を受けるナン
ドゲート15eの出力は０になる。この０データはフリッ
プフロップ15fのＤ入力に入り、次のクロックCLKの立ち
上がりでその出力Ｑを０にする。この信号を受けて、微
分パルス発生回路15gは（ニ）に示すようなクリア信号
を発生する。このクリア信号はカウンタ11のクリア入力
11に入り、カウンタ11は（ロ）に示すように０になる。
そして、再度カウンタ11は０からカウントを開始する。
力が全て１になる。この結果、これら出力を受けるナン
ドゲート15eの出力は０になる。この０データはフリッ
プフロップ15fのＤ入力に入り、次のクロックCLKの立ち
上がりでその出力Ｑを０にする。この信号を受けて、微
分パルス発生回路15gは（ニ）に示すようなクリア信号
を発生する。このクリア信号はカウンタ11のクリア入力
11に入り、カウンタ11は（ロ）に示すように０になる。
そして、再度カウンタ11は０からカウントを開始する。
カウンタ11がこのような０から５までのカウントを繰
返している場合において、ポーリング線11に接続されて
いるプロセッサ（図示せず）は、自己のポーリング番号
がきた時にバス獲得要求をバス制御装置10（第１図参
照）に出すことになる。本発明によれば、カウンタが接
続されるプロセッサの数だけのカウント動作を繰返すの
で、ポーリングサイクルに無駄がない。
返している場合において、ポーリング線11に接続されて
いるプロセッサ（図示せず）は、自己のポーリング番号
がきた時にバス獲得要求をバス制御装置10（第１図参
照）に出すことになる。本発明によれば、カウンタが接
続されるプロセッサの数だけのカウント動作を繰返すの
で、ポーリングサイクルに無駄がない。
上述の実施例では、カウンタ11に出力されるポーリン
グ線の数が４本の場合を例にとって示したが本発明はこ
れに限るものではなく、ポーリング線の数は任意の数で
よい。また、ポーリング線に接続されるプロセッサの数
もポーリング線の数で規定される最大接続台数の範囲内
であれば、任意の数でよい。また、カウント値設定手段
もディップスイッチに限るものではなく、カウント値を
設定できるものであれば、どのようなものであってもよ
い。
グ線の数が４本の場合を例にとって示したが本発明はこ
れに限るものではなく、ポーリング線の数は任意の数で
よい。また、ポーリング線に接続されるプロセッサの数
もポーリング線の数で規定される最大接続台数の範囲内
であれば、任意の数でよい。また、カウント値設定手段
もディップスイッチに限るものではなく、カウント値を
設定できるものであれば、どのようなものであってもよ
い。
［発明の効果］ 以上、詳細に説明したように、本発明によればバス制
御装置に接続されるプロセッサの数に応じてカウンタの
最大カウント値を可変する構成とすることにより、プロ
セッサ間通信におけるスループットの向上を図ることが
できる。
御装置に接続されるプロセッサの数に応じてカウンタの
最大カウント値を可変する構成とすることにより、プロ
セッサ間通信におけるスループットの向上を図ることが
できる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は各部の動作を示すタイミングチャート、 第４図はマルチプロセッサシステムの従来構成例を示す
ブロック図、 第５図は先行技術の構成ブロック図である。 第１図において、 10はバス制御装置、 11はカウンタ、 13はポーリング線、 14はカウント値設定手段、 15は比較手段である。
ブロック図、 第５図は先行技術の構成ブロック図である。 第１図において、 10はバス制御装置、 11はカウンタ、 13はポーリング線、 14はカウント値設定手段、 15は比較手段である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田平 文明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 川崎 恵子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−178361（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/366 G06F 15/16 360
Claims (1)
- 【請求項１】バス制御装置（10）に複数のプロセッサが
接続され、各プロセッサ間の通信はポーリング線を用い
たポーリング方式で行う場合において、 バス制御装置（10）内にｎ個を表現できるビット数を持
つカウンタ（11）と、 該カウンタ（11）のカウント値を予め設定するカウント
値設定手段（14）と、 カウンタ（11）の出力をポーリング線を介して受けて、
前記カウント値設定手段（14）の設定値と比較し両方の
値が一致したら前記カウンタ（11）にクリア信号を与え
る比較手段（15）とを具備したことを特徴とするバス制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29536289A JP2948244B2 (ja) | 1989-11-14 | 1989-11-14 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29536289A JP2948244B2 (ja) | 1989-11-14 | 1989-11-14 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156555A JPH03156555A (ja) | 1991-07-04 |
| JP2948244B2 true JP2948244B2 (ja) | 1999-09-13 |
Family
ID=17819640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29536289A Expired - Lifetime JP2948244B2 (ja) | 1989-11-14 | 1989-11-14 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948244B2 (ja) |
-
1989
- 1989-11-14 JP JP29536289A patent/JP2948244B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03156555A (ja) | 1991-07-04 |
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