DE2933474A1 - Anordnung fuer den informationsaustausch zwischen den speichern einer datenverarbeitungsanlage und den diese bildenden verarbeitungseinrichtungen - Google Patents

Description

Patentanwälte OQ'Z'lLl L

Dipl -Ing Dipl.-Chem Dipl -Ing

E. Prinz - Dr. G. Hauser - G. Leiser

Ernsborgerstrasse» 19

8 München 60

17. August 1979

COMPAGNIE INTERNATIONALE POUR L·INFORMATIQUE CII - HONEYWELL BULL
94, Avenue Gambetta
75020 Paris / Frankreich

Unser Zeichen: C 3249

Anordnung für den Informationsaustausch zwischen den Speichern einer Datenverarbeitungsanlage und den diese bildenden Verarbeitungseinrxchtungen

Die Erfindung betrifft eine Anordnung zum Informationsaustausch zwischen den Speichern einer Datenverarbeitungsanlage und den Verarbeitungseinrichtungen, aus denen diese gebildet ist.

Die bekannten Anordnungen sind spezifisch sowohl für die Technologie der verwendeten Speicher als auch für die Datenverarbeitungsanlagen, in denen sie verwendet werden. Die für den Austausch zwischen Prozessoren vorgesehenen Anordnungen hängen ferner vollständig von diesen Prozessoren ab.

Die Technologie für die Herstellung von Zentralspeichereinheiten für Datenverarbeitungsanlagen entwickelt sich derzeit sehr schnell, sowohl hinsichtlich der Leistungsfähigkeit als auch

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- 5 hinsichtlich der Verwendungsweise.

Daraus ergibt sich die Situation, daß bei jedem Erscheinen einer neuen Technologie, wenn von dieser Gebrauch gemacht werden soll, alle Digitaleinrichtungen neu geschaffen werden müssen, die den Austausch zwischen der Speichereinheit und den von diesen Gebrauch machenden Prozessoren gewährleisten. Jeder neuen Technologie entspricht nämlich eine neue Arbeitsweise und ebenso eine andere zeitliche Aufeinanderfolge der ausgetauschten Signale. Zum leichteren Verständnis der Erfindung wird daran erinnert, daß ein Prozessor derjenige Teil einer Datenverarbeitungsanlage ist, der die Verarbeitung vornimmt und die Befehlselemente und Rechenelemente für arithmetische und logische Berechnungen enthält. In kleinen und mittleren Datenverarbeitungsanlagen stellt der Prozessor den Verarbeitungsteil der Zentraleinheit dar. Die Zentraleinheit enthält ferner den Zentralspeicher und die Verbindungskanäle zur Verbindung mit den Periphergeräten. Bei großen Anlagen sind einer oder mehrere Prozessoren unabhängig, ebenso wie mehrere Zentralspeicherblöcke und Ein/Ausgabe-Steuereinheiten.

Aus offensichtlichen wirtschaftlichen Gründen ist es günstig, an verschiedenen Prozessoren dieselbe Speichereinheit zu verwenden. Aufgrund der verschiedenen Arbeitsweisen der Prozessoren ist es jedoch im allgemeinen erforderlich, bei jedem Anschluß eines neuen Prozessors an eine Speichereinheit, für die dieser nicht von Anfang an bestimmt ist, weitgehende Änderungen an den Austausch- bzw. Schnittstellcnelementen vorzunehmen.

Aufgabe der Erfindung ist es daher, eine Anordnung zum Informationsaustausch zwischen Speichern und Verarbeitungseinrichtungen zu schaffen, die universell einsetzbar ist, ggf. auch zwischen zwei Prozessoren.

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Diese Aufgabe wird durch eine Anordnung der eingangs genannten Art gelöst, die gemäß der Erfindung gekennzeichnet ist durch eine Einrichtung zur Verkettung der Zyklusabrufe mit der Ausführung der Lese- und/oder Schreibzyklen, die ausgehend von dem Anfangs-Zyklusabrufsignal gesteuert werden, das von den Verarbeitungseinrichtungen ausgesandt wird, unter Verteilung des Anfangs-Zyklusbefehlssignals in den vorbestimmten und einstellbaren Zeitintervallen auf die Anordnungen zur Steuerung der Ausführung der Lese- und/oder Schreibzyklen.

Durch die Erfindung wird also eine universelle Austausch-Schnittstelle geschaffen, durch die es ermöglicht wird, unabhängig voneinander oder in Kombination folgendes zu erreichen:

1. Die Verkettung einer Auslösephase eines Speicherzyklusabrufs mit einer Auslesephase und einer Wiederinitiierung;

2. die Verkettung einer Auslösephase eines Speicherzyklusabrufs mit einer Einschreibphase und einer Wiederinitiierung;

3. die Verkettung einer Auslösephase eines Speicherzyklusabrufs mit einer Auslesephase, auf die eine Einschreibphase und eine Wiederinitiierung folgen.

Durch die Erfindung wird es ferner ermöglicht, sofort und ohne die geringste Veränderung eine Speichereinheit irgendeiner Technologie mit einem gegebenen Prozessor zu verbinden; andererseits wird es ferner ermöglicht, daß irgendeine gegebene Speichereinheit sofort von einem Prozessor irgendeiner Art akzeptiert wird.

Ferner wird es durch die Erfindung ermöglicht, daß zwei Prozessoren verschiedener Art sofort miteinander verbunden werden können.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung.

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In der Zeichnung zeigen:

Fig. 1 eine universelle Austausch-Schnittstelle^ in einer Datenverarbeitungsanlage;

Fig. 2 ein Zeitdiagramm der Dialogsignale;

Fig. 3 eine symbolische Darstellung der Verkettung von Vorgängen, welche den Austausch zwischen Prozessoren und Speichereinheiten bestimmen;

Fig. 4 eine Graphik zur Darstellung der Synchronisation der Informationssignale durch Dialog-Steuersignale der universellen Austausch-Schnittstelle;

Fig. 5A und 5B ein Ausführungsbeispiel der universellen Austausch-Schnittstelle.

Bei der in Fig. 1 gezeigten Ausführungsform liegt die universelle Austausch-Schnittstelle in einer Datenverarbeitungsanlage zwischen einer Speichereinheit und dem Prozessor. Die Speichereinheit und der Prozessor können in völlig unterschiedlicher Technologie verwirklicht sein; gleich, welche Technologie vorliegt, ermöglicht die universelle Austausch-Schnittstelle die Verwirklichung der erforderlichen Verbindungen zwischen dem Speicher und dem Prozessor.

Die gemäß der Erfindung vorgesehenen Anordnungen ermöglichen die Führung eines Dialogs auf doppeltem asynchronen Niveau.

Alle Einwirkungen eines Prozessors auf eine Speichereinheit können nämlich stets auf drei Grundtypen zurückgeführt werden:

1. Auslösung eines Zyklus in der Speichereinheit;

2. Ausführung des Einschreibens in ein Speicherfeld;

3. Ausführung des Auslesens aus einer Speicherzelle.

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Diese Operationen können mit variabler Dauer durchgeführt werden, je nach der angewandten Technologie. Die Verkettung dieser drei Arten von Operationen kann in einer Reihenfolge und in einem Rhythmus erfolgen, die sowohl von dem Prozessor als auch von der Speichereinheit abhängen. Dabei können folgende Prinzipien aufgestellt werden:

1. Die Auslösung des Zyklus wird mittels zwei asynchroner Dialogsignale gesteuert, nämlich Zyklusabruf DC und Zyklusbestätigung AC. Der Zyklusabruf löst den Zyklus aus, und die Zyklusbestätigung gibt am Ende einer bestimmten, doppelt veränderlichen Zeitspanne an, daß der Zyklus tatsächlich begonnen hat. Die Ansprechzeit ist variabel, denn sie ist eine Eigenschaft der betrachteten Speichereinheit und berücksichtigt den Belegungszustand dieser Speichereinheit.

2. Die Ausführung des Einschreibens in das Speicherfeld wird ebenfalls mittels zweier asynchroner Signale synchronisiert, nämlich das Schreib-Uberwachungssignal TE und das Schreib-Bestätigungssignal AE. Das Schreib-Uberwachungssignal löst das tatsächliche Einschreiben in die Speichereinheit aus, und zwar angefangen an dem Zeitpunkt, wo es nach Auslösung durch den Prozessor zu dieser Speichereinheit gelangt. Die Schreib-Bestätigung informiert den Prozessor, daß der Einschreibvorgang von der Speichereinheit nach Ablauf einer Zeitspanne, die von der angewandten Technologie abhängt, beendet ist.

3. Die Ausführung eines Auslesevorgangs durch eine Speichereinheit wird in analoger Weise mittels zweier asynchroner-Signale gesteuert, nämlich das Lese-Überwachungssignal TL und das Lese-Bestätigungssignal AL. Das Lese-Überwachungssignal bewirkt das tatsächliche Aufgeben des abgefragten Inhalts auf die Schnittstelle. Das Lese-Bestätigungssignal wird von dem Prozessor abgegeben, wenn dieser die Verarbeitung der

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ausgelesenen Nachricht beendet hat (z.B. zu rloren Aufzeichnung oder sonstiger Verarbeitung).

In den drei Fällen annulieren die Bestätigungysignale die Erregungssignale, Abruf- oder Überwachungssignale/ durch welche sie veranlaßt wurden, und zwar nach einer variablen Ansprechzeit. Sie werden dann selbst dadurch annuliert, daß diese Erregungssignale abfallen. Fig. 2 stellt diesen bisher allgemeinen vorgestellten Dialog dar. Auffällig ist die variable Ansprechzeit der Bestätigung bezüglich der Anstiegs flanke des Erregungssignals, also die Zeitspannen 1 und 2. Die erste Zeitspanne ist die eigentliche reine Ansprechzeit, während die zweite Zeitspanne eine weitere Verzögerung enthält, die auf ein Belegungsphänomen zurückzuführen ist. Zu beachten ist also, daß die verschiedenen Operationen der von den zuvor erläuterten Signalpaaren gesteuerten Speichereinheit unabhängig miteinander verkettet werden bzw. aneinander anknüpfen, und zwar in völlig asynchroner Weise.

Fig. 3 zeigt anhand einer Grafik diese Verkettung bzw. Anknüpfung der Operationen, die den Austausch zwischen Prozessoren und Speichereinheiten regeln. Jedes Erregungs- oder Bestätigungssignal ist innerhalb eines kleinen Kreises gezeigt, der das Erscheinen dieses Signals darstellt. Der Zyklusabruf DC verursacht die entsprechende Bestätigung AC, die wiederum einen neuen Zyklusabruf DC freigibt. Ferner entspricht jeder elementare Dialog eines Signalpaares einer Speicheroperation. Dieser Dialog ist daher eingekreist dargestellt, und zwar in einem größeren Kreis, der mit einem weiteren größeren Kreis durch orientierte Verbindungen verbunden ist, die die Verkettung der Operationen bilden. Die Auslösung eines Zyklus zieht z.B. mit einer für die verwendete Speicherart typischen Synchronisation die Ausführung eines Lesevorgangs (Verbindung 1) nach sich, auf die entweder einfach eine neue Zyklusauslösung (Verkettung 2) oder ein Schreibvorgang (Verkettung 3) folgen

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kann, auf welchen wiederum die Auslösung eines neuen Zyklus (Verkettung 4) folgen kann.

Alle in Fig. 3 dargestellten Kombinationen sind auch mit variabler Synchronisation möglich, jedoch mit einem Minimalaufwand für eine gegebene Technologie oder Anwendung. Die orientierten Verbindungen der Grafik stellen die Übergänge dar, deren Dauer variabel ist. Die Gesamtheit dieser Anordnung gestattet eine bisher unerreichte Flexibilität in der Verwendung der Speichereinheit durch den Prozessor; diese Art des Austauschs kann genauso gut beim Dialog zwischen Prozessoren wie auch zwischen Prozessen stattfinden.

Die vorstehend beschriebenen asynchronen Steuersignale leiten die Operationen nicht nur in Realzeit, sondern sie dienen auch zur Synchronisation für die sie begleitenden Informationssignale. Das Signalpaar aus Zyklusabruf und Zyklusbestätigung gewährleistet so die Synchronisation der Bestimmungssignale. Diese Bestimmungssignale definieren die Aufgabe, die während des Zyklus ausgeführt werden soll.

Bei einer Speichereinheit bestehen diese Bestimmungssignale aus einer Adresse und einem Befehl, welche die Art des auszuführenden Speicherzyklus angeben. Um den Anforderungen zu genügen, muß die Anzahl von Binärzahlen, welche die Adresse oder den Befehl bilden, recht groß sein. Ferner definiert das Signalpaar aus Schreibüberwachung und Schreibbestätigung die Synchronisation der einzuschreibenden Binärzahlen der Information. Das Signalpaar aus Leseüberwachung und Lesebestätigung liefert schließlich die Synchronisation der Verhaltens-Anzeigesignale, die angeben, wie der Zyklus abgelaufen ist. Insbesondere können am Ende bestimmter Steuervorgänge Alarmsignale abgegeben werden.

Die hier angewandte Vorschrift zur Synchronisation der Infor-

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mationssignale hinsichtlich der Befehlssignale ist folgende: Die Information muß der Anstiegsflanke des Erregungssignals um eine Größe vorausgehen, die so gering ist, wie dies auf dem Niveau der Aussendung gewünscht ist, und muß bis zum Empfang der Anstiegsflanke des Bestätigungssignals beibehalten werden (wie dies in Fig. 4 dargestellt ist). In Fig. 4 ist mit (1) die Zone bezeichnet, vor der die Information gültig ist.

Die Fig. 5A und 5B zeigen ein Ausführungsbeispiel der universellen Austausch-Schnittstelle. Die in Fig. 5 gezeigte Anordnung kann leicht mit diskreten Bauelementen verwirklicht werden, z.B. Kippschaltungen, Speichereinrichtungen, Inverter, Logikschaltungen für die AND- oder OR-Verknüpfung und Verzögerungsleitungen. Derartige Bauteile sind dem Fachmann wohlbekannt und z.B. in Katalogen der Firma "Texas Instruments" beschrieben. Als Kippschaltung kann z.B. der Schaltkreis TTL74S74, als AND-Schaltung der Schaltkreis 3N74SO4, als OR-Schnltung der Schaltkreis SN74S32 und als Inverter der Schaltkreis SN74SO4 verwendet werden. Auch die Verzögerungsleitungen sind dem Fachmann bekannt; sie sind im allgemeinen durch eine Zusammenfügung von Schaltkreisen mit lokalisierten Konstanten gebildet, welche aus Induktivitäten und Kondensatoren aufgebaut sind, wobei ein an einen Eingang einer Verzögerungsleitung angelegtes elektrisches Signal nach Ablauf einer oder mehrerer Zeitspannen, die definiert und bekannt sind, an einem oder mehreren Ausgängen der Leitung wieder ausgesandt wird.

In den Fig. 5A und 5B liegen alle links von einer Linie AB gezeigten Elemente innerhalb des Prozessors, und alle rechts von dieser Linie liegenden Elemente gehören zu der Speichereinheit.

Es wird daran erinnert, daß eine Kippschaltung eine Anordnung ist, die zwei stabile Funktionszustände annehmen kann, wovon

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der eine die Binärzahl O (Kippschaltung in Ruhe) und der andere die Binärzahl 1 (Kippschaltung in Arbeitsstellung) darstellt. Diese Zustände erscheinen in Form eines elektrischen stabilen Potentials am normalen Ausgang der Kippschaltung. Allgemein wird im folgenden davon ausgegangen, daß ein elektrisches Potential mit Pegel "0" eine Binärzahl "0" und ein von "0" verschiedenes elektrisches Potential die Binärzahl "1" darstellen; definitionsgemäß hat dann dieses Potential den Pegel "1". Die elektrischen Potentiale der in den Fig. 5A und 5B gezeigten Anordnung können nur zwei Pegel aufweisen, nämlich "1" oder ¹¹O".

Zur Erläuterung der Kippschaltungen werden folgende Symbole verwendet: Der Eingang 1'der Kippschaltung dient zur Aktivierung der Kippschaltung, der Eingang 2^fdient zur Null-Rückstellung der Kippschaltung, der Ausgang 5'ist der normale Ausgang, und der Ausgang 6'liefert ein komplementäres Ausgangssignal. Der Eingang 3'der Kippschaltung dient zur übertragung des in dieser Kippschaltung zu speichernden Binärdatenwertes, und der Eingang 4*empfängt Taktsignale, welche die Speicherung des am Eingang 3'angelegten Datenwertes im Inneren der Kippschaltung ermöglichen.

Der Informationsaustausch zwischen dem Prozessor und dem Speicher läuft folgendermaßen ab: Ein Zyklusabrnf DC erfolgt durch den Prozessor über die Aussendung eines Signals DCX, wodurch die Kippschaltung 1 auf Pegel 0 gesetzt wird, was zur Folge hat, daß ein Signal mit dem Pegel 1 am Ausgang 6'der Kippschaltung erscheint, wodurch ein Signal DC der Speichereinheit zugeführt wird. Dieses Signal DC wird zum Eingang 2 * einer AND-Schaltung 2 geführt. Die AND-Schaltung 2 läßt die Zyklusauslösung durch den Zyklusabruf nur durch, wenn eine Belegungskippschaltung 3 in Ruhe ist, wodurch ein Ausgangssignal "1" am Ausgang 6'der Kippschaltung 3 entsteht, welches dann dem Eingang 1' der AND-Schaltung 2 zugeführt wird. Die Be-

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legungskippschaltung ist wie alle anderen Kippschaltungen bei diesem Ausführungsbeispiel auf den Ruhezustand initiiert. Der Ausgang 3'der AND-Schaltung 2 ist mit dem Eingang V einer Verzögerungsleitung 16 verbunden. Diese Verzögerungsleitung überträgt das Zyklusabrufsignal nach einer eingestellten Verzögerungszeit R1 , die so bemessen ist, daß sie der Technologie der jeweiligen Speichereinheit entspricht; dadurch wird eine Kippschaltung angeregt, die arm an ihrem Ausgang 6'das Zyklusbestätigungssignal AC abgibt. Dieses Zyklusbestätigungssignal wird dann der dem Prozessor zugehörigen universellen Austausch-Schnittstellenzone zugeführt; das Zyklusbestätigungssignal AC erscheint also am Eingang 1'eines Inverters 5, dessen Ausgang 2'mit dem Eingang Y der Zyklusabruf-Kippschaltung 1 verbunden ist; daraus resultiert die Annulierung des von der Kippschaltung 1 durchgeführten Zyklusabrufs. Das Signals ACX, bei dem es sich um das um die Verzögerung R1 verzögerte Zyklusabrufsignal handelt, wird ebenfalls dem Eingang 1'des Inverters zugeführt, der an seinem Ausgang 2' ein Signal dem Eingang 1' der Belegungskippschaltung 3 zuführt. Die Zyklus-Belegungskippschaltung ändert dann ihren Zustand und verhindert alle weiteren Zyklusabrufe während der gesamten Dauer, wo dieses Belegungssignal vorhanden ist; dies wirkt sich dahingehend aus, daß ein Pegel O am Eingang 1'der AND-Schaltung 2 vorhanden ist. Der Prozessor kann jedoch sofort, nachdem er über den Abfall des ersten Zyklusabrufs informiert ist, einen zweiten Abruf vorbereiten, der dann in Bereitschaft steht. Der Abfall des Zyklusabrufsignals verursacht auch die Null-Rücksetzung des Signals AC über die Verbindung L1, die an den Eingang 1'der Kippschaltung 4 angelegt ist.

In der zu dem Prozessor gehörenden Zone enthält die universelle Austausch-Schnittstelle ein Speicherregister mit zwei Kippschaltungen 19. Die in diesem Register enthaltenen Informationen werden in die Zone der Speichereinheit in einem Register 20 mit zwei Kippschaltungen umgespeichert. Diese Umspeicherung

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erfolgt nach der in Fig. 4 gezeigten Synchronisationsvorschrift ausgehend von den Signalen ^lfZyklusabruf" und "Zyklusbestätigung". Die in dem Register 19 enthaltenen Informationen wurden zuvor von dem Prozessor übertragen; sie bedeuten, daß während des von dem Zyklusabruf DC ausgelösten Zyklus ein Lese- oder Schreibvorgang ausgeführt werden soll. Der Ausgang 2'des Registers 19 ist mit dem Eingang 6'eines Registers 20 verbunden und führt diesem Register das Schreibsignal E zu. Der Ausgang 4'des Registers 19 ist mit dem Eingang 5'des Registers 20 verbunden und überträgt zu diesem das Lesesignal L. Wenn sich das Signal E auf Pegel "1" befindet, wird ein Einschreibvorgang während des Zyklus durchgeführt, der von dem Zyklusabruf DC ausgelöst wurde. Wenn der Pegel des Signals E Null ist, so erfolgt kein Einschreibvorgang. Wenn das Signal L auf Pegel "1" ist, so erfolgt ferner während des Zyklus, der von dem Zyklusabruf DC ausgelöst wurde, ein Auslesevorgang. Wenn der Pegel des Signals L Null ist, so wird nicht ausgelesen.

Der Ausgang 3'des Registers 20 liefert den Komplementwert des Signals L und ist mit dem Eingang 3' einer Kippschaltung 7 zur Erzeugung des Lese-Überwachungssignals verbunden. Wenn ausgelesen werden soll, so ist der Ausgang 4'des Registers 2O zuvor während der Überführung des Inhalts des Registers 19 in das Register 20 aktiviert worden, und zwar während der Bestimmungsphase, die von dem Dialog der Signale Zyklusabruf-Zyklusbestätigung definiert wird. Infolgedessen wird in diesem Falle, und nur in diesem Falle, am Ende einer Zeitspanne einer Zeitspanne R2, die abhängig von der angewandten Technologie eingestellt ist, das Lese-Überwachungssignal TL aktiviert durch das Anregesignal TLX am Eingang 4'der Kippschaltung 7. Dieses Signal TL wird vom Ausgang 6'der Kippschaltung 7 zu dem Prozessor gesandt, der den Zeitpunkt bestimmt, wo der Auslesevorgang beendet werden kann, indem er mit einer eingestellten Verzögerung R3 das Lese-Bestätigungssignal AL über die Kippschal-

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lung 8 erzeugt. Das verzögerte Signal TL gelangt nämlich an den Eingang 4'der Kippschaltung 8, und das Signal AL erscheint an dessen Ausgang 6'. Das Signal AL wird dann zum Eingang Y des Inverters 9 gesandt, dessen Ausgang 2'mit dem Eingang 1' der Kippschaltung 7 verbunden ist, wodurch das vom Ausgang 6' der Kippschaltung 7 ausgesandte Signal TL annuliert wird. Der Abfall des Signals TL annuliert die Aussendung des Lese-Bestütigungssignals AL über die Verbindung L2, dir das Signal TL dem Eingang V der Kippschaltung 8 zuführt.

Das Befehlssignalpaar Lese/Überwachung (TL) und Lese/Bestätigung (AL) synchronisiert die ausgelesenen Informationen.

Der Ausgang 1' des Registers 19, der den Komplementwert des Signals E liefert, ist mit dem Eingang 3' der Kippschaltung zur Erzeugung des Schreib-überwachungssignals verbunden. Wenn eingeschrieben werden soll, so wird die für den Einschreibvorgang charakteristische Zelle E von dem Prozessor aktiviert. Wenn also die Zelle E aktiviert ist, und nur in diesem Falle und wenn der Prozessor dies bestimmt, so löst dieser die Speicherung und Aussendung des Schreib-überwachungssignals TE aus, indem ein Anregungssignal TEX dom Eingang 4' der Kippschaltung 10 zugeführt wird. Dieses Signal TE erscheint dann am Ausgang 6'der Kippschaltung 10 und wird der Speichereinheit zugeführt, um das Einschreiben auszulösen, wenn die Logikbedingungen der AND-Schaltung 11 erfüllt sind. Diese Bedingungen sind erfüllt, wenn die Schreib-Belegungskippschaltung OE 12 in Ruhe ist, wodurch der Pegel "1" am Ausgang 6*dieser Kippschaltung erscheint, der dann an den Eingang V der AND-Schaltung 11 angelegt wird. Ferner muß eine Schreib-Freigabe(VE)-Kippschaltung 13 ein Schreib-Freigabesignal abgeben, das am Ende einer eingestellten Verzögerung R4 gewonnen wird, die am Ausgang 4' der Verzögerungsleitung 16 erscheint und für die angewandte Technologie spezifisch ist; das am Ausgang 4'der Verzögerungsleitung 16 erscheinende Signal wird an den Aktivierungseingang 4'der Kipp-

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schaltung VE angelegt und vom Ausgang 6' dieser Kippschaltung zum Eingang 3'der AND-Schaltung 11 geführt. Es wird dann in die Speichereinheit eingeschrieben. Ein Befehlssignal wird dann am Ende einer Verzögerung R5 durch das Ausgangssignal der AND-Schaltung 3 gebildet, welches an den Eingang V einer Verzögerungsleitung 17 angelegt wird und am Ende einer Verzögerung R5 am Ausgang 2'der Verzögerungsleitung 17 erscheint; dieses Signal ist an den Eingang V eines Inverters 14 angelegt und gelangt von dessen Ausgang 2⁷ZUm Eingang 1'der Schreib-Belegungskippschaltung 12, um auf diese Weise jegliche erneute Berücksichtigung von Einschreibvorgängen zu verhindern, bis ein Verzögerungssignal R6 abgegeben wird, das abhängig von der angewandten Technologie festgelegt ist und am Ausgang 3'der Verzögerungsleitung 17 erscheint. Dieses Signal wird dann zum Aktivierungseingang 4'der Schreib-Belegungskippschaltung 12 geschickt, wodurch die Kippschaltung 12 wieder in den Ruhezustand initiiert wird. Am Ende der Verzögerungszeit R7 steuert das am Ausgang 4'der Verzögerungszeit 17 erscheinende Signal die Kippschaltung 15 an ihrem Eingang an und führt zur Abgabe eines Signals AE an ihrem Ausgang 6'. Dieses Signal ist das Schreib-Bestätigungssignal AE. Es wird dann zu dem Prozessor übertragen, um die Absendung des Schreib-überwachungssignals zu unterbinden, und zwar durch erneute Anregung der Kippschaltung über den Inverter 16, wobei das Signal AE an den Eingang 1'dieses Inverters angelegt wird und von dessen Ausgang 2⁷ZUm Eingang V der Kippschaltung 10 gelangt, über die Verbindung L3 wird das Schreib-Überwachungssignal zum Eingang 2'der Kippschaltung 15 geführt, wobei dann der Abfall des Schreib-Uberwachungssignals den Abfall des Bestätigungssignals AE verursacht, indem die Kippschaltung 15 gesetzt wird.

Durch das Befehlssignalpaar Schreib/Überwachung (TE) und Lese/Bestätigung (AL) werden die einzuschreibenden Informationen synchronisiert.

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ORIGINAL INSPECTED

Das je nach der angewandten Technologie bestimmte Verzögerungssignal R9 am Ausgang 5'der Verzögerungsleitung 17 wird über eine OR-Verknüpfungsschaltung 18 zum Setzeingang 4' der Kippschaltung 3 geführt. Dadurch wird diese Kippschaltung 3 in den Ruhezustand initiiert, wodurch der Zyklus-Belegtzustand charakterisiert wird. Es kann dann ein neuer Abruf berücksichtigt werden, wodurch eine erneute Ausführung des gesamten Vorgangs freigegeben wird.

In gleicher Weise erscheint am Ende des Auslesevorgangs das in Abhängigkeit von der angewandten Technologie bemessene Verzögerungssignal R7 am Ausgang 5' der Verzögerungsleitung 16. Dieses Signals wird mittels .einer AND-Verknüpfungsschaltung aufbereitet, und zwar über folgende Logikfunktion: F = AUSLESEN (UND) EINSCHREIBEN. Letztere Funktion wird durch die AND-Schaltung 22 gebildet, und zwar ausgehend von den Ausgangssignalen an den Ausgängen A¹ und V des Speicherregisters 20. Wenn also eine Ausleseoperation abgerufen wird, die nicht von einem Einschreibvorgang begleitet wird, wenn also die genannte Funktion aktiv ist, ao erscheint ein Signal am Ausgang 3^/ der AND-Schaltung 21 und wird über die OR-Schaltung 18 zum Aktivierungseingang 4' der Kippschaltung 3 überführt, um diese erneut zu initiieren. Wenn das Register 19 und anschließend das Register 20 zugleich einen Ausleseabruf und einen Einschreibabruf enthalten, wenn also die Zellen L und E beide im Arbeitszustand sind, so erfolgt die Verkettung bzw. Anknüpfung der Operationen folgendermaßen: Das Auslesen erfolgt in der zuvor beschriebenen Weise, dann löst der Prozessor zu dem von ihm gewählten Zeitpunkt einen Einschreibvorgang in der zuvor beschriebenen Weise aus; am Schluß der Ausführung des Einschreibvorgangs wird am Ende der Verzögerung R9 die Neuinitiierung in der vorstehend beschriebenen Weise ausgelöst.

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Claims (4)

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   17. August 1979

   COMPAGNIE INTERNATIONALE POUR L«INFORJlATIQUE CII - HONEYWELL BULL
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   PATENTANSPRÜCHE

   Anordnung zum Informationsaustausch zwischen dem Zentralspeicher einer Datenverarbeitungsanlage und den diese bildenden Verarbeitungseinrichtungen, mit einer Einrichtung zur Auslösung eines Lese- und/oder Schreibzyklus in der Speichereinheit, mit einer Einrichtung zur Ausführung des Auslesens von Informationen aus dem Speicher und mit einer Einrichtung zur Ausführung des Einschreibens in diesen Speicher, gekennzeichnet durch eine Einrichtung zur Verkettung der Zyklusabrufe mit der Ausführung der Lese- und/oder Schreibzyklen, die ausgehend von dem Anfangs-Zyklusabrufsignal gesteuert werden, das von den Verarbeitungseinrichtungen ausgesandt wird, und Vorteilung des Anfangs-Zyklusbefehlssignals in den vorbestimmten und einstellbaren Zeitintervallen auf die Anordnungen zur Steuerung der Ausführung der Lese- und/oder Schreibzyklen.

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2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zur Verkettung der Zyklusabrufe mit der Ausführung der Lese- und/oder Schreibzyklen eine erste Einrichtung zur Verkettung einer Auslösephase eines Speicherzyklusabrufs mit einer Auslesephase und einer Wiederinitiierung und eine zweite Einrichtung zur Verkettung eines Speicherzyklusabrufs mit einer Schreibphase und einer Wiederinitiierung enthält, wobei die erste und die zweite Einrichtung mit einer dritten Einrichtung zusammgenschaltet werden können, welche die Verkettung einer Auslösephase eines Speicherzyklusabrufs oder einer Auslesephase, auf die eine Einschreibphase und eine Wiederinitiierung folgen, ermöglicht.
3. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung zur Verkettung der Zyklusabrufe und Ausführung der Lese- und/oder Schreibzyklen gebildet ist aus wenigstens einer Verzögerungsleitung mit einem Eingang und wenigstens vier einstellbaren Ausgängen, wobei der Eingang das von den Verarbeitungsanordnungen ausgesandte Zyklusabrufsignal und ein von den Verarbeitungseinrichtungen abgegebenes Freigabesignal erhält, wobei ein erster Ausgang das Zyklusabrufsignal zu einer Anordnung für die Erzeugung eines Bestätigungssignals für die Zentraleinheit wieder aussendet, wobei ein zweiter Ausgang die Bildung eines Auslese-Überwachungssignals für die Zentraleinheit ermöglicht, ein dritter Eingang die Bildung eines Signals zur Freigabe der Ausführung eines Einschreibzyklus ermöglicht und ein vierter Ausgang ein Signal abgibt, das die Ausführung eines neuen Zyklusabrufs ermöglicht, und wobei die in der Reihenfolge der Aufzählung dieser Ausgänge erscheinenden Signale regelmäßig zeitlich gegeneinander verschoben sind.
4. 4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung zur Ausführung des Einschreibens in die Speicher-

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   einheit eine einstellbare Verzögerungsleitung enthält, die von den Einschreib-Freigäbesignalen, die von der Verarbeitungseinrichtung zur Zyklusverkettung ausgesandt werden, und von einem Einschreib-überwachungssignal, das von den Vcrarbeitungseinrichtungen ausgesandt wird, angesteuert wird, und daß die Verzögerungsleitung wenigstens drei Ausgänge enthält, wovon der erste am Ende eines vorbestimmten Zeitintervalls ein Signal abgibt, das jeglichen neuen Einschreibzyklus bis zum Erscheinen eines Signals an einem zweiten Ausgang am Ende eines vorbestimmten Zeitintervalle verbietet, wobei das Signal am zweiten Ausgang einen Einschreibzyklus freigibt und wobei der dritte Ausgang ein Einschreib-Bestätigungssignal für die Verarbeitungsanordnungen abgibt.

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