DE2933474C2 - - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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-
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Description
Die Erfindung betrifft eine Vorrichtung nach dem Oberbegriff
des Patentanspruchs 1.
Eine Vorrichtung dieser Gattung ist aus der US-PS 38 86 525
bekannt. Bekannte Vorrichtungen dieser Art sind spezifisch so
wohl für die Technologie der verwendeten Speicher als auch für
die Datenverarbeitungsanlagen, in denen sie verwendet werden.
Die für den Austausch zwischen Prozessoren vorgesehenen Anord
nungen hängen ferner vollständig von diesen Prozessoren ab.
Die Technologie für die Herstellung von Zentralspeichereinhei
ten für Datenverarbeitungsanlagen entwickelt sich derzeit sehr
schnell, sowohl hinsichtlich der Leistungsfähigkeit als auch
hinsichtlich der Verwendungsweise.
Daraus ergibt sich die Situation, daß bei jedem Erscheinen ei
ner neuen Technologie, wenn von dieser Gebrauch gemacht werden
soll, alle Digitaleinrichtungen neu geschaffen werden müssen,
die den Austausch zwischen der Speichereinheit und den von
dieser Gebrauch machenden Prozessoren gewährleisten. Jeder
neuen Technologie entspricht nämlich eine neue Arbeitsweise
und ebenso eine andere zeitliche Aufeinanderfolge der ausge
tauschten Signale. Zum leichteren Verständnis der Erfindung
wird daran erinnert, daß ein Prozessor derjenige Teil einer
Datenverarbeitungsanlage ist, der die Verarbeitung vornimmt
und die Befehlselemente und Rechenelemente für arithmetische
und logische Berechnungen enthält. In kleinen und mittleren
Datenverarbeitungsanlagen stellt der Prozessor den Verarbei
tungsteil der Zentraleinheit dar. Die Zentraleinheit enthält
ferner den Zentralspeicher und die Verbindungskanäle zur Ver
bindung mit den Periphergeräten. Bei großen Anlagen sind einer
oder mehrere Prozessoren unabhängig, ebenso wie mehrere Zen
tralspeicherblöcke und Ein/Ausgabe-Steuereinheiten.
Aus offensichtlichen wirtschaftlichen Gründen ist es geünstig,
an verschiedenen Prozessoren dieselbe Speichereinheit zu ver
wenden. Aufgrund der verschiedenen Arbeitsweisen der Prozesso
ren ist es jedoch im allgemeinen erforderlich, bei jedem An
schluß eines neuen Prozessors an eine Speichereinheit, für die
dieser nicht von Anfang an bestimmt ist, weitgehende Änderun
gen an den Austausch- bzw. Schnittstellenelementen vorzunehmen.
Aufgabe der Erfindung ist es daher, bei einer gattungsgemäßen
Vorrichtung die unmittelbare Kombination von Prozessoreinhei
ten und Speichereinheiten zum Austausch von Informationen zwi
schen diesen Einheiten selbst dann zu ermöglichen, wenn diese
Einheiten unterschiedliche zeitliche Abläufe der für den In
formationsaustausch benötigten Signale aufweisen.
Diese Aufgabe wird durch die im Patentanspruch 1 angegebene
Ausbildung der Vorrichtung gelöst.
Durch die Erfindung wird also eine universelle Austausch-
Schnittstelle geschaffen, durch die es ermöglicht wird, unab
hängig voneinander oder in Kombination folgendes zu erreichen.
- 1. Die Verkettung einer Auslösephase eines Speicherzyklusab rufs mit einer Auslesephase und einer Wiederinitiierung;
- 2. Die Verkettung einer Auslösephase eines Speicherzyklusab rufs mit einer Einschreibphase und einer Wiederinitiierung;
- 3. Die Verkettung einer Auslösephase eines Speicherzyklusab rufs mit einer Auslesephase, auf die eine Einschreibphase und eine Wiederinitiierung folgen.
Durch die Erfindung wird es ferner ermöglicht, sofort und ohne
die geringste Veränderung eine Speichereinheit irgendeiner
Technologie mit einem gegebenen Prozessor zu verbinden; ande
rerseits wird es ferner ermöglicht, daß irgendeine gegebene
Speichereinheit sofort von einem Prozessor irgendeiner Art ak
zeptiert wird.
Ferner wird es durch die Erfindung ermöglicht, daß zwei Pro
zessoren verschiedener Art sofort miteinander verbunden werden
können.
Einzelheiten einer Ausführungsform der Erfindung ergeben sich
aus der Beschreibung anhand der Zeichnung.
In der Zeichnung zeigen:
Fig. 1 eine universelle Austausch-Schnittstelle in einer
Datenverarbeitungsanlage;
Fig. 2 ein Zeitdiagramm der Dialogsignale;
Fig. 3 eine symbolische Darstellung der Verkettung von Vor
gängen, welche den Austausch zwischen Prozessoren und
Speichereinheiten bestimmen;
Fig. 4 eine Graphik zur Darstellung der Synchronisation der
Informationssignale durch Dialog-Steuersignale der
universellen Austausch-Schnittstelle;
Fig. 5A und 5B ein Ausführungsbeispiel der universellen Aus
tausch-Schnittstelle.
Bei der in Fig. 1 gezeigten Ausführungsform liegt die univer
selle Austausch-Schnittstelle in einer Datenverarbeitungsanlage
zwischen einem Zentralspeicher und dem Prozessor. Der Zentralspeicher
und der Prozessor können in völlig unterschiedlicher
Technologie verwirklicht sein; gleich, welche Technologie vor
liegt, ermöglicht die universelle Austausch-Schnittstelle die
Verwirklichung der erforderlichen Verbindungen zwischen dem
Speicher und dem Prozessor.
Die gemäß der Erfindung vorgesehenen Anordnungen ermöglichen
die Führung eines Dialogs auf doppeltem asynchronen Niveau.
Alle Einwirkungen eines Prozessors auf eine Speichereinheit
können nämlich stets auf drei Grundtypen zurückgeführt werden:
1. Auslösung eines Zyklus in dem Speicher;
2. Ausführung des Einschreibens in ein Speicherfeld;
3. Ausführung des Auslesens aus einer Speicherzelle.
2. Ausführung des Einschreibens in ein Speicherfeld;
3. Ausführung des Auslesens aus einer Speicherzelle.
Diese Operationen können mit variabler Dauer durchgeführt
werden, je nach der angewandten Technologie. Die Verkettung
dieser drei Arten von Operationen kann in einer Reihenfolge
und in einem Rhytmus erfolgen, die sowohl von dem Prozessor
als auch von dem Speicher abhängen. Dabei können fol
gende Prinzipien aufgestellt werden:
- 1. Die Auslösung des Zyklus wird mittels zwei asynchroner Dialogsignale gesteuert, nämlich Speicheranforderungssignal DC und Speicher bestätigungssignal AC. Die Anforderung löst den Zyklus aus, und die Bestätigung gibt am Ende einer bestimmten, doppelt veränderlichen Zeitspanne an, daß der Zyklus tatsächlich begonnen hat. Die Ansprechzeit ist variabel, denn sie ist eine Eigenschaft des betrachteten Zentralspeichers und berücksichtigt den Belegungszustand dieses Speichers.
- 2. Die Ausführung des Einschreibens in das Speicherfeld wird ebenfalls mittels zweier asynchroner Signale synchronisiert, nämlich das Schreib-Startsignal TE und das Schreib- Bestätigungssignal AE. Das Schreib-Startsignal löst das tatsächliche Einschreiben in den Speicher aus, und zwar angefangen an dem Zeitpunkt, wo es nach Auslösung durch den Prozessor zu diesem Speicher gelangt. Die Schreib-Bestätigung informiert den Prozessor, daß der Ein schreibvorgang von dem Speicher nach Ablauf einer Zeit spanne, die von der angewandten Technologie abhängt, beendet ist.
- 3. Die Ausführung eines Auslesevorgangs durch einen Speicher wird in analoger Weise mittels zweier asynchroner Sig nale gesteuert, nämlich das Lese-Startsignal TL und das Lese-Bestätigungssignal AL. Das Lese-Startsignal bewirkt das tatsächliche Aufgeben des abgefragten Inhalts auf die Schnittstelle. Das Lese-Bestätigungssignal wird von dem Prozessor abgegeben, wenn dieser die Verarbeitung der ausgelesenen Nachricht beendet hat (z.B. zu deren Aufzeich nung oder sonstiger Verarbeitung).
In den drei Fällen annulieren die Bestätigungssignale die Er
regungssignale, Abruf- oder Startsignale, durch welche
sie veranlaßt wurden, und zwar nach einer variablen Ansprech
zeit. Sie werden dann selbst dadurch annuliert, daß diese Er
regungssignale abfallen. Fig. 2 stellt diesen bisher allgemein
vorgestellten Dialog dar. Auffällig ist die variable An
sprechzeit der Bestätigung bezüglich der Anstiegsflanke des
Erregungssignals, entsprechend den Zeitspannen 1 und 2. Die erste
Zeitspanne ist die eigentliche reine Ansprechzeit, während
die zweite Zeitspanne eine weitere Verzögerung enthält, die
auf ein Belegungsphänomen zurückzuführen ist. Zu beachten ist
also, daß die verschiedenen Operationen des von den zuvor
erläuterten Signalpaaren gesteuerten Zentralspeichers unabhän
gig miteinandere verkettet werden bzw. aneinander anknüpfen,
und zwar in völlig asynchroner Weise.
Fig. 3 zeigt anhand einer Grafik diese Verkettung bzw. An
knüpfung der Operationen, die den Austausch zwischen Prozesso
ren und Speichereinheiten regeln. Jedes Erregungs- oder Be
stätigungssignal ist innerhalb eines kleinen Kreises gezeigt,
der das Erscheinen dieses Signals darstellt. Das Speicheranforderungssignal
DC verursacht das entsprechende Speicherbestätigungssignal AC, das wiederum
ein neues Speicheranforderungssignal DC freigibt. Ferner entspricht jeder
elementare Dialog eines Signalpaares einer Speicheroperation.
Dieser Dialog ist daher eingekreist dargestellt, und zwar in
einem größeren Kreis, der mit einem weiteren größeren Kreis
durch orientierte Verbindungen verbunden ist, die die Ver
kettung der Operationen bilden. Die Auslösung eines Zyklus
zieht z.B. mit einer für die verwendete Speicherart typischen
Synchronisation die Ausführung eines Lesevorgangs (Verbindung
1) nach sich, auf die entweder einfach eine neue Zyklusauslösung
(Verkettung 2) oder ein Schreibvorgang (Verkettung 3) folgen
kann, auf welchen wiederum die Auslösung eines neuen Zyklus
(Verkettung 4) folgen kann.
Alle in Fig. 3 dargestellten Kombinationen sind auch mit
variabler Synchronisation möglich, jedoch mit einem Minimal
aufwand für eine gegebene Technologie oder Anwendung. Die
orientierten Verbindungen der Grafik stellen die Übergänge
dar, deren Dauer variabel ist. Die Gesamtheit dieser Anord
nung gestattet eine bisher unerreichte Flexibilität in der
Verwendung der Speichereinheit durch den Prozessor; diese
Art des Austauschs kann genauso gut beim Dialog zwischen Pro
zessoren wie auch zwischen Prozessen stattfinden.
Die vorstehend beschriebenen asynchronen Steuersignale leiten
die Operationen nicht nur in Realzeit, sondern sie dienen
auch zur Synchronisation für die sie begleitenden Informations
signale. Das Signalpaar aus Speicheranforderung und Speicherbestätigung
gewährleistet so die Synchronisation der Bestimmungssignale.
Diese Bestimmungssignale definieren die Aufgabe, die während
des Zyklus ausgeführt werden soll.
Bei einem Zentralspeicher bestehen diese Bestimmungssignale
aus einer Adresse und einem Befehl, welche die Art des auszu
führenden Speicherzyklus angeben. Um den Anforderungen zu ge
nügen, muß die Anzahl von Binärzahlen, welche die Adresse
oder den Befehl bilden, recht groß sein. Ferner definiert
das Signalpaar aus Schreib-Startsignal und Schreib-Bestätigungssignal
die Synchronisation der einzuschreibenden Binärzahlen der
Information. Das Signalpaar aus Lese-Startsignal und Lese-
Bestätigungssignal liefert schließlich die Synchronisation der Ver
haltens-Anzeigesignale, die angeben, wie der Zyklus abgelaufen
ist. Insbesondere können am Ende bestimmter Steuervorgänge
Alarmsignale abgegeben werden.
Die hier angewandte Vorschrift zur Synchronisation der Infor
mationssignale hinsichtlich der Befehlssignale ist folgende:
Die Information muß der Anstiegsflanke des Erregungssignals
um eine Größe vorausgehen, die so gering ist, wie dies auf
dem Niveau der Aussendung gewünscht ist, und muß bis zum
Empfang der Anstiegsflanke des Bestätigungssignals beibehalten
werden (wie dies in Fig. 4 dargestellt ist). In Fig. 4 ist
mit (1) die Zone bezeichnet, vor der die Information gültig
ist.
Die Fig. 5A und 5B zeigen ein Ausführungsbeispiel der uni
versellen Austausch-Schnittstelle. Die in Fig. 5 gezeigte
Anordnung kann leicht mit diskreten Bauelementen verwirklicht
werden, z.B. Kippschaltungen, Speichereinrichtungen, Inverter,
Logikschaltungen für die AND- oder OR-Verknüpfung und Ver
zögerungsleitungen. Derartige Bauteile sind dem Fachmann wohl
bekannt und z.B. in Katalogen der einschlägigen Hersteller
beschrieben. Als Kippschaltung kann z.B. der Schaltkreis
TTL74S74, als AND-Schaltung der Schaltkreis 3N74SO4, als
OR-Schaltung der Schaltkreis SN74S32 und als Inverter der
Schaltkreis SN74SO4 verwendet werden. Auch die Verzögerungs
leitungen sind dem Fachmann bekannt; sie sind im allgemeinen
durch eine Zusammenfügung von Schaltkreisen mit lokalisierten
Konstanten gebildet, welche aus Induktivitäten und Kondensa
toren aufgebaut sind, wobei ein an einen Eingang einer Ver
zögerungsleitung angelegtes elektrisches Signal nach Ablauf
einer oder mehrerer Zeitspannen, die definiert und bekannt
sind, an einem oder mehreren Ausgängen der Leitung wieder aus
gesandt wird.
In den Fig. 5A und 5B liegen alle links von einer Linie AB
gezeigten Elemente innerhalb des Prozessors, und alle rechts
von dieser Linie liegenden Elemente gehören zu dem Zentralspeicher.
Es wird daran erinnert, daß eine Kippschaltung eine Anordnung
ist, die zwei stabile Funktionszustände annehmen kann, wovon
der eine die Binärzahl 0 (Kippschaltung in Ruhe) und der
andere die Binärzahl 1 (Kippschaltung in Arbeitsstellung)
darstellt. Diese Zustände erscheinen in Form eines elektri
schen stabilen Potentials am normalen Ausgang der Kippschal
tung. Allgemein wird im folgenden davon ausgegangen, daß ein
elektrisches Potential mit Pegel "0" eine Binärzahl "0" und
ein von "0" verschiedenes elektrisches Potential die Binärzahl
"1" darstellen; definitionsgemäß hat dann dieses Potential
den Pegel "1". Die elektrischen Potentiale der in den Fig. 5A
und 5B gezeigten Anordnung können nur zwei Pegel aufweisen,
nämlich "1" oder "0".
Zur Erläuterung der Kippschaltungen werden folgende Symbole
verwendet: Der Eingang 1′ der Kippschaltung dient zur Aktivie
rung der Kippschaltung, der Eingang 2′ dient zur Null-Rückstel
lung der Kippschaltung, der Ausgang 5′ ist der normale Ausgang,
und der Ausgang 6′ liefert ein komplementäres Ausgangssignal.
Der Eingang 3′ der Kippschaltung dient zur Übertragung des in
dieser Kippschaltung zu speichernden Binärdatenwertes, und der
Eingang 4′ empfängt Taktsignale, welche die Speicherung des
am Eingang 3′ angelegten Datenwertes im Inneren der Kippschaltung
ermöglichen.
Der Informationsaustausch zwischen dem Prozessor und dem
Speicher läuft folgendermaßen ab: Ein Speicheranforderungssignal DC erfolgt
durch den Prozessor über die Aussendung eines Signals DCX,
wodurch die Kippschaltung 1 auf Pegel 0 gesetzt wird, was zur
Folge hat, daß ein Signal mit dem Pegel 1 am Ausgang 6′ der
Kippschaltung erscheint, wodurch ein Signal DC der Speicher
einheit zugeführt wird. Dieses Signal DC wird zum Eingang 2′
einer AND-Schaltung 2 geführt. Die AND-Schaltung 2 läßt die
Zyklusauslösung durch die Speicheranforderung nur durch, wenn eine
Belegungskippschaltung 3 in Ruhe ist, wodurch ein Ausgangs
signal "1" am Ausgang 6′ der Kippschaltung 3 entsteht, welches
dann dem Eingang 1′ der AND-Schaltung 2 zugeführt wird. Die Be
legungskippschaltung ist wie alle anderen Kippschaltungen
bei diesem Ausführungsbeispiel auf den Ruhezustand initiiert.
Der Ausgang 3′ der AND-Schaltung 2 ist mit dem Eingang 1′ einer
Verzögerungsleitung 16 verbunden. Diese Verzögerungsleitung
überträgt das Speicheranforderungssignal nach einer eingestellten Ver
zögerungszeit R 1, die so bemessen ist, daß sie der Technologie
des jeweiligen Zentralspeichers entspricht; dadurch wird eine
Kippschaltung angeregt, die an ihrem Ausgang 6′ das Speicher
bestätigungssignal AC abgibt. Dieses Speicherbestätigungssignal
wird dann der dem Prozessor zugehörigen universellen Austausch-
Schnittstellenzone zugeführt; das Speicherbestätigungssignal AC
erscheint also am Eingang 1′ eines Inverters 5, dessen Ausgang
2′ mit dem Eingang 1′ der Speicheranforderungs-Kippschaltung 1 verbunden
ist; daraus resultiert die Annulierung der von der Kippschal
tung 1 durchgeführten Speicheranforderung. Das Signal ACX, bei dem
es sich um das um die Verzögerung R 1 verzögerte Speicheranforderungs
signal handelt, wird ebenfalls dem Eingang 1′ des Inverters 6
zugeführt, der an seinem Ausgangs 2′ ein Signal dem Eingang 1′
der Belegungskippschaltung 3 zuführt. Die Zyklus-Belegungs
kippschaltung ändert dann ihren Zustand und verhindert alle
weiteren Zyklusabrufe während der gesamten Dauer, wo dieses
Belegungssignal vorhanden ist; dies wirkt sich dahingehend aus,
daß ein Pegel 0 am Eingang 1′ der AND-Schaltung 2 vorhanden ist.
Der Prozessor kann jedoch sofort, nachdem er über den Abfall
des ersten Zyklusabrufs informiert ist, einen zweiten Abruf
vorbereiten, der dann in Bereitschaft steht. Der Abfall des
Zyklusabrufsignals verursacht auch die Null-Rücksetzung des
Signals AC über die Verbindung L 1, die an den Eingang 1′ der
Kippschaltung 4 angelegt ist.
In der zu dem Prozessor gehörenden Zone enthält die universelle
Austausch-Schnittstelle ein Speicherregister mit zwei Kippschal
tungen 19. Die in diesem Register enthaltenen Informationen
werden in die Zone der Speichereinheit in einem Register 20
mit zwei Kippschaltungen umgespeichert. Diese Umspeicherung
erfolgt nach der in Fig. 4 gezeigten Synchronisationsvor
schrift ausgehend von den Signalen "Speicheranforderung" und "Speicher
bestätigung". Die in dem Register 19 enthaltenen Informationen
wurden zuvor von dem Prozessor übertragen; sie bedeuten, daß
während des von dem Speicheranforderungssignal DC ausgelösten Zyklus ein
Lese- oder Schreibvorgang ausgeführt werden soll. Der Ausgang
2′ des Registers 19 ist mit dem Eingang 6′ eines Registers 20
verbunden und führt diesem Register das Schreibsignal E zu.
Der Ausgang 4′ des Registers 19 ist mit dem Eingang 5′ des Re
gisters 20 verbunden und überträgt zu diesem das Lesesignal L.
Wenn sich das Signal E auf Pegel "1" befindet, wird ein Ein
schreibvorgang während des Zyklus durchgeführt, der von dem
Speicheranforderungssignal DC ausgelöst wurde. Wenn der Pegel des Signals E
Null ist, so erfolgt kein Einschreibvorgang. Wenn das Signal L
auf Pegel "1" ist, so erfolgt ferner während des Zyklus, der
von dem Speicheranforderungssignal DC ausgelöst wurde, ein Auslesevorgang.
Wenn der Pegel des Signals L Null ist, so wird nicht ausge
lesen.
Der Ausgang 3′ des Registers 20 liefert den Komplementwert des
Signals L und ist mit dem Eingang 3′ einer Kippschaltung 7 zur
Erzeugung des Lese-Startsignals verbunden. Wenn ausge
lesen werden soll, so ist der Ausgang 4′ des Registers 20 zuvor
während der Überführung des Inhalts des Registers 19 in das
Register 20 aktiviert worden, und zwar während der Bestimmungs
phase, die von dem Dialog der Signale Speicheranforderung-Speicherbe
stätigung definiert wird. Infolgedessen wird in diesem Falle,
und nur in diesem Falle, am Ende einer Zeitspanne einer Zeit
spanne R 2, die abhängig von der angewandten Technologie einge
stellt ist, das Lese-Startsignal TL aktiviert durch das
Anregesignal TLX am Eingang 4′ der Kippschaltung 7. Das Lese-Start
signal TL wird vom Ausgang 6′ der Kippschaltung 7 zu dem Pro
zessor gesandt, der den Zeitpunkt bestimmt, wo der Auslesevor
gang beendet werden kann, indem er mit einer eingestellten Ver
zögerung R 3 das Lese-Bestätigungssignal AL über die Kippschal
tung 8 erzeugt. Das verzögerte Lese-Startsignal gelangt nämlich an
den Eingang 4′ der Kippschaltung 8, und das Lese-Bestätigungssignal AL erscheint
an dessen Ausgang 6′. Das Lese-Bestätigungssignal AL wird dann zum Eingang 1′
des Inverters 9 gesandt, dessen Ausgang 2′ mit dem Eingang 1′
der Kippschaltung 7 verbunden ist, wodurch das vom Ausgang 6′
der Kippschaltung 7 ausgesandte Lese-Startsignal TL annuliert wird. Der
Abfall dieses Signals TL annuliert die Aussendung des Lese-Be
stätigungssignals AL über die Verbindung L 2, die das Signal TL
dem Eingang 1′ der Kippschaltung 8 zuführt.
Das Befehlssignalpaar Lese-Startsignal (TL) und Lese-Bestäti
gungssignal (AL) synchronisiert die ausgelesenen Informationen.
Der Ausgang 1′ des Registers 19, der den Komplementwert des
Signals E liefert, ist mit dem Eingang 3, der Kippschaltung 10
zur Erzeugung des Schreib-Startsignals TE verbunden. Wenn
eingeschrieben werden soll, so wird die für den Einschreibvor
gang charakteristische Zelle E von dem Prozessor aktiviert.
Wenn also die Zelle E aktiviert ist, und nur in diesem Falle
und wenn der Prozessor dies bestimmt, so löst dieser die Spei
cherung und Aussendung des Schreib-Startsignals TE aus,
indem ein Anregungssignal TEX dem Eingang 4′ der Kippschaltung
10 zugeführt wird. Das Schreib-Startsignal TE erscheint dann am Ausgang
6′ der Kippschaltung 10 und wird dem Zentralspeicher zugeführt,
um das Einschreiben auszulösen, wenn die Logikbedingungen der
AND-Schaltung 11 erfüllt sind. Diese Bedingungen sind erfüllt,
wenn die Schreib-Belegungskippschaltung OE 12 in Ruhe ist, wo
durch der Pegel "1" am Ausgang 6′ dieser Kippschaltung erscheint,
der dann an den Eingang 1′ der AND-Schaltung 11 angelegt wird.
Ferner muß eine Schreib-Freigabe (VE)-Kippschaltung 13 ein
Schreib-Freigabesignal abgeben, das am Ende einer eingestell
ten Verzögerung R 4 gewonnen wird, die am Ausgang 4′ der Verzöge
rungsleitung 16 erscheint und für die angewandte Technologie
spezifisch ist; das am Ausgang 4′ der Verzögerungsleitung 16
erscheinende Signal wird an den Aktivierungseingang 4′ der Kipp
schaltung VE angelegt und vom Ausgang 6′ dieser Kippschaltung
zum Eingang 3′ der AND-Schaltung 11 geführt. Es wird dann in
die Speichereinheit eingeschrieben. Ein Befehlssignal wird
dann am Ende einer Verzögerung R 5 durch das Ausgangssignal der
AND-Schaltung 3 gebildet, welches an den Eingang 1′ einer Ver
zögerungsleitung 17 angelegt wird und am Ende einer Verzögerung
R 5 am Ausgang 2′ der Verzögerungsleitung 17 erscheint; dieses
Signal ist an den Eingang 1′ eines Inverters 14 angelegt und
gelangt von dessen Ausgang 2′ zum Eingang 1′ der Schreib-Belegungs
kippschaltung 12, um auf diese Weise jegliche erneute Berück
sichtigung von Einschreibvorgängen zu verhindern, bis ein Ver
zögerungssignal R 6 abgegeben wird, das abhängig von der ange
wandten Technologie festgelegt ist und am Ausgang 3′ der Ver
zögerungsleitung 17 erscheint. Dieses Signal wird dann zum
Aktivierungseingang 4′ der Schreib-Belegungskippschaltung 12
geschickt, wodurch die Kippschaltung 12 wieder in den Ruhezu
stand initiiert wird. Am Ende der Verzögerungszeit R 7 steuert
das am Ausgang 4′ der Verzögerungszeit 17 erscheinende Signal
die Kippschaltung 15 an ihrem Eingang an und führt zur Abgabe
eines Signals AE an ihrem Ausgang 6′. Dieses Signal ist das
Schreib-Bestätigungssignal AE. Es wird dann zu dem Prozessor
übertragen, um die Absendung des Schreib-Startsignals TE
zu unterbinden, und zwar durch erneute Anregung der Kippschal
tung über den Inverter 16, wobei das Schreib-Bestätigungssignal AE an den Eingang
1′ dieses Inverters angelegt wird und von dessen Ausgang 2′ zum
Eingang 1′ der Kippschaltung 10 gelangt. Über die Verbindung L 3
wird das Schreib-Überwachungssignal zum Eingang 2′ der Kipp
schaltung 15 geführt, wobei dann der Abfall des Schreib-Über
wachungssignals den Abfall des Schreib-Bestätigungssignals AE verursacht,
indem die Kippschaltung 15 gesetzt wird.
Durch das Befehlssignalpaar aus Schreib-Startsignal (TE) und
Lese-Bestätigungssignal (AL) werden die einzuschreibenden Informa
tionen synchronisiert.
Das je nach der angewandten Technologie bestimmte Verzögerungs
signal R 9 am Ausgang 5′ der Verzögerungsleitung 17 wird über
eine OR-Verknüpfungsschaltung 18 zum Setzeingang 4′ der Kipp
schaltung 3 geführt. Dadurch wird diese Kippschaltung 3 in
den Ruhezustand initiiert, wodurch der Zyklus-Belegtzustand
charakterisiert wird. Es kann dann eine neue Anforderung berücksich
tigt werden, wodurch eine erneute Ausführung des gesamten Vor
gangs freigegeben wird.
In gleicher Weise erscheint am Ende des Auslesevorgangs das
in Abhängigkeit von der angewandten Technologie bemessene Ver
zögerungssignal R 7 am Ausgang 5′ der Verzögerungsleitung 16.
Dieses Signals wird mittels einer AND-Verknüpfungsschaltung 21
aufbereitet, und zwar über folgende Logikfunktion:
F= AUSLESEN (UND) EINSCHREIBEN. Letztere Funktion wird durch
die AND-Schaltung 22 gebildet, und zwar ausgehend von den
Ausgangssignalen an den Ausgängen 4′ und 1′ des Speicher
registers 20. Wenn also eine Ausleseoperation abgerufen wird,
die nicht von einem Einschreibvorgang begleitet wird, wenn also
die genannte Funktion aktiv ist, so erscheint ein Signal am
Ausgang 3′ der AND-Schaltung 21 und wird über die OR-Schaltung
18 zum Aktivierungseingang 4′ der Kippschaltung 3 überführt,
um diese erneut zu initiieren. Wenn das Register 19 und an
schließend das Register 20 zugleich einen Ausleseabruf und
einen Einschreibabruf enthalten, wenn also die Zellen L und E
beide im Arbeitszustand sind, so erfolgt die Verkettung bzw.
Anknüpfung der Operationen folgendermaßen: Das Auslesen erfolgt
in der zuvor beschriebenen Weise, dann löst der Prozessor zu
dem von ihm gewählten Zeitpunkt einen Einschreibvorgang in der
zuvor beschriebenen Weise aus; am Schluß der Ausführung des
Einschreibvorgangs wird am Ende der Verzögerung R 9 die Neu
initiierung in der vorstehend beschriebenen Weise ausgelöst.
Claims (6)
1. Vorrichtung zum Steuern des Informationsaustauschs zwi
schen dem Zentralspeicher einer Datenverarbeitungsanlage und
den diese bildenden Verarbeitungseinrichtungen, mit einer Ein
richtung zur Auslösung eines Lese- und/oder Schreibzyklus in
dem Zentralspeicher, mit einer Einrichtung zur Ausführung des
Auslesens von Informationen aus dem Zentralspeicher und mit
einer Einrichtung zur Ausführung des Einschreibens in diesen
Zentralspeicher, gekennzeichnet durch:
- a) wenigstens eine Verzögerungsleitung (16, 17), die eine ein stellbare Verzögerung aufweist und mit mehreren Ein- und Ausgängen versehen ist, wobei diese Verzögerungsleitung (16, 17) ein von einer zentralen Verarbeitungseinheit abge gebenes Speicheranforderungssignal (DC) empfängt und an ei nem Ausgang das Speicheranforderungssignal (DC) verzögert (R 1) als den Beginn eines Speicherzyklus anzeigendes Spei cherbestätigungssignal (AC) an die zentrale Verarbeitungs einheit abgibt;
- b) eine erste, der zentralen Verarbeitungseinheit zugeordnete Speichereinrichtung (19), in der eine Information gespei chert wird, die besagt, daß ein Lese- oder Schreibzyklus ausgeführt werden soll;
- c) eine zweite, der zentralen Verarbeitungseinheit zugeordnete Speichereinrichtung (20), deren Dateneingang an den Daten ausgang der ersten Speichereinrichtung (19) angeschlossen ist und in welche die Information aus der ersten Speicher einrichtung (19) während der Zeitspanne zwischen dem Auf treten des Speicheranforderungssignals (DC) und dem Auftre ten des Speicherbestätigungssignals (AC) umgespeichert wird;
- d) eine Einrichtung (7, 8, 16, 17, 19, 20) zur Verkettung des Speicheranforderungssignals (DC) aus der zentralen Verar beitungseinheit mit einem Schreib-/Lesevorgang zu einer Ab lauffolge, die auf ein Lese-Startsignal (TL) und ein Lese- Bestätigungssignal (AL) anspricht, wobei dieses Lese-Start signal (TL) an einem Ausgang der Verzögerungsleitung (16) nach Ablauf einer einstellbaren Verzögerung (R 2) ausgegeben wird, die durch diese Verzögerungsleitung bestimmt ist, und zur Ausführung des Lesevorganges zu der zentralen Verarbei tungseinheit überführt wird, während das Lese-Bestätigungs signal (AL) am Ausgang der zentralen Verarbeitungseinheit nach Empfang des Lese-Startsignals (TL) und einer Verzöge rung (R 3) gewonnen wird, die durch die zentrale Verarbei tungseinheit bestimmt ist, und daß
- e) die Einrichtung (7, 8, 16, 17, 19, 20) zur Verkettung des Speicheranforderungssignals (DC) aus der zentralen Verar beitungseinheit mit einem Schreib-/Lesevorgang zu einer Ab lauffolge, die auf ein Schreib-Startsignal (TE) und ein Schreib-Bestätigungssignal (AE) anspricht, wobei dieses Schreib-Startsignal (TE) von der zentralen Verarbeitungs einheit ausgegeben und zu dem Zentralspeicher nach Ablauf einer Verzögerung (R 4) abgegeben wird, welche durch die Verzögerungsleitung (16, 17) bestimmt wird, während das Schreib-Bestätigungssignal (AE) an einem Ausgang dieser Verzögerungsleitung (16, 17) mit einer Verzögerung (R 7) ab genommen wird, welche durch diese Verzögerungsleitung (16, 17) bestimmt ist.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
das Lese-Startsignal (TL) und das Lese-Bestätigungssignal (AL)
die Daten während eines von der zentralen Verarbeitungseinheit
angeforderten Lesevorganges synchronisieren.
3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
das Schreib-Startsignal (TE) und das Schreib-Bestätigungssi
gnal (AE) die Daten während eines von der zentralen Verarbei
tungseinheit angeforderten Schreibvorganges synchronisieren.
4. Vorrichtung nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß die Verzögerungsleitung (16, 17) ei
nen Ausgang (16; 5′) aufweist, der ein Neuinitiierungssignal
abgibt und an eine in dem Zentralspeicher angeordnete Neuini
tiierungseinrichtung (3) angeschlossen ist, und daß das Neu
initiierungssignal nach Beendigung eines Lesevorganges mit ei
ner Verzögerung (R 8) an die Neuinitiierungseinrichtung (3) ab
gegeben wird, welche durch die Verzögerungsleitung (16, 17)
bestimmt ist.
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß
die Verzögerungsleitung (16, 17) einen Ausgang (17; 5′) auf
weist, der ein Neuinitiierungssignal an die Neuinitiierungs
einrichtung (3) im Anschluß an einen Schreibvorgang und nach
Ablauf einer durch die Verzögerungsleitung (16, 17) bestimmten
Verzögerung (R 9) abgibt.
6. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß
an den Ausgang der zweiten Speichereinrichtung (20) Verknüp
fungsschaltungen (21, 22) angeschlossen sind, die das Neuini
tiierungssignal bei Beendigung eines Lesevorganges sperren und
einen Schreibvorgang initiieren, so daß ein Schreibvorgang im
Anschluß an einen Lesevorgang ermöglicht wird.
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---|---|---|---|---|
FR2483666A1 (fr) * | 1980-05-30 | 1981-12-04 | Cii Honeywell Bull | Procede d'ecriture d'informations et regulateur d'ecriture correspondant pour banc de memoires a circuits mos |
GB2117159B (en) * | 1982-01-19 | 1985-09-11 | Univ London | Data storage system using video tape |
US4485439A (en) * | 1982-07-27 | 1984-11-27 | S.A. Analis | Standard hardware-software interface for connecting any instrument which provides a digital output stream with any digital host computer |
US5053941A (en) * | 1986-08-29 | 1991-10-01 | Sun Microsystems, Inc. | Asynchronous micro-machine/interface |
US5239639A (en) * | 1990-11-09 | 1993-08-24 | Intel Corporation | Efficient memory controller with an independent clock |
US5428800A (en) * | 1991-10-30 | 1995-06-27 | I-Cube, Inc. | Input/output (I/O) bidirectional buffer for interfacing I/O ports of a field programmable interconnection device with array ports of a cross-point switch |
US5481675A (en) * | 1992-05-12 | 1996-01-02 | International Business Machines Corporation | Asynchronous serial communication system for delaying with software dwell time a receiving computer's acknowledgement in order for the transmitting computer to see the acknowledgement |
US5509134A (en) * | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
US6279065B1 (en) * | 1998-06-03 | 2001-08-21 | Compaq Computer Corporation | Computer system with improved memory access |
US8213322B2 (en) * | 2001-09-24 | 2012-07-03 | Topside Research, Llc | Dynamically distributed weighted fair queuing |
US7362751B2 (en) | 2001-10-03 | 2008-04-22 | Topside Research, Llc | Variable length switch fabric |
US6967951B2 (en) * | 2002-01-11 | 2005-11-22 | Internet Machines Corp. | System for reordering sequenced based packets in a switching network |
US7135508B2 (en) * | 2002-02-20 | 2006-11-14 | The University Of Chicago | Coatings and films derived from clay/wax nanocomposites |
US20030214949A1 (en) * | 2002-05-16 | 2003-11-20 | Nadim Shaikli | System for reordering sequenced based packets in a switching network |
US20040098509A1 (en) * | 2002-11-14 | 2004-05-20 | Vic Alfano | System for reordering sequenced based packet segments in a switching network |
US8190858B2 (en) * | 2003-02-25 | 2012-05-29 | Topside Research, Llc | Interface device for interfacing a main processor to processing engines and classifier engines, and methods for configuring and operating interface devices |
US7990987B2 (en) | 2003-02-25 | 2011-08-02 | Topside Research, Llc | Network processor having bypass capability |
US7421532B2 (en) * | 2003-11-18 | 2008-09-02 | Topside Research, Llc | Switching with transparent and non-transparent ports |
US7454552B2 (en) * | 2003-11-18 | 2008-11-18 | Topside Research, Llc | Switch with transparent and non-transparent ports |
US7426602B2 (en) * | 2004-01-08 | 2008-09-16 | Topside Research, Llc | Switch for bus optimization |
CN101677384B (zh) * | 2008-09-19 | 2011-03-23 | 鸿富锦精密工业(深圳)有限公司 | 数据存储管理系统及方法 |
Family Cites Families (4)
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---|---|---|---|---|
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US3818459A (en) * | 1972-12-19 | 1974-06-18 | Dimensional Syst Inc | Auxiliary memory interface system |
US3886525A (en) * | 1973-06-29 | 1975-05-27 | Ibm | Shared data controlled by a plurality of users |
US4099231A (en) * | 1975-10-01 | 1978-07-04 | Digital Equipment Corporation | Memory control system for transferring selected words in a multiple memory word exchange during one memory cycle |
-
1978
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US4330824A (en) | 1982-05-18 |
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