DE2136270A1 - Verfahren und Vergleicher zum Vergleich zweier Binärzahlen - Google Patents

Description

213627Q

Dipl.-Ing. Heinz Bardehle

Patontarvveilt

D-8 München 26, Pntfnch 4
Teloion Ga 11 /292^05

i'oin Laichen: Γ 1255

Anmelder: Honeywell Information Systems Inc.

200 Smith Street,
V/altham/I-ians. , 7. 3t. A.

Juli

"/erfahren und Ver.-;loicher zum Vergleich ay_gier Binärζ ahl eη

Die Erfindung bezieht sich auf digitale Vergleicher.

Auf dem Gebiet der Datenverarbeitung kommt ea in einer Vielzahl von Anwendungsfällen vor, dass die relative Gröase der relativen Wertigkeit zweier Zahlen oder Wörter zu vergleichen und festzustellen ist. In einigen Datenverarbeitungasyatemen, wie zum Beiapiel in Systemen, die von groaaen Postauftragsfirmen benutzt werden, ist es erforderlich, die Benutzer-Dateien periodisch auf den neuesten Stand zu bringen. In einem derartigen System ist es erwünscht, Daten oder Informationen auf Aufzeichnungsträgern abzuspeichern bzw. unterzubringen und von diesen Aufzeichnungaapeichern wieder bereitzustellen, und zwar auf der Baais des Inhalte anstatt unter Zugrundelegung der Adresse oder des Speicherplatzes,

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wie dies verschiedentlich in herkömmlichen Datenspeicher-Dateien der Fall ist. Ein derartiges Speichersystem wird generell als "assoziativer Speicher" bezeichnet. In einem derartigen System weist jede Aufzeichnung bestimmte Elemente, wie ein Wort oder ein Teil eines Wortes, für die Identifizierung der jeweils in Präge kommenden Aufzeichnung auf. Wenn eine Aufzeichnung zwischen zwei alten Aufzeichnungen einzufügen ist, iat es erforderlich, die alte Aufzeichnung entweder numerisch in steigender oder fallender Reihenfolge oder in alphabetischer Reihenfolge unterzubringen. Die alten Aufzeichnungen werden dann mit der neuen Aufzeichung verglichen, wobei in dem lall, dass die in Frage kommende Stelle ermittelt worden ist, an der eine Aktualisierung oder Einfügung der neuen Aufzeichnung vorzunehmen ist, die erforderliche Operation ausgeführt wird.

Bei anderen Vergleichsvorgängen ist es häufig erforderlieh, zwei Zahlen oder zwei Wörter in einer bestimmten Stufe eines Programms zu vergleichen und aufeinanderfolgende Operationen, Schleifen, Befehle oder Schritte entsprechend der festgelegten G-rösae der beiden Zahlen auszuführen.

Vergleieher für die Verwendung in Datenverarbeitungssystemen vergleichen im allgemeinen Informationspoaten, die in einem ^ Binärcode dargestellt sind, indem eine derartige Information ™ seriell Stelle für Stelle verglichen wird. Eine andere Möglichkeit des Vergleichs ist der Parallelvergleich, bei dem sämtliche Stellen einer gegebenen Information gleichzeitig mit den entsprechenden Stellen einer anderen Information verglichen werden. Beispiele für seriell arbeitende Vergleieher finden sich in den US-Patentschriften 3 479 644 und 2 889 534. Beispiele für parallel arbeitende digitale Vergleieher für den Binärcode finden sich in den US-Patentschriften 3 390 378 und 3 137 839.

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Die bisher bekannten, seriell arbeitenden digitalen Vergleicher bestimmen die relative Grosse zweier Binärzahlen dadurch, dass die beiden in die Vergleichsschaltung eingeführten Binärzahlen überprüft werden, wobei zu einem Zeitpunkt jeweils ein Bit überprüft wird. Jedes Bit kann dabei eine Wertigkeit haben, die ihm entsprechend seiner relativen Lage in der Zahl zugeordnet ist. Im allgemeinen ist das Bit, das an der am weitesten links befindlichen Stelle einer Reihe von Zahlen auftritt, das Bit mit der höchsten Wertigkeit, wobei die Wertigkeit von links nach rechts abnimmt. In einigen seriell arbeitenden Vergleichern werden die beiden Binärzahlen in die Vergleicherschaltung in der Weise eingeführt, dass das zuerst zu überprüfende Bit das Bit niedrigster Wertigkeit ist. Andere seriell arbeitende Vergleicher überprüfen dagegen zunächst das Bit mit der höchsten Wertigkeit. Der Vorteil bei der Überprüfung des Bits höchster Wertigkeit als erstes Bit liegt darin, dass in dem Pail, dass der Wunsch besteht, festzustellen, welche Zahl grosser ist von den beiden miteinander verglichenen Zahlen, der Vergleich bereits auf das erste negative Vergleichsergebnis hin beendet werden kann, wenn der neue Posten grosser ist als der alte Posten. (Unter negativem Vergleichsergebnis wird im Rahmen der vorliegenden Anmeldung verstanden, dass ein Bit grosser ist als ein anderes Bit.) Obwohl mit Hilfe dieses Schaltungstyps die Möglichkeit gegeben ist, die relative Grosse zweier Zahlen zu bestimmen, kann die betreffende Schaltung jedoch nicht durch irgendeine Anzahl von Anfragen oder Kombinationen von Anfragen abgefragt werden, um die Gültigkeit oder Niehtgültigkeit einer derartigen Abfrage zu bestimmen. Eine Schaltung, bei der mit einer Abfrage gearbeitet wird, ist in der US-Patentschrift 3 246 294 angegeben. Diese Schaltung arbeitet jedoch nach dem Prinzip des Vergleichs eines Wortes mit einem anderen Wort durch Invertieren sämtlicher entsprechender ¹M"-Bits eines Wortes. Auf diese Weise liefert ein Vergleich insgesamt O-Zeichen. Zur Ausführung dieses Schemas ist somit eine

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komplizierte Schaltungsanordnung erforderlich.

Der Vergleich zweier digitaler Binärzahlen in Parallelform wird im wesentlichen dadurch ausgeführt, dass die eine Binärzahl von der anderen Binärzahl subtrahiert wird, wobei eine von der Schaltung gelieferte "geborgte" Grosse kennzeichnend dafür ist, welche der beiden Zahlen die grösste Zahl ist. Obwohl diese Arbeitsweise in der Recheneinheit einer zentralen Verarbeitungseinrichtung ausgeführt werden kann, führt sie jedoch zu einer Verbindung mit der zentralen Verarbeitungseinrichtung. Um eine spezielle Schaltung zur Ausführung dieser Operation bereitzustellen, sind eine relativ grosse Anzahl an Verknüpfungselementen und eine komplizierte Verknüpfungsschaltung erforderlich.

Der Erfindung liegt demgemäss die Aufgabe zugrunde, einen verbesserten seriell arbeitenden Vergleicher für Binärzahlen zu schaffen.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Vergleicher zum Vergleich zweier Binärzahlen, deren jede durch eine Reihe von nacheinander auftretenden elektrischen Signalen codiert dargestellt ist, wobei diese elektrischen Signale mit abnehmender Wertigkeit aufeinanderfolgen, erfindungsgemäsa dadurch,

a) dass eine Vielzahl von Speicherelementen vorgesehen ist, deren jedes einen Vorschlag in Bezug auf die vergleichenden Binärzahlen wiedergibt,

b) dass Einrichtungen vorgesehen sind, die in jedes Speicherelement ein elektronisches Signal einzuführen gestatten, das ein Abfragebit für die Einspeicherung darstellt, wobei das Vorhandensein des elektrischen Signals, das ein Abfragebit in irgendeinem der Speicherelemente charakterisiert, die Bewahrheitung der durch das Speicherelement wiedergegebenen Annahme bedeutet,

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c) dass mit der Speichereinrichtung Einrichtungen verbunden sind, die in diese Speichereinrichtung die elektrischen Signale einführen, die den zu vergleichenden Binärzahlen entsprechen,

d) dass Einrichtungen vorgesehen sind, die auf das das Abfragebit darstellende elektrische Signal und auf die die zu vergleichenden Binäzahlen darstellenden elektrischen Signale hin ansprechen und den Zustand der Speicherelemente beibehalten oder ändern, und

e) dass Einrichtungen vorgesehen sind, die durch den Zustand des Speicherelements gesteuert das Vorhandensein oder Fehlen des elektrischen Signals ermitteln, das kennzeichnend ist für das Abfragebit in irgendeinem Speicherelement.

Durch die Erfindung ist ferner ein seriell arbeitender Vergleicher geschaffen, der die relative Grosse zweier Binärziffern vergleicht und bestimmt. Dieser Vergleicher ist dadurch gekennzeichnet,

a) daas eine erste Abfrageeinrichtung vorgesehen ist, die zur Peststellung, ob eine erste Binärziffer grosser ist als eine zweite Binärziffer, entsprechend einstellbar ist,

b) dass eine zweite Abfrageeinrichtung vorgesehen ist, die mit der ersten Abfrageeinrichtung verbunden ist und die derart einstellbar ist, dass sie festzustellen gestattet,

ob eine erste Binärziffer kleiner ist als eine zweite Binärziffer,

c) dass mit der ersten Abfrageeinrichtung und der zweiten Abfrageeinrichtung eine dritte Abfrageeinrichtung verbunden 1st, die derart einstellbar ist, dass sie zu bestimmten erlaubt, ob eine erste Binärziffer gleich einer zweit-π Binäraiffer ist,

10 9 8 8b/ I 7 2 f,

d) dass mit der ersten Abfrageeinrichtung und der zweiten Abfrageeinrichtung eine Eingabeeinrichtung verbunden ist, die die ersten und zweiten Binärziffern in die erste und zweite Abfrageeinrichtung einzuführen gestattet, und

e) dass eine Ausgabeeinrichtung vorgesehen ist, die mit der ersten, zweiten und dritten Abfrageeinrichtung verbunden ist und die ein Ausgangssignal von diesen Abfrageeinrichtungen aufnimmt und abgibt.

Damit dürfte ersichtlich sein, dass der Vergleicher eine Vielzahl von Speichereinrichtungen für die Speicherung eines Abfragebits enthält, wobei der Speicherinhalt jeder Speichereinrichtung einem Vorschlag in Bezug auf die zu vergleichenden Zahlen entspricht. Das Vorhandensein eines Abfragebits in einer Speichereinrichtung zeigt dann an, dass der Vorschlag, der durch den Speicherinhalt der betreffenden Speichereinrichtung dargestellt worden war, zutrifft. Die zu vergleichenden Binär zahlen werden gleichzeitig in den Vergleicher eingeführt, wobei mit der höchstwertigen Bitposition begonnen wird. In Abhängigkeit von der relativen Grö'sae der betreffenden Binär zahl en werden Einrichtungen übertragungsfähig gemacht oder gesperrt, wodurch die fortgesetzte Speicherung des Abfragebits in der jeweiligen Speichereinrichtung ermöglicht oder verhindert wird. Die Speiehereinrichtungen sind bei einer Ausführungsform durch Verriegelungs-Verstärker gebildet, und die Einrichtungen, die übertragungsfähig gemacht bzw. gesperrt werden, sind durch UND-Glieder gebildet. Ferner sind Einrichtungen vorgesehen, die ermitteln, in welcher Speichereinrichtung ein Abfragebit noch zurückgeblieben ist, und die damit bestimmen, welche Voraussage zugetroffen hat.

Gremäss der Erfindung ist ferner ein Verfahren zum seriellen Vergleich zweier Binärzahlen A und B geschaffen, und zwar zur Bestimmung, ob die eine Binärzahl A grosser oder kleiner

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als die andere Binärzahl B oder gleich, dieser Binärzahl B ist. Dieses Verfahren ist dadurch gekennzeichnet,

a) dass die Binärzahlen in einer Reihe von elektrischen Signalen codiert dargestellt werden, die mit abnehmender Wertigkeit aufeinander—folgen,

b) dass die Voraussagen, dass die eine Biifirzahl A grosser ist als die andere Binärzahl B bzw. dass die eine Binärzahl λ kleiner ist als die andere Binärzahl B bzw. dass die eine Binärzahl JL gleich der anderen Binärzahl B ist, in elektrische Signale umgesetzt werden und

c) dass die elektrisch codierten Zahlen mit den elektrisch umgesetzten Voraussagen zur Ermittlung, welche Voraussage zutrifft, verglichen werden, wobei mit der Ziffer höchster Wertigkeit begonnen wird.

Ein Merkmal dieses Verfahrens besteht in der Erhaltung der zentralen Verarbeitungszeit, da der Vergleicher in einer peripheren Steuereinheit nahe der jeweiligen Informationsquelle untergebracht werden kann und ausserdem an dem Bestimmungsort der Information.

Ein weiteres Merkmal der Erfindung besteht darin, den Vergleicher auf acht verschiedene Weisen abfragen zu können, wie dies in der nachstehenden Tabelle I aufgeführt ist.

Tabelle I

grosser kleiner gleich

0 O 1

O 1 0

0 1 1

1 0 0 1 0 1 1 1 O 1 1 1 O OO

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(Die in der obigen Tabelle angegebenen Werte 1 kennzeichnen Prägen, wie sie innerhalb der betreffenden Spalte gefragt werden.)

Anhand von Zeichnungen wird die Erfindung nachstehend näher erläutert.

Pig. 1 zeigt in einem Blockdiagramm einen Vergleicher gemäas der Erfindung zur Verwendung in einem automatischen Datenverarbeitungsaystem.

Pig. 2 zeigt einen Verknüpfungsplan eines Vergleichers gemäss einer Ausführungsform der Erfindung, wobei ein serieller Vergleich von digitalen Informationen erfolgt.

Pig. 3 veranschaulicht in einem Signaldiagramm Signale, wie sie in dem Vergleieher gemäss Pig. 2 auftreten können.

Pig. 4 zeigt ein Signaldiagramm, bei dam angenommen ist, dass die Abfrage ein Vergleich dahingdBnd ist, ob eine Zahl kleiner ist als eine andere Zahl.

Im folgenden sei zum Zwecke der Erzielung eines besseren Verständnisses der Erfindung ein bevorzugtes Aueführungsbeispiel näher erläutert, auf das die Erfindung jedoch nicht beschränkt ist. Beim Verfahren der sogenannten Aktualisierung einer Datei zum Beispiel wird die vorhandene Datei bzw. der vorhandene Dateninhalt im allgemeinen auf einem Seheiben- oder Trommelspeicher oder in irgendeiner anderen Massenspeichereinrichtung untergebracht, und eine neue Informationssammlung oder eingeteilte Informationssammlung wird auf einer weiteren Speicherscheibe oder Speichertrommel untergebracht. Ein Sucherargument oder -kriterium (das ist die Information, die zur Aktualisierung der alten Datei zu verwenden ist oder die in die alte Datei einzufügen ist) wird von einer zentralen Verarbeitungeeinheit

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zu einer peripheren Verarbeitungseinheit mit einem nichtpermanenten Speichermedium, wie einem Kernspeicher oder gegebenenfalls einem Festkörperspeieher, hin übertragen. Die Identifizier- oder Schlüsselwörter der alten Datei werden überprüft und in Bezug auf das Suchargument verglichen. Wenn dabei ein Übergang ermittelt wird, wie zum Beispiel beim Übergang vom sogenannten Niedrig-Vergleich auf den sogenannten Gross-Vergleich, so wird der neue Posten in die neue Datei eingefügt, und zwar entsprechend der richtigen numerischen oder alphabetischen Reihenfolge. Dieser Vorgang kann so oft wiederholt werden, wie es erwünscht ist, oder bis eine gänzlich neue Aktualisierte Datei geschrieben ist.

•emäss Fig. 1 wird ein neuer Informationsposten, der in eine Hollerith-Karte 13.1 eingelocht ist, in einen Hauptkernspeicher 2.1 einer zentralen Verarbeitungseinheit eingeführt. Um diesen Informationsposten auf einer aktualisierten Speicherseheibe unterzubringen, wird ein Befehl (durch nicht näher dargestellte Einrichtungen) über die CP-POTJ-Hauptleitung 3.1 an die periphere Steuereinheit 4.1 abgegeben. Der Befehl wird ausgeführt, um den betreffenden Informationsposten aus dem Speioher 2.1 der zentralen Verarbeitungseinheit über die zentrale Verarbeitungseinheit 1.1 und die genannte Hauptleitung 3.1 durch Pufferregister 5.1 und 6.1 in den Suchargument-Puffer 7.1 einzuführen. Diese Datenpufferregister bewirken dabei nicht nur eine Kurzzeitspeicherung und das Laden des Sueharguments in den Suchargument-Puffer 7.1» sondern sie bewirken ferner eine Synchronisierung der genannten Hauptleitung 3.1 ait dem Suchargument-Pufferspeicher 7.1 und der Kurzzeitspeicherung. Der Suchargument-Puffer ist ein Festkörperspeicher, in welchem das Suchargument in der Steuereinheit abgespeichert wird und zwar vor und während des Datenvergleichs. Unter herkömmlicher Steuerung der peripheren Steuereinheit 4.1 werden die Datenfelder oder Schlüaelfeider der alten Plattendatei 9.1 untersucht und mit dem Daten- oder Schlüsselfeld des auf einer

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Hollerith-Karte 13.1 befindlichen neuen Informationspostens mit Hilfe des Vergleichers 11.1 verglichen. Von dem Suchargument Puffer 7.1, in welchem der neue Infbrma tion spos ten gespeichert ist, führen Verbindungswege zu dem Vergleicher 11.1 hin. Ferner existieren Verbindungswege zwischen den Plattendateien 8.1 und 9.1 und dem Vergleicher 11.1. Mit Hilfe eines ParalLel-Serienümsetzers 10.1 kann eine Parallel-Serien-Umsetzung für die Einführung in den Vergleieher 11.1 vorgenommen werden. Der Vergleieher 11.1 kann dabei ao eingestellt werden, dass er den sogenannten Gross-Vergleich, den Niedrig-Vergleich oder den Gleichheits-Vergleich ausführt, worauf im Zusammenhang mit Pig. 2 noch näher eingegangen werden wird. Wenn ein Übergang in der Datengrösse von irgendeinem Informationsposten, der kleiner iat als die auf der Hollerith-Karte 13.1 befindliche Information, zum Beispiel auf einen Informationsposten, der grosser ist als die auf der betreffenden Hollerith-Karte 13.1 befindliche Information, so wird der zu aktualisierende Inforaationaposten in die neue Plattendatei 8.1 eingeführt. Der zentralen Verarbeitungseinheit wird signalisiert, dass ein Übergang aufgetreten ist, woraufhin die zentrale Verarbeitungseinheit einen Schreibbefehl abgibt. Dieser Sehreibbefehl bewirkt die Zurückübertragung der auf der Hollerith-Karte 13.1 befindliehen Information, die in dem Hauptspeicher 2.1 gespeichert ist, über die erwähnte Hauptleitung 3.1 und.die, Datenpuffer 5.1 und 6.1 zu dem Parallel-Serien-TJaaetzer hin, wodurch die betreffende Information bzw. der betreffende Informationsposten auf der Plattendatei 8.1. aufgezeichnet wird das ist die neue Datei. Nachdem der neue Informationsposten auf der Plattendatei 8.1 in seiner richtigen numerischen oder alphabetischen Eeihenfolge aufgezeichnet ist, wird der Informationsposten auf der alten Plattendatei 8.1, der zu dem ersten Gross-Vergleich geführt hat, auf der neuen Plattendatei 8.1 aufgezeichnet, und zwar nachdem der Informationsposten auf der Hollerithkarte 13.1 gerade aufgezeichnet worden ist. Damit ist der neue Informationsposten zwischen zwei alten

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Informationspoaten in numerischer oder alphabetischer Reihenfolge ei_ngefügt. Dieser Vorgang wird solange wiederholt, bis sämtliche Informationsposten auf der alten Plattendatei 9·1 und sämtliche einzufügenden neuen Informationsposten in richtiger Reihenfolge auf der neuen Flattendatei 8.1 aufgezeichnet sind.

Aus Pig. 2 dürfte ersichtlich sein, dass die Verknüpfungsschaltung in Tier Hauptbereiche aufgeteilt ist, nämlich in den sogenannten Niedrig-Vergleichsbereich 200, in den sogenannten Gross-Vergleichsbereich 201, in den Glelchheite-Vergleichsbereich 202 und in den Abtastbereieh 203. Die Verknüpfungsschaltung vergleicht dabei zwei Datenströme A und B.

Der Niedrig-Vergleichsbereieh 200 erhält ein UND-Glied 13.2, welcheβ den Datenstrom A und das Komplement des Datenstroms B aufnimmt. Dem UND-Glied 13.2 ist ein Verstärker 1.2 nachgeordnet, dessen Ausgangssignal mit hohem Pegel auftritt, wenn der Datenstrom A und das Komplement des Datenstroms B mit hohem Pegel auftreten. Das Ausgangseignal des Verstärkers 1.2 wird einem UND-Glied 50.2 zugeführt, dessen Auegangssignal zusammen mit dem Ausgangs¹ signal eines UND-Gliedes H.2 ODER-mässig zusammengefasst wird. Die so zusammengefassten Ausgangssignale werden dem Eingang eines Inverters 2.2 zugeführt. Das UND-Glied H.2 wirkt als Ruckstell-Glied, welches den Inverter 2.2 zurückstellt. Der Inverter 2.2 wirkt zusammen mit den UND-Gliedern 14.2 und 50.2 als NOR-Glied, dessen Ausgangssignal mit niedrigem Pegel auftritt, wenn das Ausgangssignal des Verstärkers 1.2 mit hohem Pegel auftritt und umgekehrt. Der Verstärker 1.2 wirktia Verbindung mit dem UND-Glied 13.2 als EXKLUSIV-NOR-Glied, welches den Verstärker 1.2 derart ansteuert, das« dessen Ausgangesignal dann mit hohem Pegel auftritt, wenn ein Α-Signal und das Komplement eines B-Signals vorhanden sind. Das Ausgangssignal des Inverters 2..2 wird dem Eingang eines UND-Gliedes 18.2 zugeführt, dessen Ausgangssignal zusammen mit dem Ausgangesignal eines Niedrig-Setzgliedes 17.2 ODEl-mässig zusammengefasst wird. Die so zusammengefassten Auegangssignale werden einem

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Verstärker 5.2 zugeführt. Me Kombination bzw. Anordnung des Verstärkers 5.2 und der UND-Glieder 18.2 und 17.2 wirkt als Speichermittel für ein Abfragebit, daa über das Niedrig-Setzglied 17.2 in Form eines mit hohem Pegel auftretenden elektrischen Signals eingeführt wird. Das UND-Glied 18.2 ermöglicht die Speicherung dieses Abfragebits in dieser Schaltung, wenn das Ausgangssignal des Inrerter-Verstärkers 2.2 ebenfalls mit hohem Pegel auftritt bzw. durch eine "1" gebildet ist. Wenn das Ausgangssignal des Inverter-Verstärkers 2.2 mit niedrigem Pegel auftritt bzw. durch eine ^BOⁿ gebildet ist, ist das UND-Glied 18.2 gesperrt, und die weitere Speicherung des Abfragebits ^w1^w in der Speicherschaltung des Verstärkers 5.2 ist nicht mehr möglich. Das Vorhandensein eines "1^w-Bits oder eines elektrischen Signals mit hohem Pegel in der Verstärkerschaltung 5.2 zeigt an, dass der sogenannte Niedrig-Vergleich zutrifft und dass der Informationsposten A kleiner als der Informationspoeten B oder gleich dem Informationsposten B ist. Wenn dieser Zustand nicht zutrifft und wenn A grosser ist als B, wie dies durch die Eingangssignalbedingung des UND-Gliedes 13.2 entsprechend A · 1" gegeben ist, so gibt der Verstärker 1.2 ein Ausgangssignal mit hohem Pegel ab, und der Inverter 2.2 gibt ein Ausgangesignal mit niedrigem Pegel ab. Dacurch wird das UND-Glied 18.2 gesperrt, und ausserdem wird die weitere Speicherung des "1"-BItS verhindert. Damit wird angezeigt, dass der erwähnte Niedrig-Vergleich nicht zutrifft.

Die für den sogenannten Gross-Vergleich bzw. Grösser-Vergleich vorgesehene Verknüpfungsschaltung 201 ist der für den sogenannten Niedrig-Vergleich bzw. Kleiner-Vergleich dienenden Verknüpfungsschaltung 200 im Aufbau weitgehend ähnlich. Eine Ausnahme hiervon bildet jedoch der Umstand« dass das Verknüpfungsglied 12.2, das vergleichbar ist mit dem bei dem Niedrig-Vergleich betrachteten Verknüpfungsglied 13.2, einen Verstärker 3.2 zur Abgabe eines Signals mit hohem Pegel ve*· anlasst, wenn B grosser ist ale A oder gleich ist A, wie

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dies durch, den Boole¹sehen Ausdruek am Eingang des UND-Gliedes 12.2 dargestellt ist; dieser Ausdruck ist gegeben durch 2! · B. Auch das Verknüpfungsglied 20.2, das mit dem Niedrig-Setz-Verknüpfungsglied 17.2 vergleichbar ist, gibt ein. elektrisches Signal mit hohem Pegel an die Verstärkerschaltung 6.2 ab, wodurch ein "I^-Bit dargestellt wird. Wenn ein "1«-Bit bei ein Ausgangssignal ait hohem Pegel abgebendem.Verknüpfungsglied 20.2 in die Speichereinrichtung eingeführt wird, die durch den Verstärker 6.2 und das Verknüpfungsglied 19.2 gebildet ist, trifft der Gross-Vergleich bzw. Grösaer-Vergleich zu. Dieser Vergleich wird solange vorgenommen, wie das ^W1ⁿ-Bit oder das mit hohem Pegel auftretende elektrische Signal in der Speichereinrichtung verbleibt, die durch die Verstärkerschaltung 6.2 gebildet ist. In jeder anderen Hinsicht ist der

cii
Gross-Verglej/sbereich oder Grösser-Vergleichsbereich 201 dem Niedrig-Vergleichsbereich bzw. Niedriger-Vergjteiehsbeteich 200 ähnlich, wobei das Verknüpfungsglied 12.2 dem Verknüpfungsglied 13.2 entspricht, wobei der Verstärker 3.2 dem Verstärker 1.2 entspricht, wobei die Verknüpfungsglieder 16.2, 15.2 den Verknüpfungsgliedern H.2, 50.2 entsprechen, wobei der Inverter 4.2 dem Inverter 2.2 entspricht, wobei die Verknüpfungsglieder 19.2, 20.2 den Verknüpfungsgliedern 18.2, 17.2 entsprechen und wobei der Verstärker 6.2 dem Verstärker 5.2 entspricht.

In der G-leichheits-Vergleicherschaltung 202 bildet der Verstärker 7.2 das Speicherelement für den Gleichheits-Vergleioh. Der Eingang dieses Verstärkers ist mit dem Ausgang eines Gleiehheits-Setz-Verknüpfungsgliedes 25.2 sowie mit dem Ausgang eines ÜND-G-liedes 26.2 verbunden. Diese beiden Verknüpfungsglieder sind mit ihren Ausgängen ODEH-mäsaig zusammengefasst mit dem Eingang des Verstärkers 7.2 verbunden. Der Verstärker 7.2 gibt ein Ausgangssignal mit hohem Pegel entsprechend einem ^H1^H-Bit durch Ansteuerung von dem Gldohheits-Setz-Verknüpfungsglied 25.2 ab. Dieses Ausgangssignal wird über das UND-Glied 26.2 wieder zurüokgeleitet. Der Eingang des UND-Gliedes 26.2 ist mit dem Ausgang des Inverters 8.2 verbunden.

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-H-

Die Ausgänge von Verknüpfungsgliedern 27.2, 28.2 und 29.2 sind ODER-mässig zusammengefasst an dem Verstärker 8.2 angeschlossen. Damit überprüft der Inverter 8.2, ob A grosser ist als B oder ob A kleiner ist als B. Die diesen Zuständen entsprechenden Ausgangssignale treten an den Punkten 3.2 und 1.2 auf. Diese Ausgangssignale stellen die Eingangssignale für die Verknüpfungsglieder 28.2 bzw. 27.2 dar. Bin Gleichheit s vergleich dieser Schaltung wird dabei entweder dadurch gesperrt, dass A grosser ist als B oder dass A kleiner ist als B. Die Eückstell-Verknüpfungsglieder 14.2, 16.2 bzw. 29.2 steuern die Inverter 2.2, 4.2 bzw. 8.2 derart an, dass diese Erdpotential führen. Damit wird der Vergleicher in Vorbereitung auf den nächsten Befehl zurückgeschaltet bzw. zurückgesetzt.

Die Abtastschaltung 203 weist UND-Glieder 20.2, 31.2 und 32.2 auf, die QDER-mässig zusammengefasst den Verstärker 9-2 steuern. Der Verstärker 9.2 ist ein Verriegelungs-Verstärker, der eine "Verriegelung" vornimmt (das heisst über den Umlaufweg, enthaltend das Verknüpfungsglied 32.2, einen "1"-Zustand speichert), wenn die Bits der beiden Datenströme A und B voneinander abweichen (das heisst nicht gleich sind), also wenn zum Beispiel A grosser ist als B oder wenn A kleiner P ist als B. Bei den damit auftretenden Signalen handelt es sieh um die Ausgangssignale der Verstärker 1.2 und 3.2 und ferner um die Eingangssignale für die Verknüpfungsglieder 30.2 und 31.2. Dem Verstärker 9.2 ist über ein einen einzigen Eingang besitzendes UND-Glied 51.2 ein Flipflop 10.2 nachgeschaltet. Dieses Flipflop 10.2 spricht an, wenn irgendeine Nicht-Übereinstimmung festgestellt worden ist. Das betreffende Flipflop 10.2 gibt damit einen Impuls zur Abtastung irgendeines Zustande der Verstärker 5.2, 6.2 bzw. 7.2 ab, die nicht umgeschaltet sind und die in ihrem Zustand verbleiben, wenn das Flipflop 10.2 angesteuert bzw. umgesteuert ist. Der Zustand, der nicht verhindert ist, wird dem Verstärker 11.2 signalisiert,

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der die Vornahme eines erfolgreichen Vergleichs signalisiert. Die UND-Glieder 21.2, 22.2, 23.2 und 24.2 sind an die Ausgänge der Verstärker 5.2, 6.2 bzw. 7.2 bzw. des Flipflops 102 und ferner an den Eingang des Verstärkers 11.2 angeschlossen; die betreffenden Verstärker dienen damit dazu, über den Verstärker 11.2 jegliches einen erfolgreichen Vergleich in dem Vergleicher 500 anzeigendes Signal zu übertragen .

Die Schaltungs-Bauelemente gemäss Fig. 2 sind im wesentlichen von herkömmlicher Art. So können TTL-Flachpaekungen mit 14 Stiften verwendet werden, wie sie von der Firma Fairchild Semiconductor Corp. in typischer Weise erhältlich sind. Nachstehend ist in einer Tabelle II eine Anzahl von solchen Schaltungselementen für die in Fig. 2 dargestellten Elemente angegeben.

Tabelle II

Schaltungsnummer	Flachpackung (IC)	Hersteller
1.2, 3.2, 5.2	DKAHII	Fa.Fairchild
6.2, 7.2		Semiconductor Corp
2.2, 4.2	DKVHII	M
8.2, 9.2, 11.2	DKAOII	M
10.2	DKFCI	M
13.2, 14.2, 17.2,	13.2 ist Teil	H
18.2	von 1.2
	14.2 ist Teil
	von 2.2
	17.2 ist Teil
	von 5.2
	18.2 ist Teil von
	5.2
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Im folgenden sei die Arbeitsweise des seriell arbeitenden Acht-Zustands-Bitvergleichers näher erläutert. Wie zuvor ausgeführt,bestellt der Zweck des Vergleichera darin, zwei Datenfolgen bzw. Datenströme, wie zum Beispiel die Datenfolgen A und B, miteinander zu vergleichen und folgende Prägen zu beantworten»

1. Ist A grosser als B?

2. Ist B grosser als A?

3. Ist A gleich B?

Die obigen Prägen können der betrachteten Vorrichtung entweder einzeln oder in Kombination gestellt werden, das heisst in der Form "ist A grosser als oder gleich B?^K Dies stellt die Präge 1. oder 3· dar. Die zeitliche Polge, in der Signale erzeugt werden, ist von Bedeutung.

1. Es werden die Präge oder die Prägen gestellt.

2. Die gesamten Datenströme A und B werden von dem Vergleicher seriell Bit für Bit aufgenommen, wobei das jeweilige Bit höchster Wertigkeit zuerst aufgenommen wird.

3. Nach einer Verzögerungszeit von nahezu 250 Mikrosekunden, während der die Ausbreitung von Änderungen in den Signalpegeln innerhalb des Netzwerkes ermöglicht ist, wird das Ausgangssignal oder die Antwort auf die Präge oder auf die Prägen geliefert.

4. Das Ausgangesignal wird mit Hilfe irgendeiner externen Schaltung gelesen oder abgetastet.

5. Dae Netzwerk wird zurückgestellt, um für eine wiederholte Anwendung auf neue Prägen und auf die Zuführung neuer Datenströme hin vorbereitet zu sein.

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Zeitpunkt 1t

Ea werden die Fragen oder irgendwelche zuvor angegebenen Pragenkombinationen gestellt. Diese Prägen werden dadurch gestellt, dass ein Verknüpfungaaignal ^W1^H an den mit Kleiner-Set«-Eingang bezeichsten Eingang (womit die Präge gestellt wird, ob A kleiner ist als B), an den mit Grösser-Setz-Eingang bezeichneten Eingang (womit die Frage gestellt wird, ob A grosser ist als B) und/oder an den mit Gleich-Setz-Eingang bezeichneten Eingang abgegeben wird (wodurch die Präge gestellt wird, ob A gleich B ist).

Im folgenden sei zum Beispiel der Kleiner-Setz-Eingang bezeichnet. Von diesem Eingang wird ein Verknüpfungaaignal "I" (ein Signal mit hohem Pegel) dem Verstärker 5.2 zugeführt, dessen Ausgangssignal seinem Eingang wieder zugeführt wird. Dadurch wird in der betreffenden Schleife ein "1"-Signal beibehalten. Dabei ist angenommen, dass vom negierten Ausgang des Inverters 2.2 ebenfalls ein Verknüpfungssignal "I" abgegeben wird. Da das dem Inverter 2.2 zugeführte Sückstell-Signal zuvor mit dem Verknüpfungswert ^MO^H aufgetreten ist, gibt somit der Inverter 2.2 von seinem Ausgang ein Verknüpfungssignal ^M1" ab, wodurch das UND-Glied 18.2 übertragungsfähig ist. Auf diese Weise ist also ein Umlaufweg für einen Verknüpfungswert ¹¹I" ermöglicht (die Abgabe eines Ausgangssignals mit hohem Pegel von dem Verstärker 5.2 bleibt erhalten).

In entsprechender Weise wird die Präge, ob A grosser ist als B, gestellt, indem ein Umlaufweg für den Verknüpfungswet^H1^H in der den Verstärker 6.2 umfassenden Sohaltungsschleife geschaffen wird. Die Präge, ob A gleich B ist, wird dadurch gestellt, dass ein Umlaufweg für einen Verknüpfungswert "1^H in der den Verstärker 7.2 enthaltenden Verstärkerachleife geschaffen wird.

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Wenn weiter nichts geschieht, werden die gestellten Prägen mit ^Hja^w beantwortet. Dies wird durch das Auftreten eines Verknüpfungswertes "1" gekennzeichnet, der in den Umlaufschleifen gespeichert ist.

Zeitpunkt 2t

Die Datenströme A und B treten Bit für Bit auf, wobei die Bits höchster Wertigkeit zuerst auftreten. In diesem Zusammenhang sei bemerkt, dass für die Bits höchster Wertigkeit der Datenströme A und B zwei mögliche Zustände vorhanden sind. Die Bits können entweder gleich sein (OO oder 11)j oder sie können voneinander verschieden sein (01 oder 10). Damit erhebt sich nun die Frage, wie diese beiden Fälle von der Gleiehheits-Frageschaltung behandelt werden. Wenn die betreffenden Bits gleich sind und damit die G-leich-Setz-^chleife 7.2 Über das GKLeichheits-Setz-Verknüpfungsglied 25.2 in der Weise eingestellt worden ist, dass ein Verknüpfungswert "I" in dem Verstärker 7·2 umläuft, dann ist das Eingangssignal des Inverters 8.2 durch ein Verknüpfungssignal "0" gegeben, da die Eingangssignale A * B" von dem Verstärker 1.2 und B · I von dem Verstärker 3.2 jeweils durch Binärzeichen ^H0^w gebildet sind. Am Ausgang des Inverters 8.2 tritt damit ein Binärzeichen "1* auf (das ist ein Signal mit hohem Pegel), und am Ausgang des Verstärkers 7.2 tritt ein Verknüpfungssignal ⁿ1^B auf. Das Ausgangssignal wird dann dem Verstärker 11.2 zugeführt und stellt die ^HJa"-Antwort auf die gestellte Frage, ob A gleich B ist, dar.

Wenn die Bits höchster Wertigkeit der beiden Datenströme A und B nicht gleich sind, dann ist das Eingangssignal des Inverters 8.2 durch ein Binärzeichen ^W1^H gegeben, da J. * B oder A * B insgesamt eine ^W1^M ist. Das Ausgangesignal dee Inverters 8.2 stellt damit ein Binärzeichen *Ö^K dar, wodurch das UND-Glied 26.2 gesperrt ist. Damit wird der Umlauf

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einer ^H1" in der den Verstärker 7.2 umfassenden Verstärkerschleife aufgehoben. Das dem Verstärker 11.2 zugeführte Auagangsaignal "0^M stellt dann eine "Neinⁿ-Antwort auf die Frage, ob A gleicht B ist, dar.

In den beiden Fällen, gemäss denen die Frage besteht, ob A grosser ist als B (Grösser-Setz-Eingang) und ob A kleiner ist als B (Kleiner-Setz-Eingang) ergibt sich, dass in dem Fall, dass A gleich "1" und B gleich "0" ist, I · B gleich 0 ist. Das Ausgangssignal des Verstärkers 3.2 ist damit gebildet durch ein Binärzeichen ⁿ0", und das Ausgangssignal des Inverters 4.2 stellt eine "I" dar. Damit wird der TJalauf eines Binärzeichens ¹M" in der den Verstärker 6.2 enthaltenden Verstärkerschleife aufrecht erhalten, und das Ausgangssignal des Verstärkers 6.2, nämlich ein Binärzeichen "I", zeigt das Vorliegen einer "Jaⁿ-Antwort auf die Frage an, ob A grosser ist als B.

Wenn im Unterschied dazu A gleich "O" und B gleich "1" ist, dann ist I · B gleich 1. Das Ausgangssignal des Verstärkers 3.2 stellt damit eine "1" dar, und Tom Ausgang des Inverters 4.2 wird eine ^w0" abgegeben. Damit ändert sich die umlaufende ^M1^H in eine ^w0", und zwar infolge der Sperrwirkung des UND-Gliedes 19.2 und mit Rücksicht darauf, dass vom Ausgang des Verstärkers 6.2 eine ^w0" abgegeben wird, wodurch eine "Hein"-Antwort auf die gestellte Frage gegeben wird.

Eine parallele Aktivität bzw. Wirksamkeit tritt dabei gleichzeitig in der Kleiner-Setz-Schaltung auf, in der die richtige Antwort auf die Frage, ob A kleiner ist ale B, geliefert wird.

Es sei bemerkt, dass dann, wenn die Bits höchster Wertigkeit gleich eind, die Schaltung durch alleinigen Vergleich der Bits höchster Wertigkeit bestimmen kann, welche Zahl die

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grossere Zahl der beiden Zahlen ist. Es ist für die Schaltung damit notwendig, solange zu warten, bia das erste Paar von ungleichen Bits auftritt. Diese Entscheidungs-Sperrwirkung wird mit Hilfe des Verstärkers 9.2 ausgeführt.

Wenn A gleieh B ist und wenn ein Grosser- oder Kleiner-Vergleich angefordert worden war, sind das Eingangssignal und das Ausgangssignal des Verstärkers 9.2 jeweils durch eine "0" gebildet, und die Umlaufschleife des Verstärkers 11.2 wird durch das UlfD-Glied 24.2 gesperrt. Damit tritt am Ausgang des Verstärkers 11.2 eine "0" auf. Diese "0" tritt dabei solange auf, bis der bitweise Vergleich zeigt, dass A gleieh B ist. Wenn jedoch ein Gleichheits-Vergleich angefordert war und kein negatives Vergleiehsergebnis ermittelt worden ist, so steuert das Verknüpfungsglied 23.2 den Verstärker 11.2 direkt an und bewirkt, dass dieser ein "1"-Signal abgibt.

Zeitpunkt 5»

Wenn zwei ungleiche Bits ermittelt werden, gibt der Verstärker 9.2 eine ^M1^H· an das Flipflop 10.2 ab. Das Flipflop 10.2 führt in die Schaltung ein Verzögerungssignal ein, welches die Eintastung einer umlaufenden "1" innerhalb der Vers"terkerschleifen 5·2 oder 6.2 in den Verstärker 11.2 ermöglicht .

Zeitpunkt 4*

Durch eine externe Schaltung, die hier nicht näher dargestellt itt, da sie für die Erfindung nicht wesentlich ist, bewirkt eine weitere Abtastung bzw. Taatung des Ausgangssignals des Verstärkers 11.2 die Abgabe der "Ja"- oder "Nein"-Antworten an die in Frage kommenden Bereiche des Systems.

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Zeitpunkt 5:

Bs wird schliesslich ein externes Signal an die Bückstell-Eingänge abgegeben, wodurch Binärzeichen "O" in sämtliche Umlauf-Schleifen eingeführt werden und wodurch der Vergleicher ausgelöst wird.

Die in Pig. 3 dargestellten Zeitdiagramme veranschaulichen die Zeitzyklen zur Auslösung von Befehlen zur Übertragung von Daten und zur Zurückstellung der Schaltung. Durch das Befehls-Auslb'seintervall (etwa 10/usec lang) werden die Informationslesefolge und die Vergleichsfolge ausgelöst. Ausserdem werden während dieses Intervalls die voreingestellten Vergleichsbedingungen in den Verstärker 5.2, 6.2 oder 7.2 eingeführt, und zwar über den Kleiner-Setz-Eingang, den Grösser-Setz-Eingang oder den G-leich-Setz-Eingang. Die Daten werden während des Datenübertragungs- und Vergleichsintervalls übertragen und verglichen. Dieses Intervall beträgt gemäss Fig.3 etwa 1200 /usec. Mit Beendigung des Vergleichs werden die in jedem Falle zurückbleibenden Zustände der Verstärker 5.2, 6.2 bzw. 7.2 in einem Vergleicherzustands-Abtastzyklus abgetastet, und schliesslich werden in einem Zyklus oder durch eine Schaltungsrückstellung sämtliche Speicherelemente gelöscht. Dies erfolgt über die Rückstelleingänge bzw. -Verknüpfungsglieder 16.2, 29.2 und 32.2.

Im folgenden sei Fig.4 näher betrachtet, in der ein spezielles Beispiel veranschaulicht ist, gemäss dem ein Kleiner-Vergleich angenommen ist bzw. gemäss dem die Frage besteht, ob A kleiner ist als B. Der Datenstrom ¹¹A" entspricht der Binärzahl 11010, und der Datenstrom "B^M entspricht der Binärzahl 11101. Dabei sind Binärzeichen "1" durch Impulse dargestellt, während Binärzeichen "0" durch keine Impulse dargestellt sind. Die PDA-Signale bzw. -Impulse sind dabei die internen T_aktimpulse der Steuer-

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einrichtung.

Die an der linken Seite von 1 bia 11 nummerierten Impulse entsprechen den Verknüpfungselement-Auegangssignalen eines in Fig. 2 entsprechend bezeichneten Elements. So sind zum Beispiel die Ausgangssignale bzw. -impulse des Verknüpfungselements 1.2 gemäss Pig. 2 in Pig. 2 mit 1 bezeichnet. In entsprechender Weise sind die Ausgangesignale des Verknüpf ungs elements 2.2 in Pig. 2 gemäea Pig. 4- mit 2 bezeichnet. Dies trifft in entsprechender Weise zu bis zu dem Verknüpfungselement 11.2, dem gemäss Pig. 4 der Impuls 11 zugehörig ist. In diesem besonderen Pail sei ein Kleiner-Verglebh angenommen bzw. die Präge, ob A kleiner ist als B. Sie ersten beiden Bits in den beiden Datenströmen ^NA^N und ^ttB^N sind jeweils eine ⁿ1^N und damit gleich. Demgemäss wird von den Verknüpfung»elementen 1.2 bzw. 3.2 kein Ausgangssignal abgegeben (die Verknüpfungselemente 2.2 und 4.2 sind invers zu den Verknüpfungselementen 1.2 bzw. 3.2μ Die dr.±ttailnformationsbitzelleider Datenströae ^HA^W und ⁿBⁿ sind ungleich. In dem Datenstrom "Α" tritt eine "O" auf, während in dem Datenstrom ^HB^W eine "1" auftritt. Dieser erste negative Bitvergleich legt den Pail fest, gemäss dem B grosser ist als A oder gemäss dem A kleiner ist als B. Die Eingangssignale für das Verknüpfungsglied 3.2 genügen den Verknüpfungsbedingungen, weshalb der Impuls 3 mit hohem Pegel auftritt. Dadurch gibt der Inverter 4.2 Erdpotential ab. Wenn zu diesem Zeitpunkt ein ffrösser-Vergleich vorzunehmen wäre, würde der Verstärker 6.2 Erdpotential abgeben, wodurch ein Vergleich nicht vorgenommen werden würde. Betrachtet man jedoch einen Kleiner-Vergleich oder die Präge, ob A kleiner jet als B, also die Präge, die gestellt worden ist, so sinkt das Ausgangssignal des Verstärkers 5.2 nicht auf Erdpotential ab, da der Verstärker 1.2 und der Inverter 3.2 während des dritten Bitzellenintervalls keinen Impuls abgegeben haben.

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Der Verstärker 9·2 und das Synchron-Flipflop 10.2 geben nunmehr einen Impuls ab (wie die Impulse 9 und 10 gemäas Pig. 4), wodurch, die Zustände der Verstärker 5.2, 6.2 und in den Verstärker 11.2 ODll-mässig eingetastet werden. Da der Verstärker 5-2 (Kleiner-Vergleich) noch eine "I" abgibt, wird der Verstärker 11.2 über das Verknüpfungsglied 21.2 entsprechend eingestellt bzw. gesetzt und über das in dem Umlaufweg liegende Verkntipfungsweg 24.2 gesetzt gehalten, wodurch ein erfolgreicher Vergleich angezeigt wird.

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Claims (10)

1. Patentansprüche

   Verfahren zum seriellen Vergleich zweier Binärzahlen A und B zwecks Bestimmung, ob die eine Binärzahl A größer oder kleiner als die andere Binärzahl B oder gleich dieser Binärzahl ist, dadurch gekennzeichnet,

   a) daß die Binärzahlen in einer Reihe von elektrischen Signalen codiert dargestellt werden, die mit abnehmender Wertigkeit aufeinanderfolgen,

   b) daß die Voraussagen, daß A größer ist als B, daß A kleiner ist als B und daß A gleich B ist, in elektrische Signale umgesetzt' werden und

   c) daß die elektrisch codierten Binärzahlen mit der Ziffer höchster Wertigkeit beginnend mit den elektrisch umgesetzten Voraussagen verglichen werden, und zwar zur Ermittelung einer Aussage darüber, welche Voraussage · richtig ist.
2. 2. Vergleicher zum Vergleich zweier Binärzahlen A und B, deren jede durch aufeinanderfolgende elektrische Signale codiert dargestellt ist, wobei diese Signale mit abnehmender Wertigkeit aufeinanderfolgen, insbesondere zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet,

   a) daß eine Speichereinrichtung (2.1) mit einer Vielzahl von Speicherelementen vorgesehen ist, deren jedes eine Voraussage bezüglich der zu vergleichenden Binärzahlen enthält,

   b) daß Einrichtungen vorgesehen sind, die in jedes Speicherelement ein einem Abfragebit für die Speicherun,'; in dem betreffenden Speicherelement entsprechendes elektrisches Signal einführen, dessen Auftreten die Richtigkeit der Voraussage durch das betreffende Speicherelement anzeigt,

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   c) daß mit der Speichereinrichtung (2.Ί) Einrichtungen verbunden sind, die in die Speichereinrichtung (2.1) elektrische Signale einführen, welche die zu vergleichenden Binärzahlen darsteilen,

   d) daß Einrichtungen vorgesehen sind, die in Abhängigkeit von dem elektrischen Signal^ das das Abfragebit darstellt, und von den elektrischen Signalen, die die zu vergleichenden Binärzahlen darstellen, den Zustand der Speicherelemente beizubehalten oder zu ändern erlauben, und

   e) daß Einrichtungen vorgesehen sind, die entsprechend dem Zustand des jeweiligen Speicherelements das Vorhandensein oder !Fehlen eines für ein Abfragebit charakteristischen elektrischen Signals ermitteln.
3. 3. Vergleicher nach Anspruch 2, dadurch gekennzeichnet, daß drei Speicherelemente vorgesehen sind, nämlich ein Speicherelement (201) zur Speicherung eines "1"-Bits für die Voraussage, daß A größer ist als B, ein weiteres Speicherelement (200) zur Speicherung eines "1"—Bits für die Voraussage, daß A kleiner ist als B, und ein weiteres Speicherelement (202) zur Speicherung eines "1"-Bits für cie Voraussage, daß A gleich B ist.
4. 4. Vergleicher nach Anspruch 3, gekennzeichnet durch acht Abfrapekombinationen entsprechend der nachstehenden "1"-Bit-Verteilung

   Größer Kleiner Gleich

   0 0 1

   0 10

   0 1 1

   1 0 0 1 0 1 1 10 1 11 0 0 0

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5. 5. Vergleicher nach einem der Ansprüche 2 bis 4-, für einen seriellen Vergleich zweier Binärziffern, dadurch gekennzeichnet,

   a) daß eine erste Abfrageeinrichtung vorgesehen ist, die derart einstellbar ist, daß sie festzustellen erlaubt, ob eine erste Binärziffer" größer ist als eine zweite Binärziffer,

   b) daß mit der ersten Abfrageeinrichtung eine zweite Abfrageeinrichtung verbunden ist, die derart einstellbar ist, daß sie festzustellen gestattet, ob eine erste Binärziffer kleiner ist als eine zweite Binärziffer,

   c) daß mit der ersten Abfrageeinrichtung und mit der zweiten Abfrageeinrichtung eine dritte Abfrageeinrichtung verbunden ist, die derart einstellbar ist, daß sie zu bestimmen erlaubt, ob eine erste Binärziffer gleich einer zweiten Binärziffer ist,

   d) daß mit der ersten Abfrageeinrichtung und mit der zweiten Abfrageeinrichtung eine Eingabeeinrichtung verbunden ist, die die erste Binärziffer und die zweite Binärziffer in die erste Abfrageeinrichtung bzw. zweite Abfrageeinrichtung einzuführen gestattet, und

   e) daß mit der ersten, zweiten und dritten Abfrageeinrichtung eine Ausgabeeinrichtung verbunden ist, die ein Antwortsignal von der ersten, zweiten und dritten Abfrageeinrichtung aufnimmt und abgibt.
6. 6. Vergleicher nach Anspruch 5, dadurch gekennzeichnet, daß die drei Abfrageeinrichtungen jeweils eine Umlauf-Verstärkerschaltung (5.2; 6.2; 7-2) enthalten, mit der ein Setz-UND-Glied (17.2; 20.2; 25.2) und ein Umlauf-UND-Glied (18.2; 19.2; 26.2) verbunden ist.

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7. 7. Vergleicher nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß Einrichtungen zur Inbetriebsetzung vorgesehen sind.
8. 8. Vergieicher nach einem der Ansprüche 2 bis 7» dadurch gekennzeichnet, daß Verzögerungseinrichtungen vorgesehen sind, die eine Ausbreitung von Signalpegeländerungen ermöglichen.
9. 9. Vergleicher nach einem der Ansprüche 2 bis 8, gekennzeichnet durch die Anwendung in einem Datenverarbeitungssystem.
10. 10. Vergleicher nach Anspruch 9» dadurch gekennzeichnet, daß Abtasteinrichtungen vorgesehen sind, die das Ausgangssignal der Ausgabeeinrichtung jeweils in Frage kommenden Bereichen des Datenverarbeitungssystems zuführen.

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