DE2725396C3

DE2725396C3 -

Info

Publication number: DE2725396C3
Application number: DE2725396A
Authority: DE
Inventors: John Edward Campbell; Gerhard Robert Thompson
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-07-02
Filing date: 1977-06-04
Publication date: 1979-10-18
Also published as: FR2357036B1; GB1533831A; FR2357036A1; US4095283A; DE2725396A1; JPS603657B2; IT1115357B; JPS535937A; DE2725396B2; CA1080366A

Description

5. Pufferspeicher nach Anspruch 4, dadurch gekennzeichnet, daß für jedes Wort eines Sanzes ein NAND-Glied (23 bis 30) vorgesehen ^;st, das von den wahren und komplementären Werten der Gray Codesignale in decodierender Weise gesteuert wird.

6. Pufferspeicher nach Anspruch 5, dadurch gekennzeichnet, daß die Ausgänge der NAND-Glieder (23 bis 30) mit den Eingängen einer weiteren Reihe von NAND-Gliedern (34 bis 41) verbunden sind, deren zweite Eingänge das invertierte Lesesignal einer Speichersteuerung (12) erhalten, derart, daß beim Lesen alle Wörter und beim Schreiben nur ein ausgewähltes Wort angesteuert werden.

Die Erfindung betrifft einen Pufferspeicher der im Oberbegriff des Hauptanspruches angegebenen Art.

Solche Pufferspeicher werden z. B. in Datenverarbeitungsanlagen eingesetzt, um der zentralen Verarbeitungseinheit einen raschen Zugriff zu den Daiten zu ermöglichen. Die Pufferspeicher haben dabei eine wesentlich geringere Kapazität, als der Hauptspeicher und können dementsprechend auch rascher arbeiten. Wenn sich die von der zentralen Verarbeitungseinheit gewünschten Daten nicht im Pufferspeicher befinden, müssen sie aus dem Hauptspeicher in den Pufferspeicher geholt werden und dabei ein Speicherplatz im Pufferspeicher freigemacht werden. Hierzu kann z. B. der Zuerst-Ein/Zuerst-Aus (FIFO) Algorithmus verwendet werden. Um jeweils einen zum Ersatz geeigneten Speicherplatz anzeigen zu können, müssen aufwendige Einrichtungen vorgesehen werden (US-PS 32 97 994, US-PS 3646 526). Die Anzeige des jeweils zuerst eingeschriebenen Datenwortes kann z.B. mil HiUe

eines binären oder Ringzählers durchgeführt werden, der sich außerhalb des Pufferspeichers befindet Da die Daten im Pufferspeicher normalerweise in Datensätzen zu jeweils mehreren Wörtern organisiert sind, muß die beschriebene externe Logik für jeden Datensatt des

ίο Pufferspeichers vorgesehen werden. Besonders bei Verwendung von Hochintegrationsspeichern wird die genannte Ersatzlogik sehr aufwendig und kompliziert, wobei auch die sekundären Einrichtungen zum Betrieb der Ersatzlogik, wie z.B. Prüfeinrichtungen deraentsprechend umfangreicher und komplizierter werdea

Der Erfindung liegi daher die Aufgabe zugrunde, eine Ersatzlogik anzugeben, die für alle Datensätze des Pufferspeichers gemeinsam ist
Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruches beschriebenen Merkmale gelöst

Die Erfindung resultiert in einer ganz wesentlichen Vereinfachung der Einrichtungen, die zur Anzeige eines Datenwortes notwendig sind, das zum Ersatt durch ein neues Wort geeignet ist Die von der Erfindung verwendete Logik ist außerdem einfacher als die bisher verwendeten Zähler. Dabei ist die erfindungsgemäße Ersatzlogik unabhängig von der Anzahl Datensätze im Pufferspeicher.

Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Die Erfindung soll nun anhand eines in den Figuren gezeigten Ausführungsbeispieles näher beschrieben werden.

Es zeigt

F i g. 1 die Anordnung des Speicherraumes im Pufferspeicherund

F i g. 2 ein Blockschema der erfindungsgemäßen Ersatzlogik.

F i g. 1 zeigt die Speicherraumaufteilung in einem sogenannten »Notizblockspeichei« (CACHE), der die Funktion eines Pufferspeichers zwischen der zentralen Verarbeitungseinheit (CPU) und dem Hauptspeicher erfüllt Wie in F i g. 1 gezeigt, weist der Pufferspeicher 8 Speicherzellenfelder auf, die in MWortspalten und &Satzreihen verteilt sind. Im gezeigten Beispiel enthält jeder Datensatz 8 Wörter. Z. B. weist der gezeigte Satz 9 die 8 Wörter 0 bis 7 auf. Jedes Wort enthält ein Identifizierfeld und ein Datenfeld. Außerdem sind in jedem Wort zusätzliche Speichereinrichtungen zur Aufnahme von speziellen Bits a bis h vorgesehen. Diese speziellen Bits können von den Wörtern ausgelesen und einer EXKLUSIV-ODER-Schaltung 10 zugeführt werden, die an ihrem Ausgang eine aus 3 Bits bestehende Adresse A, B und C liefert welche die Adresse des Wortes im Satz 9 angibt, in dem die ältesten Daten gespeichert sind. Jedesmal wenn neue Daten in ein Wort des Satzes geschrieben werden, wird der Zustand des speziellen Bits in diesem Wort invertiert Die speziellen

Bits in den restlichen Wörtern des Satzes bleiben unverändert. Dabei werden alle speziellen Bits der Wörter desselben Satzes als Binärcode angesehen, der die Adresse des Wortes mit den ältesten Daten unmittelbar vor dem Ersatz durch neue Daten darstellt.

ι,·) Dabei können verschiedene binäre Codes verwendet werden, wobei jedoch im folgenden die Vorteile des bekannten Gray Codes ausgenutzt werden, die darin bestehen, daß sich bei Veränderung des Codewertes um

einen elementaren Wert jeweils nur ein Bit des Codes ändert

Die EXKLUSIV-ODER-Schaltung wandelt die speziellen Bits in den Wörtern 0 bis 7 des Sitzes 9 in einen drei-Bit Gray Code um, der an den Ausgängen A, B, C erhalten wird. Im einzelnen wird cIrs Gray Codebit A erhalten durch eine EXKLUSIV-ODER-Verknüpfung der speziellen Bits a, i, dund g. Das Gray Codebit B wird durch eine EXKLUSIV-ODER-Verknüpfung de/ speziellen Btfcs b und h erhalten. Schließlich wird das Gray ίο Codebit Cdurch eine EXKLUSIV-ODER-Verknüpfung der speziellen Bits cund e erhalten.

Die folgende Tabelle zeigt die Veränderung der Gray Codebits C B und A bei Fortschreiten der Adresse der Wörter, die die ältesten Daten enthalten, im Satz 9:

Gray	B	A	Wort- Spezielle	C	0	Bits	d	e	/	g	Ή
Code	0	0	adresse		I 1		0	0	0	0	**h °***
C	0	1	ι b		C	0	0	0	0	0
0	1	1	0 0 0		0	0	0	0	0	0
0	1	0	1		0	1	0	0	0	0 25
0	1	0	3		0	1	0	0	0	0
0	1	1	2		0	1	0	0	1	0
1	0	1	6	1	1	0	0	1	0
1	0	0	7	1	1	0	1	1	1
1		5	1					1 30
1		4	1

Wenn neue Daten in den Sau 9 geschrieben werden sollen und der am Ausgang der Schaltung 10 erhaltene Gray Code die Werte 000 hat wird das Wort 0 adressiert und die neuen Daten in dieses Wort eingeschrieben, wobei sie naturgemäß die alten darin befindlichen Daten überschreiben. Zugleich mit dem Einschreiben der neuen Daten wird das spezielle Bit a im Wort 0 invertiert so daß sich somit auch der Wert des Gray Codebits A von 0 auf 1 ändert Dies ergibt sich aus der EXKLUSIV-ODER-Verknüpfung der speziellen Bits a, f, dund g, die jeweils die Werte 1,0,0 und 0 haben.

Beim nächstenmal, wenn neue Daten in ein Wort dieses Satzes eingeschrieben werden sollen, wird das Wort 1 ausgewählt und zur gleichen Zeit das spezielle Bit b invertiert wodurch es den Wert 1 annimmt Hierdurch verändert auch das Gray Codebit B seinen Wert von 0 auf 1 durch die EXKLUSIV-ODER-Verknüpfung der speziellen Bits b und h, die jeweils die so Werte 1 und 0 haben. Dies ist in der zweiten Zeile der obigen Tabelle dargestellt.

Wenn jedoch zum dritten Mal neue Daten in den Satz eingeschrieben werden sollen, wird das Wort 3 ausgewählt und nicht das Wort 2, wobei analog zu der obigen Arbeitsweise das spezielle Bit d invertiert wird. Hierdurch ändert sich auch der Wert des Bits A und nimmt nochmal den Wert 0 an, wie sich aus der EXKLUSIV-ODER-Verknüpfung der speziellen Bits a, f, t/und ^ergibt die jeweils die Werte 1,0,1 und 0 haben. Die darauffolgenden Adressen der Wörter, die neue Daten aufnehmen sollen und die entsprechenden Gray Codewerte, sowie die Werte der speziellen Bits sind in der oben gezeigten Tabelle enthalten.

Nach acht aufeinanderfolgenden Einschreibungszyklen von neuen Daten, wobei das Wort 4 das letzte der 8 Wörter ist das neue Daten aufnimmt wiederholt sich der Einschreibezyklus. Hieraus ist ersichtlich, daß der gezeigte Ersatzalgorithmus ein zuerst Ein/zuerst Aus (FIFO) Algorithmus ist

Beim zweiten Einschreibzyklus haben alle speziellen Bits anfänglich den Wert 1 und nicht den Wert 0 wie vor Beginn des ersten Zyklus. Die EXKLUSIV-ODER-Schahung 10 ergibt jedoch die gleiche Auteinanderfolge von Gray Codewerten, wie sie in der Tabelle gezeigt wurde. Beim dritten kompletten Einschreibzyklus nehmen die speziellen Bits wieder die Werte an, wie sie in der Tabelle gezeigt wurden, d.h. unmittelbar zu Beginn des Zyklus die Werte 0.

Zusammenfassend kann festgestellt werden, daß jedesmal, wenn neue Daten in ein Wort eines Satzes eingeschrieben werden sollen, alle speziellen Bits in diesem Satz durch eine EXKLUSIV-ODER-Operation verknüpft werden und hierdurch die Adresse des Wortes ergeben, das die ältesten Daten speichert Wenn die neuen Daten in das Wort eingeschrieben werden, wird das spezielle Bit dieses Wortes invertiert Durch EXKLUSIV-ODER-Verknüpfung der speziellen Bits der Wörter dieses Satzes, die nunmehr auch das zuletzt invertierte Bit enthalten, wird daraufhin die Adresse desjenigen Wortes erhalten, das als nächstes ausersehen ist neue Daten aufzunehmen, das also die Zweitältesten Daten enthält Die speziellen Bits der Wörter eines Satzes stellen somit dauernd die Adresse des Wortes dar, das die ältesten Daten speichert Somit entfällt die Notwendigkeit Schaltungen außerhalb des Pufferspeichers vorzusehen, um jeweils das Wort anzeigen zu können, das die ältesten Daten speichert

Es soll nunmehr die in Fig.2 gezeigte Einrichtung beschrieben werden. Wenn von der zentralen Verarbeitungseinheit (nicht gezeigt) ein Wort gewünscht wird, wird von der zentralen Verarbeitungseinheit CPU zunächst ein Datensatz adressiert Hierauf wird der Identifizierer des von der CPl/gewünschten Wortes mit allen Identifizierern dieses Satzes im Pufferspeicher verglichen. Hierzu ist ein Satzadressengenerator 11 und eine Steuerung 12 vorgesehen, die von einem Taktimpuls 1 gesteuert werden. Auf der Leitung 13 wird von der Steuerung 12 ein Lesesignal geliefert und werden alle 8 Wörter des adressierten Satzes ausgelesen. Die ausgelesenen informationen gelangen über die Sammelleitung 14 zu einem Eingang des Vergleichers 15, dei auch den von der CPU gewünschten ldentif izierer über die Sammelleitung 16 erhält Wenn einer der 8 Identifizierer des Satzes gleich ist dem gewünschten Identifizierer werden vom Vergleicher 15 die gewünschten Daten des identifizierten Wortes auf die Ausgangssammelleitung 17 gegeben und vorübergehend im Puffer 18 gespeichert Wird kein Vergleich erzielt, gibt der Vergleicher 15 ein entsprechendes Signal auf der Leitung 19 ab, das zu einem Register 20 gelangt. Dieses Register empfängt außerdem über die Sammelleitung 21 die speziellen Bits der Wörter des adressierten Satzes. Diese Operation geschieht also unter Steuerung des Signals auf der Leitung 19. Die speziellen Bits werden hiernach, wie bereits im Zusammenhang mit Fig. 1 beschrieben wurde, der EXKLUSIV-ODER-Schaltung 10 zugeführt, die am Ausgang das Gray Codewort A, Sund Cerzeugt

Diese Gray Codesignale stellen die Adresse des Wortes dar, das die neuen Daten aufnehmen soll und werden einem NAND-Netzwerk 22 zugeführt, das außerdem das Lesesignal 13 von der Steuerung 12 erhält. Die NAND-Tore 23 bis 30 im Netzwerk 22 empfangen den wahren und den komplementären Gray Codewert wobei die komplementären Signale über die

Inverter 31, 32 und 33 erhalten werden. Die NAND-Tore arbeiten als Decodierer und erzeugen ein Ausgangssignal, das eines der NAND-Tore 34 bis 41 durchschaltet, welches ein Wort des adressierten Satzes auswählt. Die neuen Daten, die aus einem !dentifiziererfeld und einem Datenfeld bestehen, gelangen Ober eine Sammelleitung 42 vom Hauptspeicher her zum Pufferspeicher. Die speziellen Bits, die die gewünschten invertierten Werte angenommen haben, werden über die ausgewählten Leiter 43 bis 50 von den Komplementärausgängen der Kippschaltungen im Register 20 wieder dem Pufferspeicher 8 zugeführt.

Das Lesesignai auf der Leitung 13 von der Steuerung 12 wird zur Taktzeit 1 erzeugt und hat eine Zeitdauer die ausreichend ist, um die speziellen Bits unter der Steuerung des Signals auf der Leitung 19 vom Vergleicher 15 in den Kippschaltungen des Registers zu verriegeln.

Der Inverter 51 im NAN D-Netzwerk 22 invertiert das Lesesignal auf der Leitung 13 und bereitet somit alle NAND-Glieder 34 bis 41 vor, unabhängig von den Ausgängen des Decodierers 23 bis 30. Damit werden zugleich alle Wörter während eines Leseintervalls ausgewählt.

Während eines Schreibzeitintervalls, andererseits, breitet der Invertierer 51 die NAND-Glieder 34 bis 4! in anderer Weise vor, so daß nur eines von ihnen ein Signal zur Auswahl eines Wortes erzeugt, und zwar in Übereinstimmung mit dem von den Gray Codebits A, B und Causgewählten NAND-Tor23bis30.

Der Taktpuls 2 wird erzeugt, nachdem das Signal auf der Leitung 19, das einen fehlenden Vergleich anzeigt, durch das Register 20, die EXKLUSIV-ODER-Schaltung iö und das NAND-Netzwerk 22 durchgelaufen ist und damit eines der Wörter des adressierten Satzes im Pufferspeicher 8 ausgewählt hat, das die neuen Daten aufnehmen soll. Der Taktpuls 2 steuert außerdem die Steueranordnung 52 um ein Schreibsignal auf der Leitung 53 zu erzeugen, das die neuen Daten in das ausgewählte Wort des Satzes bringen soll. Das Satzadressensignal auf der Leitung 54 bleibt aktiv bis die Einschreiboperation beendet ist.

Hierzu 2 Blatt Zeichnuncen

Claims

Patentansprüche:

1. Pufferspeicher mit mehreren Datensätzen za mehreren Wörtern, die jeweils ein Identifizierfeld und ein Datenfeld aufweisen, wobei bei notwendiger Neueintragung eines Wortes in einen Satz das älteste Wort des Sattes ersetzt wird (FIFO-Algorithmus), gekennzeichnet durch eiae zusätzliche Kippschaltung in jeder Wortspeichereinrichtung (0-7) des Satzes (9), durch Einrichtungen (Komplementärausgänge der Speicherkippschaltungen 7TC im Register 20) zur Umschaltung der zusätzlichen Kippschaltung, wenn das betreffende Wort durch ein neues ersetzt wird, sowie durch Codiereinrichtungen (10), die aus den cfcirdi die jeweilige Schaltstellung der zusätzlichen Kippschaltungen gegebenen zusätzlichen Bits (a bis h, Fig. 1) der Wörter des Sattes eine codierte Adresse (ABC) bilden, die das zu ersetzende Wort anzeigt

2. Pufferspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die zusätzlichen Kippschaltungen im Pufferspeicher (8) über ein Register (ItO) mit den aus EXCLUSIV-ODER-Schaltungen (10) aufgebauten Codiereinrichtungen verbunden sind, die an ihrem Ausgang die Adresse (ABC) im Gray Code erzeugen.

3. Pufferspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der komplementäre Ausgang der Speicherstellen des Registers (20) mit dem Pufferspeicher (8) verbunden ist (43 bis 50).

4. Pufferspeicher nach Anspruch 2, dadurch gekennzeichnet, daß das Gray Codewort (A, B, C) einem Netzwerk von NAND-Gliedern (22) zugeführt wird, das die Gray Codeadresse decodiert und eines der Wörter des adressierten Satzes auswählt.