JPS603657B2 - フアーストイン・フアーストアウト記憶装置 - Google Patents

Description

【発明の詳細な説明】 周知の様に、キャッシュ記憶配列が中央処理装置と主貯
蔵装置との間の高速バッファとして利用されている。

ＣＰＵは、配列の内、アドレスされた所定の集合を構成
する全ての要素の識別子フィールド‘こついて合うもの
があるかどうかを探索する。合うものがみつかると、所
要の情報の探索が完了し、それと合った要素に関連する
データがＣＰＵによって利用される。所定の集合の全て
の要素の識別子フィールドを探索しても合うものがない
場合、所要の情報を得る為に主記憶装置を呼出し、アド
レスされた集合の内、一番古いデータを持っている要素
にその情報を書込む。一番古いデータを持っている要素
がファーストィン・ファーストアウト（ＦＩＦＯ）アル
ゴリズムに従って選択される。従来、ＦＩＦＯアルゴリ
ズムは、キャッシュ配列の外部にある例えば２進計数器
又はリング計数器の様な論理回路によって実施されてい
た。

配列内にある要素の各々の集合に対し、外部論理回路が
反復的に設けられる。所要の外部論理回路の物理的な高
がキャッシュ配列を構成する集合の数の増０加に正比例
して増大するだけでなく、配列及び論理回路の組合せの
ハードウェア・パッケージ作業及び試験作業のコストが
著しく増加し、特に大規模集積回路技術を用いる場合、
非常に望ましくない状況になる。タ この発明では、Ｆ
ＩＦＯアルゴリズムを実現する為に、キャッシュ配列内
にある要素の集合の数に無関係な１個の論理システムを
用いる。

各々の要素が、識別子フィールド及びデータ・フィール
ドの他に特殊ビットを有する。配列の内、アドレス０さ
れた１つの集合を構成する各要素からの特殊ビットを排
他的オア回路に加える。この排他的オア回路が、所定の
集合の内、一番古いデータを持っている要素のアドレス
を発生する。主記憶装置から一番古いデータを持ってい
る要素に新しいデータを書込むことが決まった時、この
要素の特殊ビットを反転し、反転されたビットが識別子
フィールド及び入れ替えるデータと共にアドレスされた
要素に書込まれる。一番古いデータを持っている要素を
表わす情報が、ことごとくの集合の要素の中にある特殊
ビットの形で配列自体の中に貯蔵されているということ
により、配列内の任意の集合の任意の要素にあるデータ
を取替える為に、キャッシュ配列の外部の１個の論理シ
ステムを使うことが出来る。第１図は、この発明の典型
的な実施例で、中央処理装置（図に示してない）と主貯
蔵装置（図に示してない）との間に設けられた高速バッ
ファとして使うことが出来る様な補助記憶装置又はキャ
ッシュ記憶装置８を示す。

キャッシュ８は、Ｎ個の要素の列とＳ個の集合の行とに
分けて配置された記憶セルの配列で構成される。図示の
例では、各々の集合が図に例として挙げた集合９の様に
、８個の要素で構成され、集合９は図示の様に、０乃至
７と記す８個の要素で構成される。各々の要素が識別子
フィールド、データ・フィールド及び別の特殊ビットを
持っている。特殊ビットはａ乃至ｈで包括的に示してあ
り、これを読出して排他的オア回路１０‘こ印加し、こ
れから説明する様に集合９の内、一番古いデ−夕を持っ
ている要素のアドレスを表わすＡ，Ｂ，Ｃの３ビットで
表わされるアドレスを発生する。この集合の１つの要素
に新しいデータを書込むたびにその書込まれた要素の特
殊ビットの状態を反転する。

一度に１つの要素しか入れ替えのデータを受取らないの
で、同じ集合の他の要素の特殊ビットは同時に変更しな
い。この発明では、同じ集合の要素にある全ての特殊ビ
ットをこの集合に新しいデータを入れる直前に一番古い
データを持っていた要素のアドレスを表わす２進符号と
解釈する。この発明の目的に合ういろいろの異なる符号
化方式を使うことが出来るが、或る数値から次の数値へ
進む時、一度に１つのビットしか変わらないという周知
の性質を持つグレィ・コードを活用するのが便利である
。排他的オア回路１０が集合９の要素０乃至７にある特
殊ビットを３ビットのグレィ・コード‘こ変換する。各
々のビットが出力Ａ，Ｂ，Ｃで表わされる。更に詳しく
云うと、グレィ・コードのビットＡは特殊ビットａ，ｆ
，ｄ及びｇの排他的オアとして発生される。

グレィ・コードのビットＢは特殊ビットｂ及びｈの排他
的オアとして発生される。グレィ・コードのビットＣは
特殊ビットｃ及びｅの排他的オァとして発生される。下
記の表は、入れ替えのデータを受取る要素のアドレスが
次々に変わる時のグレィ・コードのビットＣ，Ｂ，Ａの
変化並びにそれに対応する特殊０ビットの値を示す。

クレイコード要素０７ドレス 特殊ビットＯＢＡ
ａｂｃｄｅｆｇｈ０００ ０ ０００００
０００ ００１ １ １０００００００ ０１１ ３ １１００００００ ０１０ ２ １１０１００００ １１０ ６ １１１１００００ １１１ ７ １１１１００１０ １０１ ５ １１１１００１１ １００ ４ １１１１０１１１ 集合９に入れ替えのデータを書込む場合、排他的オア回
路１０のグレイ・コード出力が０００であると、要素０
がアドレスされ、その中に入れ替えのデータが書込まれ
る。

入れ替えのデータを書込むのと同時に、要素０にある特
殊ビットａを反転し、グレィ・コードのビットＡを１に
反転する。これは夫々１、０、０、０の値を持つ特殊ビ
ットａ，ｆ，ｄ，ｇの排他的オアをとるからである。次
に、新しいデータが書込まれるべき時に要素１が選択さ
れるので、その新しいデータはその要素１の特殊ビット
ｂを１に反転すると同時にその要素１に書込まれる。特
殊ビットｂの反転により、グレィ・コードのビットＢが
前の値０から１に反転する。これは夫々１、０の値を持
つ特殊ビットｂ，ｈの排他的オアをとるからである。こ
の動作が前掲の表の第３行に示されている。然し、３回
目に集合９に新しいデータを書込む時、（要素２ではな
く）要素３がアドレスされることが認められよう。その
特殊ビットｄが反転され、夫々１、０、１、０の値を持
つ特殊ビットａ，ｆ，ｄ，ｇの排他的オアをとる結果、
グレィ・コードのビットＡがもとの値０に反転する。新
しいデー夕を受取る要素のこの後のアドレス並びにそれ
に対応するグレィ・コードと特殊ビットの構成が前掲の
表に示されている。（この表では、要素４が新しいデー
タを受取る８つの要素の内の最後であるが）相次ぐ８回
の新しいデータの書込みサイクルが完了した後、このサ
イクルが繰返され、ファーストイン・フアーストアウト
（ＦＩＦＯ）アルゴリズムが満足される。２回目のサイ
クルでは、全ての特殊ビットが０ではなく１の同じ初期
値を持っているが、排他的オア回路１川ま、表に示す通
りの同肌頃序のグレィ・コードの値を発生する。

３回目のサイクルでは、特殊ビットは再び表に示すのと
同じ値になる。

上に述べた動作をまとめて云えば、集合の１つの要素に
新しいデータを書込む度に、集合内にある全ての特殊ビ
ットが排他的オア回路の作用を受けて、一番古いデータ
を貯蔵している要素のアドレスを発生する。

新しいデータが要素に書込まれる時、同時にその特殊ビ
ットが反転される。反転された特殊ビットを含む、要素
の集合の特殊ビットの排他的オアをとることにより、次
に一番古いデータを貯蔵している要素のアドレスが得ら
れる。この為、要素の集合の中の要素にある特殊ビット
は、常にその時一番古いデータを持っている要素のアド
レスを表わす。ＦＩＦＯの経過を追跡する為に、配列の
外部に回路を追加する必要はない。次に第２図の簡略ブ
ロック図で示したこの発明の好ましい実施例を説明する
。

集合アドレス発生器１１と、クロック１によって作動さ
れる制御装置１２とを用いて、補助記憶装置８の所望の
要素の集合をアドレスすることにより、普通の様に補助
記憶装置８の探索をする。発生器１１、制御装置１２及
びクロック１の詳細はこの発明にとって意味はなく、バ
ッファ記憶配列をアドレスする場合に周知の様に、中央
処理装置によってこれらの作用を行なうことが出来る。
制御装置１２から線１３に議出し信号が発生すると、発
生器１１によってアドレスされた集合の８つの要素全部
が読出される。更に詳しく云うと、アドレスされた全て
の要素の識別子フィールド、データ・フィールド及び特
殊ビットが読出されて出力母線１４に出る。この出力母
線が比較回路１６の一方の入力になる。比較回路１５は
入力母線’６から所望の議別子フィールドをも受取る。
母線１４から入る任意の識別子フィールドが母線１６の
所望の識別子フィールドと合うと、比較回路１５が比較
が成立した要素のデータ・フィールド情報を、バッファ
１８に一時的に貯蔵する為、出力母線１７にのせる。母
線１４のどの識別子フィールドも母線１６の所望の識別
子フィールドと合わない場合、回路１５によって出力線
１９に「比較不成立」信号が発生される。線１９の信号
がレジスタ２０に印加される。

このレジスタは母線２１を介してアドレスされた要素の
集合からの特殊ビットをも受取る。更に詳しく云うと、
線１９の信号が特殊ビットをレジスタ２０に装入する。
前に第１図について述べた様に、この時特殊ビットが排
他的オア回路１川こ印加され、この排他的オア回路がグ
レィ・コードの夫々のビットＡ，Ｂ，Ｃを表わす信号を
発生する。入れ替えデータを受取るべき要素のアドレス
を表わすグレィ・コード信号がナンド回路２２に印加さ
れる。このナンド回路は制御装置１２から線１３の読出
し信号をも受取る。回路２２内のナンド・ゲート２３乃
至３０がグレィ・コードの真数及び補数信号を受取る。
補数信号はィンバータ３１，３２，３３によって発生さ
れる。復号器で典型的な様に、ナンド・ゲート２３乃至
３０の内の１つが、ナンド・ゲート３４乃至４１の内の
夫々１つを付勢する出力を発生し、この１つのナンド・
ゲートが配列８内にあるアドレスされた要素の集合の内
の１つの要素を選択する。識別子フィールド及びデータ
・フィールドから成る入れ替えデータが主貯蔵装置（図
に示してない）から母線４２を介して印加される。前に
述べた様に所要の反転された値を持つ特殊ビットが、特
殊ビット・レジスタ２０を構成する個々のラッチの夫々
の補数値出力に接続された導体４３乃至５０の内の夫々
１本を介して印加される。制御装置１２から線１３に出
る鈴出し信号がクロック１によって開始されるが、回路
１５が「比較不成立」信号を発生し、線１９を介してレ
ジスタ２０に印加し、特殊ビットをレジスタ２０に袋入
することが出来る様にするだけの持続時間を有する。論
出し期間の間、全ての要素を同時に選択する為、ナンド
回路２２内のインバータ５１が線１３の読出し信号を反
転して、復号器２３乃至３０の出力に関係なく、全ての
ナンド・ゲート３４，４１を条件付ける。

これに対して書込み期間の間は、インバータ５１の出力
がナンド・ゲート３４乃至４１を反対の形で条件付け、
その為、この内の１つのナンド・ゲートだけが、復号用
ナンド・ゲート２３乃至３０の内、ビットＡ，Ｂ，Ｃを
表わすグレィ・コード信号によって一意的に選定された
１つに接続された通りに要素選択信号を発生する。線１
９の「比較不成立」信号が、配列８のアドレスされた集
合の内、入れ替えデータを受取るべき１つの要素の選択
を完了する為に、レジスタ２０、排他的オア回路及びナ
ンド回路２２を通ることによって生じた遅延の後、クロ
ック２が発生する。クロツク２が制御回路５２がトリガ
して線５３の書込み信号を開始させ、アドレスされた集
合の内、この時一番古いデータを持っている要素に入れ
替えデータを入れることが出来る様にする。線５４の集
合アドレス信号は、書込み順序が完了するまで、付勢さ
れたま）でいる。

【図面の簡単な説明】

第１図はこの発明の原理を説明する図、第２図０はこの
発明の好ましい実施例の簡略ブロック図である。 ０乃至７・・・・・・要素、ａ乃至ｈ・・…・特殊ビッ
ト、１０・・…・排他的オア回路。 ＦＩＧ．Ｉ ＦＩＧ．２

Claims (1)

【特許請求の範囲】
1. １ 各々が１つの特殊ビツトを有する複数個の貯蔵要素
   と、グレイ・コード発生手段と、該貯蔵要素における各
   特殊ビツトを該グレイ・コード発生手段の入力に供給す
   る手段と、該グレイ・コード発生手段の出力に応答して
   該貯蔵要素の１つを選択する選択手段と、該選択手段に
   より選択された貯蔵要素における特殊ビツトの状態を変
   更する手段とより成るフアーストイン・フアーストアウ
   ト記憶装置。