DE2110458A1 - Speicheranordnung sowie diese verwendendes Datenverarbeitungssystem und aus dieser aufgebaute Speichermatrix - Google Patents

Description

Dipl.-Ing. Heinz Bardehle

Patentanwalt
8000 München 26, Postfach 4

Mein Zeichen: P 1142

Anmelder: Honeywell Information Systems Ine» 200 Smith Street
¥altham/Massachusetts, V·St.A.

Speicheranordnung sowie diese verwendendes Datenverarbeitung system und aus dieser aufgebaute Speichermatrix

Die Erfindung bezieht sich auf eine elektronische Datenspeicheranordnung und insbesondere auf Mehrfachspeicherelemente .

Die Realisierung einer elektronischen Datenspeioheranordnung für einen System- und/oder tfntersysteiiHE?egel erfährt erhebliche Änderungen hinsichtlich der £eistung_r Zuverlässigkeit und der praktischen Ausführung mit dem Aufkommen der die mittlere Integration (MSl) und die grosse Integration (ESI) betreffenden fechnologien« Mit den im folgenden benutzte» Abkürzungen; MSI bzw» IiSI werden Herstelleigenschaften in der Hinsicht erfasst, dass mehr und mehr Schaltungskomponenten auf ein und demselben Chip oder Substrat untergebracht werden können, wobei durch die funktioneile Komplexität

auf dem jeweiligen Chip der System- oder Untersystero-Pegel erreicht wird, der sich von dem entsprechenden Pegel mehrerer elementarer Einheiten, wie Verknüpfungsgattern, Verstärkern und dergleichen, unterscheidet.

Die Anwendung der MSI- und LSI-Technologien auf digitale Systeme, wie zum Beispiel elektronische Rechner, lässt eine Verbesserung in der Leistung hinsichtlich der Arbeitsgeschwindigkeit erwarten. Der Hauptanteil des in eine grosse Packungsdichte aufweisenden Rechnern vorhandenen Raumes wird τοη den Gerätebaugruppen und den Schaltungsverbindungen in Anspruch ge-" nommen. Die dabei vorhandene räumliche Trennung zwischen den Rechnerbaugruppen bzw. Bauteilen führt zu erheblichen Geschwindigkeitsproblemen. Auf einem einzigen Chip oder Substrat untergebrachte Schaltungskomponenten in mittlerer Integration oder starker Integration versprechen, bei ihrer Anv/endung dieses Geschwindigkeitsproblem zu vermeiden.

Durch die MSI- und ISI-OJechnologie wird die übliche digitale Entwicklungsaufteilung auf Schaltungsblookentwickler und Systementwickler modifiziert. So besteht zum Beispiel der Zweck eines LSI- oder MSI-Reehnersystems darin, so wenig MSI- oder IfSI-Gerätebaugruppen zu verwenden wie nur möglich, W Darüber hinaus ist es erwünscht, dass diese Gerätebaugruppen von gleichem lyp sind, um nämlich die Entwicklungskosten auf einen minimalen Wert zu senken.

Bisher ist in Reobnexaystewen eine Anzahl verschiedener Geräte baugruppen verwendet worden, die zur Erzielung der erforderlichen Speicher- und Ubertragungseinriehtungen für Daten (zum Beispiel verschiedene Arbeitsregister) miteinander zu verbinden waren. Das gleiche trifft auch für die Bereitstellung einer Steuerapeichereinrichtung (zum Beispiel Lese- bzw. Pestwertspeicher, Zwischenspeicher mit !deiner Kapazität und Steuerspeicher) zu, um die Speicher und die Datenübertra-

gung steuern zu können. Die sur Steuerung von Datenwegen sowie zur Speicherung einer Steuerinformation und von Daten verwendeten Hardware-Gerätebaugruppen sind äusserst kompliziert, verschiedenartig und nicht einheitlich ausgebildet.

Einer der Gründe für die Verwendung der Anzahl von verschiedenen Gerätebaugruppen und Zwischenverbindungen sowie für die Kompliziertheit der Datenwege besteht darin, dass ein Rechnersystem normalerweise eine ein Programm betreffende Unterbrechung oder eine Anzahl verschiedener Unterbrechungspegel betreffend ein einziges Programm verarbeiten können muss. Ein Rechnersystem enthält dabei insbesondere Befehlsregister, Programmzähler, Datenakkumulatoren, etc., in welchen sich eine Information betreffend ein· . ausgeführtes Programm befinden, Diese Register stellen normalerweise einen kleinen Teil des Systems dar. Yfenn das ausgeführte Programm unterbrochen wird, muss der Inhalt bestimmter Teile der dabei als Programmausführungsregister bezeichneten Register für die spätere Verwendung gespeichert werden, wenn die Ausführung des unterbrochenen Programms wieder aufgenommen wird. Dabei muss eine die Unterbrechungsebene betreffende Information eine erneute Verteilung auf dieselben Register bewirken. Dieses Entladen und Wiederladen bestimmter Register führt zu Veränderungen in den Verbindungen bestimmter Teile des Systems. Ausserdem ist, was noch weit wichtiger ist, dieser Verteilungsprozess äusserst zeitraubend.

Um das Umschalten zwischen verschiedenen Programmen zu erleichtern werden bei einigen Systemen bestimmte Register der jeweiligen Programmregister mit einem Schnell-Zwisehenspeicher kleiner Kapazität verbunden. Normalerweise ist der "betreffende Zwischenspeicher geringer Kapazität so ausgelegt, dass er mit der Wortlänge des Rechnersystems kompatibel ist und mit den verschiedenen Registern innerhalb des Systems über Eingabe-

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und Ausgabe-Datenwege in Verbindung steht. Während durch diese Anordnung eine schnelle Umschaltung zwischen Programmen ermöglicht ist, indem bestimmte Registerübertragungen zwischen einem kleinen Teil des Systems und dem Hauptspeicher vermieden sind, ist auch hier noch eine Verteilung des Zwischenspeicher-Registerinhalts zu und von anderen Teilen des Systems erforderlich, und zwar für Zwischenübertragungen, für eine laufende Änderung und für eine Modifikation. Demgemäss wird hier nicht nur die Anzahl der Systemverbindungen erhöht, sondern es wird auch erheblich Zeit für die Verteilung von Informationen zwischen den Registern und dem Zwischenspeicher geringer Kapazität über die Eingabe- und Ausgabedatenwege aufgewandt.

Geraäss einem anderen bekannten Verfahren wird die Anzahl der Systemverbindungen und damit die Kompliziertheit dieser Systemverbindungen vermindert, und ausserdem wird die Programmumschaltung erleichtert. Zu diesem Zweck wird der jeweiligen G-rund-Speichereinrichtung, die die herkömmlichen Arbeitsregister des Systems darstellt, eine Hilfsspeichereinrichtung zugeordnet, und sodann werden die Hilfsspeichereinrichtungen unter Bildung eines Hilfs-Schieberegisters miteinander in Reihe geschaltet. Obwohl diese Anordnung bereits die Anzahl der Verteilersignal-leitungen innerhalb eines Systems vermindert, bewirkt sie jedoch lediglich eine Speicherung, die es ermöglicht, dass die zum Zeitpunkt der Unterbrechung in dem System vorhandene Information in geeigneter Weise gespeichert und dann wieder ausgespeichert wird, wenn das System bereit ist, die Verarbeitung des unterbrochenen Programms wieder aufzunehmen· Demgemäss vermag die betreffende Anordnung nicht, verschiedene Stufen von Unterbrechungen oder Unterbrechungen von einer Vielzahl von Programmen zu verarbeiten.

Der Erfindung liegt demgemäes die Aufgabe zugrunde, ein verbessertes Hehrfachspeicherelement zu schaffen, das sich zur

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Realisierung eines Hauptteils der Arbeitsregister eines Rechnersysteins eignet.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgeinäss durch eine Mehrfachspeichereinrichtung, enthaltend eine bistabile Speichereinrichtung mit einer Eingabeschaltung und einer Ausgabeschaltung, eine örtliche adressierbare Speichereinrichtung mit einer bestimmten Anzahl von Bitspeicherplätzen sowie mit einer Eingabeschaltung und einer Ausgabeschaltung, wobei diese Schaltungen mit der Ausgabeschaltung bzw. Eingabeschaltung der bistabilen Speichereinrichtung verbunden sind, eine Einrichtung zur Ansteuerung der örtlichen Speichereinrichtung durch eine eine Anzahl von Bits umfassende Mehrfachbitadresse zur Ansteuerung eines Bitspeicherplatzes aus der bestimmten Anzahl von Bitspeicherplätzen, eine Einrichtung zur selektiven Abgabe eines ersten Steuersignalpegels an die Eingabeschaltung der örtlichen Speichereinrichtung zum Zwecke des Einspeicherns des Inhalts der bistabilen Speichereinrichtung in einem Bitspeieherplatz der BitspeieherplÄtze, die durch die Mehrfachbitadresse bezeichnet sind, und eine Einrichtung zur Abgabe eines zweiten Steuersignalpegels an die Eingabeschaltung der bistabilen Speichereinrichtung zum Zwecke des Einspeichernsdes Bitinhalts eines adressierten Bitspeicherplatzes der örtlichen Speichereinrichtung in die erste bistabile Speichereinrichtung.

Gremäss einer Ausführungsform der Erfindung kann ein Mehrfachspeicherelement selektiv mit entsprechenden Elementen zur Bildung der "Arbeitsregister" eines Datenverarbeitungssyeteias zusammengefasst werden.

Der hier benutzte Ausdruck "Arbeitsregister¹¹ ist dabei nicht auf ein Register im herkömmlichen Sinne beschränkt, sondern

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erstreckt sich vielmehr auf sämtliche Elemente, die eine Information zu speichern im Stande sind· Die zuvor erwähnte Definition der "Arbeitsspeicher" umfasst dabei Register, die in einer Leistungssteuereinrichtung verwendet werden. Im übrigen erstreckt sich die betreffende Definition auf Einrichtungen, die eine Information durch mechanische, elektromechanisch^, chemische, hydraulische oder ähnliche Einrichtungen abzutasten zu speichern im Stande sind.

In einem herkömmlichen Datenverarbeitungssystem wird gemäss der Erfindung insbesondere ein örtlicher adressierbarer Mehr-P fachspeicher jeder der Grund- oder Arbeitsspeichereinrichtungen zugeordnet, die die Arbeitsregister bilden. Der örtliche Speicher enthält einen einißitbreiten Speicher mit 2ⁿ Speicherelementen, die abwechselnd den Inhalt für ihre jeweilige Grund-Speichereinrichtung liefern. Verknüpfungsgatter verbinden dabei den jeweiligen örtlichen Speicher mit seiner zugehörigen bistabilen Speichereinrichtung, und zwar entweder zum selektiven Laden oder Entladen des Inhalts der betreffenden bistabilen Speichereinrichtung von bzw. in den örtlichen Speicher,

Gemäss einer anderen Ausführungsform enthält jedes Mehrfach- W speicherelement eine Hilfsspeichereinrichtung, Die Hilfsspeichereinrichtung ist ebenfalls verknüpfungsmässig mit ihrer Grund-Speichereinriohtung verbunden. Auf diese Weise wird abwechselnd ein Verbindungsweg zum Laden bzw. Entladen des Inhalts der betreffenden Speichereinrichtungen hergestellt.

Gemäss einer noch weiteren Ausführungsform der Erfindung sind das Hehrfachspeicherelement und das Hilfsspeicherelement auch verknttpfungsmäasig ait dem örtlichen adressierbaren Speicher

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verbunden. Auf diese Weise wird abwechselnd ein Verbindungsweg zum Laden bzw. Entladen des Inhalts des örtlichen Speichers hergestellt.

Bei beiden Ausführungsformen der Erfindung kann jede Hilfsspeichereinrichtung unter Bildung eines Hilfsschieberegieters seriell geschaltet sein, das seinerseits mit einer ITutzeinrichtung verbunden ist. Demgemäss kann die Information entweder in die Grund-Speichereinrichtungen und die örtlichen Speicher über einen durch das Schieberegister gebildeten Weg geladen oder aus diesen Speichereinrichtungen bzw. Speichern entladen v/erden.

Die Fähigkeit des Speicherelemente, selektiv den Inhalt seiner Grund-Speichereinrichtung zu seinem zugehörigen örtlichen Speicher hin zu entladen bzw. den Inhalt des örtlichen Speichers in die betreffende Grund-Speichereinrichtung zu laden, ist besonders gut im Zusammenhang mit der Berücksichtigung von Unterbrechungen und/oder Prograraraanforderungsschaltungen anwendbar. So könnte zum Beispiel eine Anzahl von Speicherelementen des örtlichen adressierbaren Speichers mit Bitbreite eine Information enthalten, die mit einer entsprechenden Anzahl von verschiedenen Programmen oder Progranraianforderungen verbunden ist. "Verschiedene Unterbrechungszustände (wie zum Beispiel periphere Unterbrechungen, Unttrprogramnanforderungen, Überwachungsanforderungen, etc) würden dabei so ausgelegt werden, dass zunächst die Adressierung eines bestimmten Bitspeicherplatzes der betreffenden Bitspeicherplätze erfolgt und dass dann der Inhalt der diesem Bitspeicherplatz zugehörigen Grund-Speichereinrichtung in diese« Bitspeicherplatz nochmals abgespeichert wird, das aeisst verdoppelt wird.

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Um die jeweilige Unterbrechung zu verarbeiten, würde das System dann die Bitstelle bzw. den Bitspeicherplatz des jeweiligen örtlichen Speichers adressieren, der eine Information für die Verarbeitung des Unterbrechungszustands oder eine Information speichert, die dem Unterbrechungsprogramm zugeordnet ist, wobei der Inhalt des betreffenden Bitspeicherplatzes dann in die jeweilige Grund-Speichereinrichtung nochmals abgespeichert würde. Hierbei könnte jeder örtliche adressierbare Speicher sowohl zu Beginn als auch während des Systembetriebs von dem HilfsSchieberegister her geladen werden. Dadurch entfällt die Forderung nach B_enutzung normaler Daten- ^ wege. AuBserdem ermöglicht die Hilfsregisteranordnung, was noch weit wichtiger ist, dass diese Lade- und Entladeoperationen ohne eine Unterbrechung der Operation des System erfolgen können.

Der adressierbare örtliche Speicher des jeweiligen Mehrfachspeicherelements kann auch zur Erleichterung der Systemuntersuchung bzw. Systemfehlersuche herangezogen werden. In einigen Fällen ist es dabei speziell erwünscht, eine Anzahl von periodischen "Momentbetrachtungen¹¹ dee Systems vorzunehmen (das heisst des Inhalts der verschiedenen Arbeitsregister der Maschine. Dies kann dabei ohne weiteres durch aufeinanderk folgende Adressierung jedes Speicherelements der Bitbreite aufweisenden Speicherelemente des jeweiligen örtlichen Speichers erfolgen, sowie durch ein Einspeichern des Inhalts der jeweils zugehörigen Grund-Speichereinrichtung in diese Speicherelemente. Wenn die "Momentbetrachtungen " in der geforderten bzw. gewünschten Anzahl vorgenommen worden sind, kann der adressierbare örtliche Speicher sodann am Ende über den Hilferegister-Weg zur Überprüfung und Untersuchung bzw. Fehlerprüfung entladen werden.

Gemäss einer noch weiteren Ausführungeform der Erfindung ist eine Vielzahl von gleichen Mehrfachspeicherelementen

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gemäss der Erfindung in einer Speichermatrix organisiert "bzw. untergebracht. Diese Speichermatrix kann entweder als Zwischenspeicher geringer Kapazität oder als Steuerungs-Unterbefehlsgenerator benutzt werden. Mit Hilfe des Mehrfaohspeicher-' elements gemäss der Erfindung kann die Anzahl an Bits (das ist die Breite), die das Speichermatrixwort bilden, ohne weiteres geändert werden. Diese Anzahl kann dabei insbesondere ohne weiteres vergrössert oder vermindert werden, indem einfach entsprechende Mehrfachspeicherelemente der Matrix hinzugefügt oder von dieser entfernt werden.

Anhand von Zeichnungen wird die Erfindung nachstehend an AusführungsbeispjLelen näher erläutert.

Pig. 1 zeigt in einem Blockdiagramm eine Ausführungsform eines Mehrfachspeicherelements gemäss der Erfindung.

lig. 2 zeigt den näheren Aufbau eines die Merkmale der Erfindung verkörpernden Mehrfachspeicherelements.

Pig. 2a zeigt in näheren Einzelheiten einen Bitbreite aufweisenden örtlichen Speicher gemäss Pig. 2.

Pig. 3a zeigt im einzelnen eine andere. Ausführungsform des Mehrfachspeicherelements gemäss der Erfindung.

Pig. 5b zeigt im einzelnen eine noch andere Auaführungsfora des Mehrfachspeicherelements gemäss der Erfindung. '

Fig. 4 zeigt schematisch eine das Mehrfachspeicherelement gemäss der Erfindung enthaltende Speicheranordnung bzw. -matrix.

In I'ig. 1 ist in einem Blookdiagramm eine Äuaführungsform des hier aln Mohrfachspeioherelement bssoichneton Mehrfachzu-

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stands-Speichereleinents geraäsa der Erfindung dargestellt. Dieses Speicherelement ist in Pig. 1 mit 100 bezeichnet. Wie oben erwähnt, kann das Mehrfachzustand-Speicherelement ala ein Arbeitsflipflop von Tausenden von Arbeitsflipflops dienen, die die verschiedenen Arbeitsregister eines herkömmlichen Rechnersysteme bilden» Das Speicherelement 100 weist als Eingänge eine Vielzahl von Adressenleitungen ä^ bis a , einen externen Dateneingang mit der Leitung DAIA IN, einen TaldeLngang Cp₉ einen Rückstelleingang RESEI und zwei Steuereingänge bzw. Steuerleitungen MTF und HMT auf. Das Speicherelement 100 gibt komplementäre Datenausgangssignale über die leitungen BA und EA' ab.

In Fig. 2 ist das Mehrfachspeicherelement 100 näher dargestellt, wobei entsprechende Bezugszeichen verwendet worden sind wie in Pig. 1. Das Speicherelement 100 weist dabei die gleichen Eingänge auf, wie in Pig. 1; es gibt Datensignal-Pegel, entsprechend dem Binärzeichen "1" und dem Binärzeichen "0", über seine Ausgangeleitungen BA und BA¹ ab. In seiner einfachsten Form enthält das Speicherelement 100 einen adressierbaren örtlichen Speicher 200 und ein Grund- (BA)-FlipflQp 102.

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Ein Und-Gatter/und ein Und-Gatter 106 übertragen die binären Datensignalpegel von der externen Eingabeleitung·DATA IN und von einer internen Datenleitung IMO zu dem Setzeingang des Flipflops 102 hin. Die Ausgangssignale der Und-Gatter 104 und 106 werden über ein Zeitsteuer-Und-Gatter 108 gepuffert, dem "1"- oder Setzeingang des Flipflop3 102 zugeführt. In entsprechender Weise werden die auf den Leitungen RESET und OP auftretenden Signale über ein zweites Zeitsteuerungs- Und-Gatter 110 gepuffert, dem »0^w- oder Rückstelleingang des Flipflops 102 zugeführt.

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Das Flipflop 102 ist von herkömmlichem Aufbau; es zeichnet sich dadurch aus, dass es durch Taktimpulse umgesteuert wird und dass es ohne Zeitbedingungen arbeitet. Mit Rücksicht darauf, dass das dargestellte Flipflop ein Speicherelement vom Setz-Rückstelltyp ist, muss es zuerst in den Ruckste11zustand tibergeführt werden, bevor es den Binärzustand "1" oder den Biifirzustand ¹¹O" in Abhängigkeit von Binärsignalpegeln einnehmen kann, die durch Binärzeichen "1" oder ^MO" dargestellt sind und die den Dateneingabeleitungen DATA IN" und IMO zugeführt werden. Es dürfte dabei ersichtlich sein, dass durch Invertieren der den Leitungen DAiDA IN und LMO zugeführten Binärsignalpegel und durch Zuführung dieser Eingangssignalpegel an den Rückstelleingang des Flipflops 102 die Forderung vermieden ist, das Flipflop 102 zurückstellen zu müssen, bevor dieses Flipflop gesetzt werde?! kann.

Flipflop 102 kami» obwohl es als Einstell-Rückstell-Flipflop dargestellt ist, auch andere Formen aufweisen. So kann zum Beispiel das Flipflop 102 die Form des durch Taktimpulse gesteuerten und ohne Zeitbedingungen arbeitenden Flipflops aufweisen, wie es in der US-Patentschrift 3 454 935 angegeben ist. Dieser Typ des Flipflops ähnelt weit mehr eine« Trigger-Flipflop* das ohne eitie Zurückstellung so ausgebildet sein kann, dass es Informationszustände in Abhängigkeit von den Dateneingängen zugeführten Signalpegeln einnimmt.

Wie erwähnt, zeichnet sich das Flipflop 102 durch die Arbeitseigenschaften eines Taktbetriebs und einer Unabhängigkeit von Zeitbedingungen aus. Die Abgabe eines binären ^M1ⁿ-Signalpegels an die Leitung OP führt dazu, dass das UHD-ßatter 108 übertragungsfähig wird und dae zuvor zurückgestellte Flipflop 102 in den Zustand der externen binären Eingangssignalpegel umschaltet bzw. umsteuert, die der Leitung DATA IK zugeführt werden (wobei es sich um ein 2-Pegel-Signal handelt, das ent-

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weder eine binäre "1" oder eine "binäre "O" darstellt). Das Flipflop 102 wird über das Und-aatter 110 in seinen binären Zustand "0" oder in seinen Ruckstellzustand übergeführt, wenn das betreffende Und-Gatter 110 durch Zuführung eines Zeitsteuersignal-Pegels über die Leitung OP gleichzeitig mit Auftreten eines binären "1"-Signalpegels auf der Leitung RESET aktiviert wird.

Der adressierbare örtliche Speicher 200 nimmt ein Eingangssteuersignal über die Leitung FTM und ein Adresseneingangssignal über die Adlfessenleitungen a^ bis a auf. Das auf ^ der Setz—Ausgangsleitung BA auftretende Signal wird dabei als weiteres Eingangssignal dem örtlichen Speicher 200 zugeführt. Das auf der einzigen Ausgangsleitung LMO auftretende Ausgangssignal des örtlichen Speichers 200 wird als internes Dateneingangssignal dem Und-Gatter 104 zugeführt, und zwar zusammen mit.einem Steuereingangssignal über die Leitung MMi¹. Der der Leitung MTI* zugeführte binäre Steuersignalpegel wird mit Hilfe eines Inverters 116 invertiert und dann als Sperr-Eingangssignal dem Und-Gatter 106 zugeführt.

Die der Leitung DATA IU zugeführten externen binären Datensignalpegel werden von Baugruppen bzw. Bauelementen her aufgenommen, die normalerweise mit dem Grund-Flipflop 102 verbunden ™ sind (wie zum Beispiel dem Speicherflipflop eines Arbeitsregisters und dem Akkumulator oder einem entsprechenden 3?lipflop). Im hier betrachteten Zusammenhang bewirkt ein der Leitung FTM selektiv zugeführter, einer binären "1" entsprechender Steuersignalpegel, dass der örtliche Speicher 200 den Inhalt des Flipflops 102, das ist eine binäre "1" oder eine binäre "0" in den zuvor gelöschten Bitspeicherplatz einschreibt oder nochmals einschreibt, der durch die Kombination der binären Signalpegel festgelegt bzw. adressiert ist, die über die Leitungen a^ bis a zugeführt worden sind.

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In Pig. 2a ist der adressierbare örtliche Speicher 200 näher dargestellt. Dieser Speicher enthält eine Vielzahl von "bistabilen Bit-Einrichtungen IiM-1 bis M-2ⁿ. Zwei Und-Gatter 2o8 und verbinden dabei jede bistabile Biteinrichtung IM mit dem Grund-Flipflop 102 ihres Mehrfachspeicherelements 100.

Die dem Eingang jedes Verknüpfungsmoduls IM-1 bis IM-2³³ zugehörigen Gatterschaltungen umfassen dabei die Und-Gatter 208-1 bis 208-2ⁿ und ein TJnd-Gatter 210-1 bis210-2ⁿ. Mit Hilfe dieser ""Und-Gatter wird eine Verbindung zu den Setz·* und Rückstelleingängen der Einrichtungen IiM-1 bis LM-2¹³ hergestellt, wie dies

in der Zeichnung dargestellt ist. Jedes der Gatter 208 nimmt über die leitung OP ein Zeitsteuerungs-Eingangsaignal auf und über die leitung BA ein internes Dateneingangssignal von dem Grund-Plipflop 102. Ausserdem wird jedem Plipflop der erwähnten üPlipflops selektiv ein binärer Steuersignalpegel von der leitung PTM her zugeführt. In entsprechender Weise nimmt jedes Und-Gatter 210 ein Ruckstell-Eingangssignal über die leitung RESET auf, sowie ein Eingangssignal DC: von einer Decoder-logik 250 und ein Zeitsteuerungs-Eingangssignal über die leitung CO. Die Ausgänge der bistabilen Speichermodule 1M-1 bis IM-2ⁿ sind gemeinsam an die örtliche Speicherausgabeleitung IMO angeschlossen, und zwar über Und-Gatter 240-1 bis 240-2¹¹.

Die Adressenleitungen a^ bis a sind an einen Eingang der Decoder-logik 250 angeschlossenen. Die Decoder-logik 250 kann herkömmliche Verknüpfungsgatter enthalten, die zur lieferung von 2ⁿ Ausgangssignalen auf die Kombinationen der binären Signalpegel entsprechend geschaltet sind, die den Adresseneingangsleitungen bzw. Adresseneingabeleitungen a₁ bis a zugeführt werden. Die einzelnen Ausgangssignale

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der Decoder-Logik 250 werden den mit DC-1 Ma DC-2ⁿ bezeichneten leitungen zugeführt, und ausserdera werden diese Ausgangssignale als Eingangssignale den Und-Gattern 210-1 bis 210-2ⁿ zugeführt. Ferner dienen diese Ausgangssignale als Eingangssignale für entsprechende Paare der Und-Gatter 208-1 b.
vorgeht.

208-1 bis 208-2ⁿ und 240-2ⁿ, wie dies aus Fig. 2a her-

Da jede bistabile Einrichtung der bistabilen Einrichtungen LM-1 bis IM-2ⁿ vom Setz-Rückstell- bzw. Einstell-Rückstell-Typ ist, wird jede' Verknüpfungseinrichtung zunächst zurückgestellt, bevor sie selektiv in den Zustand ihres G_rund-]?lipflops 102 umgesteuert werden kann. Die Zurückstellung des jeweiligen !Flipflops LM-1 bis LM-2ⁿ wird dadurch bewirkt, dass das dem jeweiligen Flipflop zugehörige Und-Gatter 210-1 bis 210-2ⁿ aktiviert wird, indem zunächst die bistabile Einrichtung;. IM adressiert wird und indem gleichzeitig ein Signalpegel an die leitungen RESET und CP angelegt wird, Die Adressierung erfolgt dabei dadurch, dass eine eindeutige Kombination von binären Signalpegeln der Decoder-I/Ogik 250 über die Adressenleitungen a^ bis a_n zugeführt wird. Die Decoder-Logik 250 gibt auf diese binären Signalpegel hin einen Ausgangssignalpegel an eine entsprechende leitung der leitungen DC-1 bis DC-2¹¹ ab, die zu der betreffenden Einrichtung hinführt, weiche hierdurch bezeichnet ist (das iat die der Adresse zugehörige bistabile Einrichtung).

Jede bistabile Einrichtung LM-1 bis LM-2ⁿ kann selektiv in den Zustand ihres Grund-Elements 102 umgeschaltet werden, und zwar wie folgt. Zunächst wird die Einrichtung LM über die Leitungen a^ bis a adressiert, und sodann werden binäre Signalpegel gleichzeitig an die Leitungen IMT und CP abgegeben.

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Das damit adressierte Element wird dann in den Binärzustand "1" oder in den Binärzustand "O" des Grund-Flipflops 102 umgesteuert, was durch das Vorhandensein oder Fehlen eines Signalpegels auf der Leitung BA angezeigt wird. Gleichzeitig wird das Aus gangs sign al der adressierten bistabilen Einrichtung über das in Präge kommende Und-Gatter 240 der leitung IMO zugeführt. Demgemäss kann der Zustand des Flipflops 102 selektiv auf den Zustand des adressierten "bistabilen Elements IM umgesteuert werden. Hierauf wird weiter unten noch näher eingangen werden.

Wie oben bereits im Zusammenhang mit dem Flipflop 102 erwähnt, können die bistabilen Einrichtungen IM-1 bis LM-2ⁿ jeweils auch durch in anderer Form ausgebildete Flipflops realisiert sein, die dabei so modifiziert sein können, dass die Forderung nach der Rückstellung vermieden ist. Zum Zwecke der Vermeidung von Wiederholungen sollen keine weiteren Betrachtungen darüber angestellt werden, dass jedes hier vorgesehene Flipflop in geeigneter Weise in seinen Ruckstellzustand umgesteuert wird, bevor sein Zustand durch binäre Signalpegel geändert wird, die seinen Dateneingangen zugeführt werden.

In Fig. 3a ist eine andere Ausführungsform des Mehrfachspeicherelements 100 dargestellt. In Fig. 3a sind den bisher betrachteten Elementen entsprechende Elemente mit entsprechenden Bezugszeichen versehen wie die bisher betrachteten Elemente. Ferner ist hier ein Hilfs-Flipflop 302 vorgesehen. Das Hilfs-Flipflop 302 und sein Grund-Flipflop 102 sind über Gatterschaltungen miteinander verbunden, zu denen das Und-Gatter 112 und das Und-Gatter 304 gehören. Neben einem binären Dateneingangssignalpegel von der Setz-Ausgangsleitung SERIALDAIA OUT des Hilfs-Flipflops 302 nimmt das Und-Gatter 112 auch einen Vorbereitunga-Signalpegel von einer leitung SNAP IN her auf. Der auf der zuletzt genannten Leitung SNAP IN

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'auftretende binäre Signalpegel wird durch einen Inverter 114 invertiert und dem Und-Gatter 106 zugeführt. Diesem Und-Gatter 106 wird als weiteres Eingangssignal ein binärer Signalpegel über die Leitung MTF zugeführt, der durch den Inverter 116 invertiert wird.

Durch einen selektiv der Leitung SNAP IN zugeführten, einer binären "1" entsprechenden Steuersignalpegel wird das UND-Gatter 112 veranlasst, den über die Leitung SERIAL DATA OUT abgegebenen Inhalt des Hilfs-3Flipflops 302 in sein Grund-Flipflop 102 nochmals abzuspeichern oder "aufzunehmen". Diese Verdoppelung erfolgt dabei dann, wenn ein Und-Gatter durch ein über die Leitung CP-1 zugeführtes Zeitsteuersignal übertragungsfähig gemacht ist. Durch den invertierten, auf der Leitung SFAP IN auftretenden binären Signalpegel wird das Und-Gatter 106 veranlasst, die Durchschaltung der auf der Leitung DATA IN auftretenden Datensignalpegel zu verhindern und damit eine Änderung des Zustands des Grund-Flipflop 102, wenn der Inhalt des Hilfs-Flipflops 302 "aufgenommen" ist.

Durch einen auf der Leitung MTI¹ auftretenden, einer binären "1" entsprechenden Steuersignalpegel wird das Und-Gatter I04 veranlasst, den auf der Leitung LMO auftretenden binären Datensignalpegel in dem Grund-Flipflop 102 nochmals abzuspeichern bzw. zu verdoppeln. Der auf der Leitung LMO auftretende binäre Signalpegel stellt dabei den Inhalt des gerade adressierten Bitspeicherplatzes des lokalen Speichers 200 dar, also des Bitspeicherplatzes, der durch die zuvor erwähnte Kombination von binären Signalpegeln auf den Adressenleitungen a., bis a_n ausgewählt worden ist. Der der Leitung MTI? zugeführte, einer binären "1" entsprechende Signalpegel wird durch einen Inverter 116 invertiert. Dieser invertierte

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Signalpegel veranlagat das Und-Gatter 106, die Durchschaltung der auf der Leitung DA2A IU auftretenden externen binären Datensignalpegel zu verhindern ,und damit den Zustand des Grund-Flipflops 102 zu ändern, wenn der dem Und-Gatter 104 zugeführte Inhalt des gerade adressierten Speicherplatzes des Speichers 200 in das Grund-Flipflop 102 eingeschrieben basw. nochmals eingeschrieben wird. Auch hier erfolgt die betreffende Einschreibung bzw. Verdoppelung der Information dann, wenn das Und-Gatter 104- durch einen auf der leitung CP-1 auftretenden Zeitsteuerungs- bzw. laktsignalpegel angesteuert ist.

Das Hilfs-Flipflop 302 wei3t eine Eingangs- Gatteranordnung auf, die der des Flipflops 102 entspricht; es weist dabei ein Setz-Und-Gatter 308 und ein Rückstell-Und-Gatter 310 auf. Dem Und-Gatter 308 wird das Setz-Ausgangaslgnal des Grund-Flipflops 101 von der leitung BA über ein' Und-Gatter 304 zusammen mit einem selektiv erzeugten binären Steuersignalpegel auf einer leitung SNAP Οϋϊ zugeführt. Die Abgabe eines einer binären "1" entsprechenden Steuersignalpegels an die leitung SNAP OUiD bewirkt, dass das Und-Gatt*r 304 den Inhalt des Grund-Flipflops 302 in das Hilfs-ELipflop 302 "übernimmt" oder dort nochmals abspeichert. Wenn das Und-Gatter 308 einen Zeitsteuerungs-Slgnalpegel auf der leitung ÖP-2 aufnimmt, wird der am Ausgang des Und-Gatters 304 auftretende Inhalt des Grund-Flipflops 102 wieder in das Flipflop 302 "ausgegeben" oder in diesem Flipflop 302 nochmals abgespeichert.

Die beiden Flipflops 102 und 302 werden unabhängig voneinander über die Und-Gatter 110 bzw. 310 zurückgestellt, und zwar durch gleichzeitige Abgabe von Zeitetöuerunge- bsw. Taktsignalpegeln über die Leitungen CP-1, BESEI-1 sowie OP-I und RESET-2.

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Dem Und-Gatter 308 wird ferner ein Daten ein gange signal über die leitung SERIAI DATA IH" über ein Und-Gatter 312 zugeführt, dem ferner ein auf der Leitung SHIIO! auftretender "binärer Steuersignalpegel zugeführt wird. Dem Und-Gatter werden ferner über einen Inverter 314 Steuersignalpegel zugeführt, die über die Leitung SNAP OUT zugeführt werden. Ein auf der Leitung SKAI* OUT auftretender, einer binären "iⁿ entsprechender Signalpegel bewirkt, dass das Und-Gatter 312 die Weitergabe eines binären Datensignalpegels auf der Leitung SERIAL DATA ΙΉ von einer vorangehenden Stufe (das ist ein weiteres Hilfs-Flipflop) verhindert, wenn der In- ^ halt des Grund-Flipflops bereits in das zugehörige Hilfs-Flipflop 302 "eingegeben ist^tr.

Die den Leitungen BA und SERIAL DATA OUT angeführten binären Ausgangssignalpegel werden nicht nur durch die zugehörigen Flipflops 302 hindurchgeleitet, sondern sie werden auch hinsichtlich Ihrer herkömmlichen Fähigkeit ausgenutzt. Der auf der Leitung SERIAL DATA OUT auftretende binäre Signalpegel tritt dabei insbesondere als Eingangssignal für die nächstfolgende Speichereinheit 100 in einer erweiterten Schieberegisteranordnung auf, die vollständig aus Hilfs-Flipflops 302 besteht. Der auf der Leitung BA * auftretende binäre Signalpegel, der dem Ausgangssignal des Grund-Flipflops 102 entspricht, wirkt in seiner herkömmlichen datendarstellenden Fähigkeit (das heissf es wird die Speicherung einer binären "1"- und einer binären ⁿ0*-lnformation bewirkt).

Bezüglich weiterer Einzelheiten betreffend die Art und Weise, in der die Grund-Flipflops und die Hilfs-Flipflops in einem herkömmlichen System unter Bildung der Arbeitsregister dieses Systems miteinander verbunden sind, sei auf die oben erwähnte

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Patentschrift hingewiesen.

Bei den Flipflops 101 und 302 erfolgt in herkömmlicher Weise eine unabhängige Taktsteuerung durch den Leitungen GP-1 und CP-2 zugeführte Zeitsteuerimpulse "bzw. Taktimpulse. Diese Taktitnpulse können dabei entweder von einer einzigen Haupttaktquelle oder von zwei gesonderten Taktquellen abgeleitet werden, deren Ausgangssignale bzw. -Impulse in der Phase so geregelt sind, dass eine von Zeitbedingungen unabhängige Operation gewährleistet ist.

In Fig. 3b ist eine weitere Ausführungsform des Mehrfachspeicherelements 100 dargestellt, wobei den bisher beschriebenen Elementen hier entsprechende Elemente mit den entsprechenden¹ Bezugszeichen bezeichnet sind wie die bereits betrachteten Elemente. Neben den bei der Ausführungsform gemäss Hg. 3a vorgesehenen Elementen weist das Mehrfachspeicherelement geraäss Fig. 3b noch ein Oder-Gatter 330, ein Und-Gatter 332 und einen Inverter 334 auf. lieben dem Ausgangssignal des Und-Gatters 308 wird dem Hilfs-Flipflop 302 hier noch über das Oder-Gatter 530 ein Signal von der Ausgangsleitung LMO „ des örtlichen Speichers zusammen mit einem binären Steuersignalpegel von der Leitung AMTF her zugeführt, und zwar gepuffert über das Und-Gatter 332. Der auf der Leitung AMTF auftretende binäre Signalpegel wird mit Hilfe des Inverters 334 invertiert und als Sperreingangssignal den beiden Und-Gattern 304 und 312 zugeführt.

Durch den auf der Leitung AMTF auftretenden, einer binären "1" entsprechenden Signalpegel wird das Und-Gatter 332 des Hilfs-Flipflops 302 veranlasst in dieses Flipflop 302 den Bitinhalt des adressierten Speicherplatzes des Speichers 200

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nochmals einzuspeichern. Dieser Bitinhalt tritt dabei auf der Leitung IMO auf. Gleichzeitig damit v/ird der auf der leitung AMTP auftretende, einer binären "1" entsprechende Signalpegel durch den Inverter 334 invertiert", wodurch die UND-Gatter 304 und 312 daran gehindert sind, ihre auf den leitungen BA und SERIAL DATA IF auftretenden binären Dateneingangssignale zu übertragen und damit den Zustand des Hilfs-Plipflop 302 zu beeinflussen. Dies trifft dabei für den Pail zu, dass der Inhalt des adressierten Bitspeicherplatzes bereits in dem Hilfs-Plipflop 302 abgespeichert bzw. verdoppelt worden ist.

Dem Mehrfachspeicherelement 100 gemäss Pig. 3b wird ein weiterer binärer Steuersignalpegel über die Leitung APTM zugeführt. Dieser Steuersignalpegel wird dabei als Eingangssignal dem adreseierbaren örtlichen Speicher 200 zugeführt. Dem örtlichen Speicher 200 wird ferner das Setz-Ausgangssignal des Hilfs-Plipflops 302 zugeführt, wie es auf der Leitung SERIAL DATA OUT auftritt· Durch den einer binären "1" entsprechenden Signalpegel auf der Leitung APTM wird der örtliche Speicher 200 veranlasst, den Inhalt des Hilfs-Plipflops 302 in die BitBpeicherstelle einzuschreiben bzw. nochmals abzuspeichern, die gerade durch die Kombination von binären Signalpegeln bezeichnet ist, welche den Adressenleitungen a^ bis a_n zugeführt worden sind. Die Leitungen APTM und SERIAL DATA OUT führen zu den Eingängen der Eingabe- bzw. Eingangs-Gatter der Verknüpfungsmodule LM-1 bis LM-2ⁿ gemäas Pig. 2a hin, und zwar über herkömmliche Gattereinrichtungen, die nicht näher dargestellt sind.

In Fig. 4 ist eine SpeichermatrixanOrdnung dargestellt, die eine Vielzahl von Mehrfachzustands-Speicherelementen 100 enthält, die als Elemente 100-1 bis 100-W bezeichnet sind.

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Datei entspricht jedes. Speicherelement der Speicherelemente insbesondere einem Speicherelement gemäss der Ausführungsforra nach Pig. 2, und ferner ist das in Fig. 2a dargestellte adressierbare örtliche Speicherelement 200 vorgesehen. G-emäss Pig. 4 entspricht die Ausgabelogik bzw. Ausgangslogik 450 des jeweiligen Speicherelements 100 der Vielzahl der in Pig. 2a dargestellten Gatter 240-1 bis 240-2ⁿ. Durch Anordnen einer Anzahl von Speicherelementen 100 nebeneinander erhält man eine Speichermatrix mit 2ⁿ-Speicherelementen in der Zeile und einer entsprechenden Spaltenanzahl, die gleich der Anzahl der Speicherelemente 100 ist. Der Aufbau einer Matrix mit Hilfe von Speicherelementen 100 gemäss der Erfindung gestattet dabei in vorteilhafter Weise, ohne weiteres Änderungen in der Wortlänge berücksichtigen zu können und zwar durch Vergrössern der Anzahl der Speicherelemente in einer Zeile. Sämtliche Speicherelemente 100 gemäss Pig, 4 werden gemeinsam über dieselben Eingangsleitungen angesteuert, wie sie in Pig. 1 und 2 dargestellt sind. Die Ausgangssignale der Speichermatrix werden über die Leitungen BA1, BA^f-1 bis BA-W, BA·-¥ abgegeben. Da die auf den Leitungen BA-1 und BA'1 auftretenden binären Signalpegel komplementär zueinander sind, genügt es für die meisten Anwendungsfälle (das ist als Steuerelement, Zwischenspeicher geringer Kapazität, etc.) nur einen Leitungssatz auszunutzen.

Wenn die Speichermatrix als Steuerelement benutzt wird (das heisst als Unterbefehlsgenerator), dann werden die Verknüpfungsraodule 1-2ⁿ zunächst mit der geeigneten binären Information geladen, und zwar entweder über das Grund-Plipflop 102 oder über parallele Datenwege (nicht dargestellt). Nachdem die entsprechende binäre Information in die Speichermatrix eingespeichert bzw. geladen worden ist, werden binäre Adressensignalpegel an die Adressenleitungen a^ bis a_R abgegeben, und zwar zusammen mit einem einer binären "1" entsprechenden Signalpegel

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auf der leitung MTS¹. Diese Kombination von "binären Signalpegeln bewirkt, daas der Bit-Inhalt eines gerade adressierten Verknüpfungsmoduls LM nochmals in seinem entsprechenden Crpundflipflop 102 abgespeichert wird. Demgemäss bewirkt eine I?olge von verschiedenen binären Adres3ensignalpegeln zusammen mit einer binären "1" entsprechenden, der Leitung MTS¹ zugeführten Signalpegeln, dass die vorgespeicherte oder vorgeladene SOlge von binären "1"-Zeichen und "0"-Zeichen nacheinander an die Leitungen BA-1 bis BA-W abgegeben wird. Es dürfte einzusehen sein, dass dabei Yeränderungen in der Abgabefolge der an die Leitungen BA-1 bis BA-U abgegebenen binären Signalpegel auftritt, wenn die Reihenfolge der Adressensignale ™ geändert wird, die den Adressenleitungen a^ bis a zugeführt werden.

Um die Speichermatrix als sogenannten Zwischenspeicher mit kleiner Kapazität auszuätzen, v/erden Kombinationen von binären Signalpegeln den Adressenleitungen a^ bis a gleichzeitig mit Auftreten eines einer binären "1" entsprechenden Signalspegels auf der Leitung S¹TM zugeführt. Dieser Satz von Signalpegeln bewirkt, dass der Inhalt des jeweiligen G-rund-saipflops der Grund-Flipflops 102-1 bis 102-W nochmals in dem adressierten BitSpeicherplatz des jeweiligen örtlichen Speichers 200-1 bis 200-W abgespeichert bzw. verdoppelt wird. Dabei sei ange- ψ noramen, dass zuvor jedes Grund-S*lipflop der Grund-^lipflops in geeigneter Weise durch binäre Datensignalpegel gesetzt worden ist, die dem jeweiligen Dateneingang (nicht gezeigt) von einer externen Quelle (nicht dargestellt) her zugeführt worden sind.

Die oben erwähnten, den Adressenleitungen a₁ bis &_Ώ zugeführten binären Signalpegel und die selektiv den Steuerleitungen MTF, PTM, etc., zugeführten binären Sigualpegel können von einer Reihe von Schaltern, von einer Reihe von Drucktasten, von einem SOlge Steuergenerator oder von einem mikroprogrammier-

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ten Steuerelement abgegeben werden, das so programmiert ist, dass es die gewünschte Folge von binären Signalpegeln abgibt. Das zuvor erwähnte mikroprogrammierte Steuerelement kann dabei die Form von Steuerelementen aufweisen, wie sie bereits an anderer Stelle beschrieben sind ("Digital Computer Design Fundamentals" von Yaohan Ghu, McGraw-Hill Book Company, Inc., 1962, Seiten 461 bis 470)

Wie bereits erwähnt, werden durch Anwendung der vorliegenden Erfindung Unterbrechungsoperationen erleichtert. Zu diesem Zweck kann die derzeit in den aktiven Arbeitsregistern des Systems gespeicherte Information in zweckmäaaLger Weise in einem örtlichen Speicher 200 des jeweiligen Mehrfachzustands-Speichereleraents 100 gespeichert werden, und zwar entweder für Unterbrechungen bei einer Vielzahl von Programmen oder für aufeinanderfolgende Stufen von Unterbrechungszuständen, die einem einzigen Programm zugeordnet sind. Das dem Unterbrechungszustand zugeordnete bzw. zugehörige Unterprogramm kann dann in das G-rund-Flipflöp 102 von einer geeigneten Bitspeicherstelle seines örtlichen Speichers 100 eingelesen werden.

Bei Anwendung der in Fig. 2, 2ay 3a, 3b una 4 gezeigten Anordnungen werden gemäss der Erfindung die obigen Unterbrechungsoperationen wie folgt ausgeführt. Zunächst bewirkt das unterbrochene Programm oder der unterbrochene Zustand, dass eine erste Kombination von binären Signalpegeln an die Adressenleitungen a₁ bis a_n abgegeben wird, und zwar gleichzeitig mit einem einer binären "1^W entsprechenden Signalpegel auf der Leitung FTM. Die erste Kombination von binären Adressensignalpegeln ist dabei auf das unterbrochene Programm bezogen. Der obige Satz von binären Signalpegeln bewirkt, dass der Zustand des unterbrochenen Programms (das ist der Inhalt des jeweiligen Grund-Flipflops gemäss Fig. 2, 3a, 3b und 4) nochmals in der adressierten Bitspeicherstelle des

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geweiligen örtlichen Speichers 200 der Mehrfachzustands-Speicherelemente 100 abgespeichert "bzw. dort verdoppelt wird, die entweder die Bitstufen der verschiedenen Arbeitsregistei* oder im Unterschied dazu ein oder mehrere Zwischenspeicher geringer Kapazität des Rechnersysteras bilden.

Fach erfolgter Verdoppelung des erwähnten Speicherinhalts bewirkt der Unterbrechungszustand oder das Unterbrechungsprogramm die Abgabe einer zweiten Kombination von binären Signalpegeln an die Adressenleitungen a^ bis a , und zwar gleichzeitig mit der Abgabe eines einer binären "1" entfc sprechenden Signalpegels an die Leitung MTF. Diese zuletzt erwähnte Kombination von binären Signalpegeln bewirkt ihrerseits, dass die Information des neuen (Unterbrechungs-) Programms^ die in der jeweiligen adressierten Bitspeicherstelle gespeichert ist, in das jeweilige Grund-Flipflop 102 eingelesen wird. Zu diesem Zeitpunkt ist die das Unterbrechungsprogramm oder Unterprogramm betreffende Information entweder in dem entsprechenden internen Registern oder in einem oder mehreren Zwischenspeichern geringer Kapazität des Datenverarbeitungssystems gespeichert. Das .System ist damit bereit, die in Präge kommende Wirkung bzw. Tätigkeit im Zusammenhang mit der Verarbeitung des Unterbrechungsprogramms auszuführen.

Wenn die Verarbeitung der Unterbrechung abgeschlossen ist, nimmt das System in seinen Grund-Flipflops 102 wieder die Information auf, die in den einzelnen Bitspeicherplätzen gespeichert sind, welche dem unterbrochenen Programm zugeordnet sind. Die Wiederaufnähme des Betriebs wird dabei dadurch bewirkt, dass erneut die erste Kombination von binären Signalpegeln an die Adressenleitungen a^ bis a abgegeben wird, und zwar gleichzeitig mit einem einer binären "1" entsprechenden Signalpegel an die Leitung MTF. Dies hat zur Folge, dass der Bitinhalt des jeweiligen adressierten Speicherplatzes wieder

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in das entsprechende Gjvund-Plipflop zurückgespeichert wird bzw. dort erneut abgespeichert wird. Da diese Verdoppelung durch selektive Abgabe des Bitinhalts des jeweiligen adressierbaren Speichers 200 an eine entsprechende Leitung LMO bewird
wirkt/Jv/irkt in diesem Pail jeder Speicher der örtlichen Speicher als Lesespeicher bzw. Pestwertspeicher. Demgemäss wird die in das jeweilige Grund-Plipflop 102 eingelesene Information nicht in die zuvor adressierte Bitspeicherstelle des örtlichen Speichers wieder eingeschrieben, aus der sie ausgelesen worden ist.

Der örtliche Speicher gemäss der Erfindung kann im übrigen auch in Kombination mit bekannten Adressierungsverfahren benutzt werden, die G-ruppen von Bitspeicherplätzen verschiedenen. Programmen/Programmzuständen zuordnen und die Gruppen von verschiedenen Bitspeicherplätzen verschiedenen Unterbrechungs-Unterbefehlen zuordnen. Es dürfte einzusehen sein, dass diese Programme sowie die ünterbrechungszustände entweder auf der Grundlage einer Prioritätsentscheidung oder ohne eine solche Prioritätsentscheidung verarbeitet werden können.

Die Organisation der Speicherelemente 100 ist so gewählt, dass die oben erwähnten Lade- und Entladeoperationen des Unterbrechuigsprozesses im wesentlichen gleichzeitig ausgeführt werden können (das heisst innerhalb von Impulsperioden). Dies bedeutet, dass mit dem Mehrfach-Plipflop gemäas der Erfindung der Programmzustand eines Systems in Zwei-Takt-Perioden mit Auftreten einer Unterbrechung umgeschaltet werden könnte. Eine laktperiode ist dabei erforderlich, um den Inhalt in die in Präge kommende Speicherstelle des jeweiligen örtlichen Speichers abzuspeichern, und eine zweite Taktperiode ist erforderlich, um die Systemregister mit der Bitinformation von dem jeweiligen örtlichen Speicher herjz^laden, um ein neues Programm zu verarbeiten,

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Heben der Ausnutzung der vorliegenden Erfindung zum Zwecke der erleichterten Ausführung von Unterbrechungsoperationen kann die vorliegende Erfindung auch zu ÜTehlerprüfzwecken bzw. Untersuchungszwecken herangezogen werden. So kann es zu verschiedenen Zeitpunkten v/ährend der Verarbeitung eines bestimmten Programmbefehls oder Seiles eines Programms insbesondere erwünscht sein, periodisch den Inhalt bestimmter Arbeitsregister innerhalb des Systems "momentan zu betrachten". Zu diesem Zweck werden unterschiedliche Kombinationen von binären Signalpegeln an die Adressenleitungen a^ bis a^ abgegeben, und zwar gleichzeitig mit einem einer binären "1" fc entsprechenden Signalpegel an die Leitung I¹TM. Jede eindeutige Kombination von den Adressenleitungen a^biis a_n zugeführten binären Adressensignalpegeln zusammen mit einem einer binären "1" entsprechenden Signalpegel auf der Leitung I¹TM bewirkt, dass das jeweilige Grund-llipflop 102 in dem System seinen Inhalt nochmals in einem anderen adressierten Bitspeicherplatz seines örtlichen Speichers 200 abspeichert. Wenn die gewünschte Anzahl von "Momentanbetrachtungen''' erreicht ist, kann der Bitinhalt des jeweiligen örtlichen Speichers

oder 200 entweder über Hilfswege (nicht dargestellt)/über das aus HilfS-I¹IiPflops 302 aufgebaute Hilfs-Schieberegister ausgelesen werden.

Unter Bezugnahme auf Pig. 3b sei im folgenden die oben erwähnte Ausleseoperation näher beschrieben. Zunächst wird das Auslesen des Inhalts des jeweiligen Bitspeicherplatzes des jeweiligen örtlichen Speichers 200 über das Hilfs-Schieberegister dadurch bewirkt, daas die in ]?rage kommende Kombination von binären Signalpegeln an die Adressenleitungen a.. bis a abgegeben wird und zwar gleichzeitig mit Abgabe eines einer binären "1" entsprechenden Signalpegels an die Leitung AMTI¹. Durch diesen Satz von binären Signalpegeln

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wird der Bitinhalt der adressierten Speicherstelle des örtlichen Speichers des jeweiligen Mehrfachspeicherelements 100 in dessen Hilfs-Flipflop 302 abgespeichert. Sodann wird ein einer binären "1" entsprechender Signalpegel an die leitung SHIi¹T für eine "bestimmte Zeitspanne abgegeben (das ist die Anzahl der Taktsignalpegel, die erforderlich ist, um den Informationsinhalt des Hilfs-Schieberegisters in eine Nutzeinriehtung zu verschieben). Nach Ablauf der bestimmten Zeitspanne wird die obige Operation zum Zwecke des Auslesens des Bitinhalts aus einem anderen Bitsjßicherplatz des jeweiligen örtlichen Speichers 200 wiederholt.

In einem System, das Mehrfach-Speicherelemente enthält, wie sie durch die Ausführungsform gemäss Pig. 3a veranschaulicht sind, erfolgt das Auslesen des Inhalts der Bitspeicherstellen des jeweiligen örtlichen Speichers in entsprechender Weise, wie dies im Zusammenhang mit Fig. 3b erläutert worden ist, wobei jedoch ein bedeutender Unterschied vorhanden ist. Dieser Unterschied liegt darin, dass die Übertragung des Bitinhalts des jeweiligen örtlichen Speichers 200 über das Grund-Flipflop 102 erfolgt. In diesem Fall wird eine bestimmte Kombination von binären Signalpegeln an die'Adressenleitungen a-j bis a_n gleichzeitig mit Abgabe eines einer binären ⁿ1" entsprechenden Signalpegels an die Leitung MTI¹ abgegeben. Durch diesen Satz von binären Signalpegeln wird der Bitinhalt des adressierten Speicherplatzes des örtlichen Speichers des jeweiligen Mehrfachspeicherelements 100 in dem System in dessen zugshörigen Grund-Flipflop 102 abgespeichert. Im Anschluss daran wird ein einer binären "1" entsprechender Signalpegel der Leitung AMTi¹ zugeführt. Dies hat zur Folge, dass der Bitinhalt des jeweiligen Grund-Flipflops 102 in dessen Hilfs-Flipflop 302 abgespeichert bzw. nochmals abgespeichert wird. Der Inhalt des Hilfs-Schieberegisters kann dann in der oben im Zusammenhang mit Fig. 3b erläuterten

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.Weise zu einer Nutzeinrichtung hin übertragen werden. Es dürfte einzusehen sein, dass die Ausführungsform gemäss Pig. 3b dann benutzt wird, wenn es erwünscht ist, den Inhalt des jeweiligen örtlichen Speichers auszulesen, ohne dabei den normalen Systembetrieb zu stören. W_enn die Systemoperation im Unterschied dazu eine Unterbrechung vertragen kann (zum Beispiel bei einer Anfangsuntersuchung bzw. -Fehlerprüfung) wird die Aus führungs form gemäss I¹Ig. 3a angewandt.

Aus Vorstehendem dürfte ohne weiteres ersichtlich sein, dass das Hilfs-Schieberegister dazu herangezogen werden kann, den jeweiligen örtlichen Speicher 200 mit einer binären Information zu laden, indem einfach die umgekehrte Reihenfolge der Operationen ausgeführt wird, wie sie im Zusammenhang mit den Figuren 3a und 3b beschrieben worden ist. Bezugnehmend auf Fig. 3a sei kurz bemerkt, dass ein BitSpeicherplatz des jeweiligen örtlichen Speichers 200 in der nachstehend erläuterten Weise von dem Hilfs-Schieberegister her geladen v/erden kann. Zunächst wird der Bitinhalt des jeweiligen Hilfs-Flipflops 302 in dessen Grund-Flipflop 102 . abgespeichert, und zwar durch Abgabe eines einer binären "1" entsprechenden Signalpegels an die Leitung SNAP IN. Sodann wird der jeweilige örtliche Speicher 200 über die Leitungen a., bis a adressiert, wobei gleichzeitig ein einer binären "1" entsprechender Signalpegel an die Leitung FTM abgegeben wird. Dies hat zur Folge, dass der Bitinhalt des jeweiligen Grund-Flipflops 102 in den adressierten Bitapeicherplatz des in Frage kommenden örtlichen Speichers eingeschrieben bzw. nochmals eingespeichert wird.

Bei der in Fig. 3b dargestellten Anordnung wird der Bitinhalt des jeweiligen örtlichen Speichers von dessen entsprechenden Hilfs-Flipflop 302 dadurch bereitgestellt, dass ein Bitspeicherplatz des jeweiligen örtlichen Speichers

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über die Leitungen a^ "bis a_n adressiert wird und dass gleichzeitig ein einer binären "1" entsprechender Signalpegel an die Leitung Ai¹TM abgegeben wird. Dies hat zur Folge, dass der Bitinhalt des jeweiligen Hilfs-Flipflops in die adressierte Bitspeicherstelle bzw. in den adressierten Bitspeicherplatz des zugehörigen örtlichen Speichers 200 eingeschrieben oder dort erneut abgespeichert wird.

■ι

Bezüglich weiterer Einzelheiten im Zusammenhang mit dem Laden des Hilfs-Schieberegisters sei auf die oben erwähnte US-Patentschrift hingewiesen.

Obwohljdas Mehrfachspeicherelement besonders in MSI- und LSI-Systemen anwendbar ist, kann es auch aus einzelnen integrierten Schaltungschips (IC) aufgebaut werden. Ferner können die Grund-Flipflops, die Hilfs-Flipflops und die Verknüpfungsmodule des örtlichen Speichers aus herkömmlichen bistabilen Flipflops aufgebaut werden, wie zum Beispiel Trigger-Schaltungen^ JK-, RS-, RST- Flipflops. Daneben kann das in der erwähnten Patentschrift angegebene Flipflop benutzt werden. Die betreffenden Flipflops können dabei entweder synchron oder asynchron arbeiten, und ausserdem können sie als Flipflops ausgeführt sein, wie sie in dem oben erwähnten Artikel beschrieben sind.

Durch die vorliegende Erfindung ist also ein Mehrfach-Flipflop geschaffen, das in einer Vielzahl von Anwendungsfällen benutzt werden kann. Dabei mögen die hier betrachteten Anwendungsfälle keine Beschränkung der Erfindung bedeuten. So kann zum Beispiel eine Mehrfach-Flipflop-Matrix mit der entsprechenden Adressenlogik als Abfragestapel, als Abfragereihe, etc. verwendet werden.

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Im übrigen sind die Prinzipien der Erfindung nicht auf ein bestimmtes System oder auf eine bestimmte Organisation beschränkt, sondern vielmehr sind diese Prinzipien auf sämtliche Systeme/Unteraysteme (wie zum Beispiel periphere Steuereinrichtungen, periphere Einrichtungen etc.) anwendbar, die von den Eigenschaften der Mehrfachspeicherung gemäss der Erfindung Gebrauch machen können. So kann es zum Beispiel in einigen Systemen oder Untersystemen erwünscht sein, nur die wichtigeren Arbeits-Flipflops und/oder Register mit dem örtlichen Speicher gemäss der Erfindung zu versehen.

Abschliessend sei noch bemerkt, dass die Erfindung auf die beschriebenen Ausführungsbeispiele nicht beschränkt ist, sondern ohne Abweichung vom Erfindungsgedanken noch in verschiedener Weise modifiziert werden kann. Bezüglich der Realisierung der einzelnen Elemente, wie der Flipflopschaltungen, Verknüpfungsgatter, Decoder etc. sei auf das Buch "Artihmetic Operations in Digital Computers" von R . K. Richards (Van Hostrand Publishing Company), und auf das Buch "PuIsb, Digital and Switching Waveforms" von Millman und Taub, McGraw-Hill Bool; Company, In'c, hingewiesen.

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Claims (3)

1. Patentansprüche

   /•Γ] Mehrfachspeicheranordnung, dadurch gekennzeichnet, daß eine bistabile Speichereinrichtung (102) mit einer

   Eingangsschaltung (104,106) und einer Ausgangsschaltung vorgesehen ist, daß eine adressierbare örtliche Speichereinrichtung (200) mit einer bestimmten Anzahl von Bitspeicherplätzen vorgesehen ist, daß diese örtliche Speichereinrichtung (200) eine mit der Ausgangsschaltung bzw. Eingangsschaltung der bistabilen Speichereinrichtung (102) gekoppelte Eingangsschaltung (208,210) und Ausgangsschaltung (240) aufweist, daß eine Einrichtung (S^a_n) vorgesehen ist, die an die örtliche Speichereinrichtung (200) eine eine Anzahl von Bits umfassende Adresse zur Adressierung irgendeines Speicherplatzes abgibt, daß Einrichtungen vorgesehen sind, die durch selektive Abgabe eines ersten Steuersignalpegels an die

   Eingangsschaltung der örtlichen Speichereinrichtung (200) diese örtliche Speichereinrichtung (200) veranlassen, den Inhalt der bistabilen Speichereinrichtung (102) in dem durch die betreffende Adresse bezeichneten Speicherplatz abzuspeichern, und daß Einrichtungen vorgesehen sind, die durch Abgabe eines zweiten Steuersignalpegels an die

   Eingangsschaltung der bistabilen Speichereinrichtung (102) diese bistabile Speichereinrichtung (102) veranlassen, den Inhalt eines adressierbaren örtlichen Speicherplatzes der Örtlichen Speichereinrichtung (200) zu speichern.
2. 2. Mit integrierten Großschaltungen aufgebautes System mit Speicherverknüpfungselementen, die unter Bildung einer Matrix in Zeilen und Spalten angeordnet sind, gekennzeichnet durch die Verwendung einer Mehrfachspeicheranordnung gemäß Anspruch 1 für jedes SpeicherverJcnüpfungselernent.

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   3· Datenverarbeitungssystem gekennzeichnet durch die Verwendung· einer Vielzahl von Mehrfachspeicheranordnungen gemäß Anspruch 1, wobei die jeweils einen Speichereinrichtungen der Mehrfachspeicheranordnungen (100) zu Speicher- bzw. Arbeitsregistern zusammengefaßt sind, und dadurch, daß der Inhalt zumindest der einen Speichereinrichtungen serienweise durch eine Vielzahl der anderen Speichereinrichtungen der Mehrfachspeicheranordnungen (100 hindurchleitbar ist.

   4. System nach Anspruch 3, dadurch gekennzeichnet, daß jede örtliche Speichereinrichtung (200) mit einem Satz von sämtlichen örtlichen Speichereinrichtungen gemeinsamen Adressenleitungen (a.,-a ) verbunden ist und eine

   . . (250) . ^{1 n} . Einrichtung/zur Adressierung einzelner Bitspeicherplätze in Abhängigkeit von Kombinationen von binären Adressensignalpegeln enthält, die den gemeinsamen Adressenleitungen (a-j—a ) augeführt werden, iac dal3 eine Anzahl von den Speichereinrichtungen gemeinsamen Steuerleitungen vorgesehen ist, deren jede mit denselben bestimmten Punkten innerhalb von Verknüpfungseinrichtungen verbunden ist.

   5β System nach Anspruch 4_? dadurch gekennzeichnet, daß die die örtlichen Speichereinrichtungen (200) mit den diesen angeordneten Speichereinrichtungen (102) verbindenden Verknüpfungssinrichtun^ durch einen Signalpegel , der einer aweiten Steuerleitung der Steuerleitungen zugeführt wird₉ den Inhalt der jeweiligen ersten bistabi

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   leii Speiclisrsinriclitiaiig '102) in aineiT/Bitspeichersteile der sugeliörigea örtlichen Speiciiaiaiiirichtung (200) nocliiiisls abspeicäarii;, -Hi2 ziiTcb. die den gemeinsamen AdS'-asssiil^itisiiJei'i. (a.,*-a,. ? oiiiraxüär te kombination

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   6. System nach Anspruch 4 oder 5» dadurch gekennzeichnet, daß eine zweite Gruppe von zusätzlichen bistabilen Speichereinrichtungen (302) vorgesehen ist, daß eine zusätzliche Verknüpfungseinrichtung jede der zu der zweiten Gruppe von zusätzlichen bistabilen Speicher·» einrichtungen (302) gehörenden bistabilen Speicherein— richtungen (302) mit einer anderen ersten bistabilen Speichereinrichtung (102) verbindet, daß eine Einrichtung zur Abgabe von Taktsignalen an die ersten bzw. an die zweiten bistabilen Speichereinrichtungen (102,302) vorgesehen ist, daß eine Einrichtung zur selektiven Abgabe eines Signalpegels an eine dritte Steuerleitung der Steuerleitungen vorgesehen ist, auf dessen Abgabe hin die jeweilige zweite Verknüpfungseinrichtung veranlaßt wird, den Inhalt ihrer ersten bistabilen Speichereinrichtung (102) nochmals in der jeweiligen zusätzlichen bistabilen Speichereinrichtung (302) abzuspeichern, und daß eine Einrichtung zur Abgabe eines Signalpegels an eine vierte Steuerleitung der Steuerleitungen vorgesehen ist, auf dessen Abgabe hin die zweite Verknüpfungseinrichtung serienweise während aufeinanderfolgender Taktsignale den Inhalt der zusätzlichen bistabilen Speichereinrichtungen (302) zu einer Nutzeinrichtung hin überträgt.

   7. System nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß eine zweite Gruppe von zusätzlichen bistabilen Speichereinrichtungen (302) vorgesehen ist, daß ferner Verknüpfungseinrichtungen vorgesehen sind, die jede der örtlichen Speichereinrichtungen (200) mit einer der bistabilen Speichereinrichtungen (302) der zusätzlichen bistabilen Speichereinrichtungen (302) verbinden, und daß die Verknüpfungseinrichtungen durch einen Signalpegel, der der zv/eiten Steuerleitung der S teuer 1 ei tun gen

   gleichzeitig mit der Abgabe einer Kombination von Signalpegeln an die Adressenleitungen (a₁-a) zugeführt wird, veranlaßt werden, den Inhalt des adressierten örtlichen Speicherplatzes in die zugehörige zusätzliche bistabile Speichereinrichtung (302) nochmals abzuspeichern,

   8, System nach Anspruch 7, dadurch gekennzeichnet, daß die Abgabe eines Signalpegels an eine dritte Steuerleitung gleichzeitig mit der Abgabe der Kombination von Signalpegeln an die Adressenleitungen (a.,-a_n) die jeweilige weitere Verknüpfungseinrichtung veranlaßt, den

   ψ Inhalt der jeweiligen zusätzlichen bistabilen Speichereinrichtung (302) in die adressierte Bitspeicherstelle der zugehörigen örtlichen Speichereinrichtung (200) nochmals einzuspeichern.

   9, System nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die Anzahl der örtlichen Speichereinrichtungen (200) geringer ist als die Anzahl erster bistabiler Speichereinrichtungen (102).

   10. Speichermatrix zur Erzeugung von Steuersignalen auf

   einer Vielzahl von Ausgangsleitungen, unter Verwendung k einer entsprechenden Anzahl von gleichen längs einer Reihe angeordneten Mehrfachspeicheranordnungen gemäß Anspruch 1, dadurch gekennzeichnet, daß die jeweilige örtliche Speichereinrichtung (200) neben einer Vielzahl von Speicherschaltungen (LM-3- - LM-2ⁿ) einen Decoder (250) enthält, der zur Aktivierung eines bestimmten Decoder-Signalausgangs (DC-1 bis DC-2ⁿ) auf das Auftreten einer bestimmten Kombination von Adressensignaipegeln auf den Adressenleitungen (a,. bis a_n) dient, daß die Ausgangsverknüpfungsp'inriohtungen der jeweiligen
3. 3 0 j l: - . 1 S !j B

   örtlichen Speichereinrichtungen (200) mit einer Speicher-Ausgangsleitung (LMO) verbunden sind, daß die Ausgangseinrichtungen der jeweiligen bistabilen Speichereinrichtung (102) jeweils mit einer bestimmten Ausgangsleitung der genannten Ausgangsleitungen (ba-1 bis BA-W) verbunden sind, daß die jeweilige bistabile Speichereinrichtung (102) ein erstes UND-Gatter (104) für den Anschluß an die Speicher-Ausgangsleitung (LMO) enthält./ aaß das erste UND-Gatter (104) ein Signal über eine Steuereingangsleitung (MTF) aufzunehmen vermag und durch Auftreten eines Signalpegels auf dieser Steuereingangsleitung (MTF) gleichzeitig mit Aktivierung eines Decoder-Signalausgangs (DG-1 bis DG-2ⁿ) veranlaßt» den Informationsinhalt der jeweils adressierten Speichereinrichtung (200) in der infragekommenden bistabilen Speichereinrichtung {102) abzuspeichern, wobei über die Ausgangsleitungen (BA-1 bis BA-W) ein erster Satz von Steuersignalpegeln von den 2ⁿ gespeicherten Sätzen von Steuersignalpegeln erzeugt wird«

   11» Speichermatrix n'ach Anspruch 10, dadurch gekennzeichnet, daß jede Mehrfachspeicheranordnung (100) ein zweites UND-Gatter (208) enthält, das die jeweilige Ausgangsleitung (ba) mit der jeweiligen Speicherschaltung (LM-1 bis LM-2ⁿ) verbindet und das ein Signal über eine Steuerleitung (PTM) au£nirant und mit dem Decoder (250) verbunden ist, i*nd daß jedes der aweiten UND-Gatter (208) darch ©in signal, das über die Steuerleitimg (FTM) saage£ülsi»t wiiⁿd_s ^e^aalaBt wird, den !inhalt der zugehöriges bistiaMicsH speiskerein^icht^ng (102)., in der Spaiciierscii&raiäg (hlfc*^ul bis L?*»>2^a) abzuspeichern» die €£@.tgIi aie ifö.32³ die Mressenlsitangen (a« bis a.„) zügete Adresse crasgsiräßlt ist*

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