DE3013253C2 - Schaltungsanordnung zur Speicherung und Abgabe von Analog-Signalen - Google Patents

Description

Abrufen analoger sowie digitaler Signale unter Verwendung einer Speichermatrix vorgesehen, deren Speicherelemente mittels eines Spaltenschieberegisters und eines Zeilenschieberegisters ansteuerbiir sind. Diese beiden Register werden von einem Taktimpulsgenerator her angesteuert Mit den Sp.altenleitungen der Speichermatrix ist ferner eine Lese-Schreib-Schaltung verbunden, die am Ausgang eines Analog-Digital-Umsetzers angeschlossen ist, dem die jeweils abzuspeichernden Analog-Signale zugeführt werden. Mit den Zeilenleitungen der Speichermatrix ist eine u. a. zwei Operationsverstärker umfassende Ausgangsschaltung verbunden, die erst auf Zuführung eines gesonderten Steuersignals wirksam wird. Diese Ausgangsschaltung muß im übrigen die von den Speicherelementen der Speichermatrix ihr zugeführten digitalen Speichersignale in diesen entsprechende Analog-Signale umsetzen, die dann wieder abgegeben werden. Damit weist aber die betreffende bekannte Schaltungsanordnung insgesamt einen relativ hohen schaltungstechnischen Aufwand auf, um Analog-Signale zu speichern und wieder abzugeben.

Es ist ferner ein impulsweise betriebener Analog-Rechner für die Simulation eines Flugzeugs bekannt (Zeitschrift »Proceedings of the IRE«, Mai 1959, Seiten 847 bis 851), der im wesentlichen eine für die Dateneingabe und Datenausgabe gemeinsame Busleitung aufweist, an der Analog-Signale führende Analog-Eingänge und Analog-Ausgänge jeweils über Gatterschaltungen bzw. Schalter angeschlossen sind. Diese Analog-Eingänge und Analog-Ausgänge sind jedoch nicht isoliert zu betrachten, sondern in Verbindung mit den übrigen an der erwähnten Busleitung angeschlossenen Schaltungsanordnungen. Bei diesen Schaltungsanordnungen handelt es sich um die eigentlichen Rechenelemente des Analog-Rechners, zu dem die genannte Busleitung gehört. Eine Schaltungsanordnung zur Speicherung und Abgabe von Analog-Signalen stellt somit der betreffende bekannte Analog-Rechner jedenfalls nicht dar.

Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie eine Schaltungsanordnung der eingangs genannten Art auszubilden ist, um mit relativ geringem schaltungstechnischen Aufwand Analog-Signale schnell erfassen bzw. festhalten und langsam wieder abgeben zu können.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch, daß die beim Schreibbetrieb mit einer ersten Geschwindigkeit und beim Lesebetrieb mit einer unterhalb dieser Geschwindigkeit liegenden zweiten Geschwindigkeit von der Zeilen-Steuerschaltung und der Spalten-Steuerschaltung ansteuerbaren Speicherelemente des Analog-Speichers mit ihren Speichereingängen und mit ihren Speicherausgängen gemeinsam an einer Signalleitung angeschlossen sind und daß die Einschreibschaltung mit ihrem Ausgang und die Leseschaltung mit ihrem Eingang genieinsam an der Signalleitung angeschlossen sind.

Die Erfindung bringt den Vorteil mit sich, daß mit besonders geringem schaltungstechnischen Aufwand Analog-Signale schnell erfaßt bzw. festgehalten und langsam wieder abgegeben werden können, so daß für relativ niedrige Verarbeitungsgeschwindigkeiten ausgelegte Verarbeitungsschctltungen für die Verarbeitung der Analog-Signale verwendet werden können.

Zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert

F i g. 1 zeigt ein Funktionsblockdiagramm eines einer Analog-Speicher gemäß der Erfindung verwendenden Hochgeschwindigkeits-Erfassungssystems.

F i g. 2A bis 2C veranschaulichen alternative Ausführungsformen eines Abtast-Halte-Elements für die Verwendung in einer Speicher-Matrix gemäß F i g. 1.
Fig.3 zeigt Einzelheiten des Abtast-Halte-Elements

ίο gemäßFig.2A.

F i g. 4 zeigt einen Schaltungsplan eines Ladungsverstärkers, der für einen Auslesebetrieb geeignet ist

Fig.5 veranschaulicht in einem Funktionsblockdiagramm einen aufgeteilten Analog-Speicher.

In F i g. 1 ist in einem Funktionsblockdiagramm ein Hochgeschwindigkeits-Erfassungssystem veranschaulicht welches eine Schaltungsanordnung gemäß der vorliegenden Erfindung verwendet Eine einen Analogspeicher bildende Speichermatrix 10 umfaßt elektrische Kreuzpunkteinrichtungen, die in M Zeilen und N Spalten angeordnet sind. Diese Matrix 10 ist durch eine gestrichelte Linie generell angedeutet Die Zeilenleitungen der Matrix sind mit ΛΌ, Xu X₂, ··. Xm bezeichnet, und die Spaltenleitungen sind mit V₀, Y\, Y₂ ... Yn bezeichnet Die Matrix 10 umfaßt eine MxN-Matrix aus Speicherelemente darstellenden Abtast-Halte-(S/ H)-Elementen 12, deren jedes Element einer elektrischen Kreuzpunktstelle zugeordnet und mit zwei Steuereingängen verbunden ist die an der betreffenden Kreuzpunktstelle mit der Zeilen (X)- und der Spalten ^>7-Leitung verbunden sind. Die S/H-EIemente 12 sind mit einer eine Signalleitung darstellenden Analog-Busleitung 14 verbunden, die sowohl für Einspeicher- als auch für Ausleseoperationen herangezogen wird.

Der Matrix 10 wird ein eingangsseitiges Analog-Signal über einen Eingangsanschluß 16, einen Pufferverstärker 18, die geschlossenen Kontakte eines Schalters 20 — der ein elektromechanischer Schalter oder ein elektronischer Schalter, wie ein Transistor, sein kann — und die zuvor erwähnte Signalleitung bzw. Analog-Busleitung 14 zugeführt. Wenn die beiden Steuereingänge eines S/H-Elementes 12 aktiviert sind, wird eine Abtastung des Analog-Signals vorgenommen und durch das S/H-Element gespeichert. Die S/H-Elerr.ente werden in folgender Art und Weise sequentiell aktiviert. Ein eine Zeilen-Steuerschaltung darstellendes ^-Schieberegister 22 ist dazu vorgesehen, die X-Leitungen der Matrix anzusteuern, und ein eine Spalten-Steuerschaltung darstellendes K-Schieberegister 24 ist dazu vorgesehen, die V-Leitungen anzusteuern. Bevor mit der Einspeicher- oder Schreiboperation begonnen wird, werden die beiden X- und V-Schieberegister zurückgesetzt und derart initialisiert, daß die Ausgangssignale dieser Register gegeben sind durch

" (X₀, Xu X₂... Xm)= (1,0,0... 0)

und

(Yo, Yu Y₂... Y_n) = (1,0,0...0).

Im initialisierten Zustand ist das S/H-Element 12 an der Stelle (X₀, Yo) aktiviert. Eine Takteinrichtung 26 ist mit dem Takteingang des -Y-Schicberegisters 22 direkt v?rbunden, um die Einführung des Verknüpfungssignals 1 in die erste Stufe zu bewirken, damit dieses Verknüpfungssignal längs des Schieberegisters unter der Taktsteuerung verschoben wird. Die Takteinrichtung 26 ist ferner mit dem Takteingang des y-Schieberegisters 24 über einen Eingang eines UND-Gliedes 28

verbunden, welches mit einem weiteren Eingang am A^Ausgang des ^-Schieberegisters 22 angeschlossen ist. Unter der Annahme, daß die beiden X- und K-Schieberegister auf das Auftreten einer negativen Taktrückflanke hin umgeschaltet bzw. umgesteuert werden, wird das ^-Schieberegister 24 so lange nicht eine Taktflanke aufnehmen, bis das Verknüpfungssignal 1 durch das ^-Schieberegister 22 zu dem Ausgang X_M hin verschoben ist. Das Ausgangssignal des UND-Giiedes 28 wird in Verbindung mit einem Taktsignal von der Takteinrichtung 26 her abgegeben. Damit kann ersehen werden, daß im Betrieb die Ko-Spaltenleitung aktiviert gehalten wird, während sämtliche Zeilenleitungen X₀ bis Xm sequentiell aktiviert werden. Sodann wird die Vi-Spaltenleitung aktiviert gehalten, während die Zeilenleitungen X₀ bis Xm wieder der Reihe nach aktiviert werden. Schließlich wird die Spaltenleitung V₀ im aktivierten Zustand gehalten, während sämtliche Zeilenleitungen X₀ bis X_M der Reihe nach aktiviert werden, um einen vollständigen Abtastzyklus der Matrix 10 zu beenden. Mathematisch ausgedrückt läßt sich die Abtastsequenz der Matrix wie folgt darstellen:

Zusätzlich zu der Abtastung und Speicherung von Analog-Signalen bzw. -Werten in der gerade beschriebenen Art und Weise kann die gespeicherte Information ausgelesen werden, indem der Schalter 20 geöffnet wird. Dadurch wird der Signaleingang aufgetrennt, und die gespeicherte Information wird durch Taktsteuerung unter Ausnutzung der oben beschriebenen Taktfolge ausgegeben. Da die S/H-EIemente 12 der Reihe nach aktiviert werden, wird das jeweils gespeicherte Analog-Signal an die Signalleitung bzw. Analog-Busleitung 14 abgegeben und über den Ausgangs-Pufferverstärker 30 an einem Ausgangsanschluß 32 verfügbar gemacht

Es sei darauf hingewiesen, Ja¹? das eingangsseitige Analog-Signal aufgrund der minimalen Belastung des Verstärkers 30 auf der Busleitung 14 während des Speicherzyklus überwacht werden kann, und zwar mittels Schaltungen oder Einrichtungen, die an dem Anschluß 32 angeschlossen sind. Darüber hinaus könnten bei geschlossenem bzw. geschaltetem Schalter 20 und gesperrter Takteinrichtung 26 die Verstärker 18 und 30 Teil eines Analogsignal-Verarbeiiungskanals sein, in welchem die Signal- oder S'gnaizugspeicherung eine auswählbare Möglichkeit darstellt.

Die zuvor beschriebene Schaltungsanordnung kann so ausgeführt sein, daß eine Matrix für eine schnelle Einspeicherung und eine langsame Ausspeicherung geschaffen ist, wobei die Takteinrichtung 26 bei einer hohen Taktrate betrieben wird, beispielsweise bei 50 bis 100 MHz, um ein Signal oder einen Wellenzug zu speichern, und um sodann mit einer niederen Taktrate von beispielsweise 1 MHz betrieben zu werden, damit

ίο die gespeicherte Analoginformation dann wieder taktweise in derselben Reihenfolge äusgespeichert wird, in der sie eingespeichert worden war. Demgemäß können mit hoher Geschwindigkeit auftretende Signale erfaßt und anschließend durch Schaltungen verarbeitet

is werden, die weniger kompliziert und weniger teuer sind als Schaltungen, die sonst erforderlich wären. Die Ausführung kann auf einem integrierten Schaltungschip erfolgen, um den Vorteil der Metalloxid-Halbleiter-(MOS)-Technologie auszunutzen. Bei Einrichtungen auf der Grundlage von Silicium kann die Schaltungsanordnung für den Betrieb bei hoher Geschwindigkeit optimiert werden, indem von dem Chip sämtliche schnell arbeitenden Synchron-Verknüpfungsanordnungen entfernt werden, wie das ^-Schieberegister 22 und die Takteinrichtung 26. Das K-Schieberegister 24, dessen Betriebsgeschwindigkeit lediglich MM der Betriebsgeschwindigkeit des .^-Schieberegisters 22 zu sein braucht, kann auf dem Chip untergebracht sein, im Falle eines 100-MHz-Taktsignals, mit dessen Hilfe eine 16xl6-Matrix gesteuert wird, kann die Arbeitsgeschwindigkeit auf dem Chip beispielsweise lediglich 6,25 MHz betragen. Dieser Wert liegt gut innerhalb zufriedenstellender Betriebsparameter der auf Siliciumbasis aufgebauten MOS-Einrichtungen. Bei SOS-HaIbleitereinrichtungen können höhere Frequenzen verarbeitet werden. Demgemäß kann das gesamte System für die 16 χ 16-Matrix-Ausführungsform, wie sie erläutert worden ist, auf einem einzigen Chip ausgeführt sein. Die Abtast-Halte-Elemente können selbst in verschiedener

W Art und Weise ausgeführt sein, wie dies in Fig.2A bis 2C veranschaulicht ist. Gemäß F i g. 2A ist ein MOS-Kondensator 40 zwischen Erde ozw. Viasrc und der Analog-Busleitung 14 vorgesehen bzw. angeschaltet, wenn die beiden Eingänge eines UND-Gliedes 42 aktiviert sind. Die Eingangssignale für das UND-Glied 42 sind die Signale AVund Yj, wobei

und

bedeuten. Gemäß F i g. 2B ist der MOS-Kondensator 40 zwischen Erde bzw. Masse und der Analog-Busleitung 14 über einen Feldeffekttransistor (FET) 44 vom η-Kanal angeschlossen. Dieser Feldeffekttransistor wird durch ein positives Signal von einem NOR-Glied 46 in den leitenden Zustand gesteuert, wenn dessen beiden Eingängen ein Verknüpfungssignal 0 zugeführt wird. Die Anwendung dieser besonderen Ausführungsform erforderte die Verschiebung eines Verknüpfungssignals 0 anstatt eines Verknüpfungssignals 1 durch die X- und K-Schieberegister 22 und 24 gemäß Fig. 1. Gemäß F i g. 2C ist der MOS-Kondensator 40 zwischen Erde bzw. Masse und der Analog-Buslei etwas verbessert, 14 über eine Parallelanordnung angeschlossen, die aus einem Feldeffekttransistor 48 mit p-Kanal und aus einem Feldeffekttransistor 50 mit η-Kanal besteht Diese beiden Feldeffekttransistoren werden beide in

den leitenden Zustand gesteuert bzw. eingeschaltet, wenn die beiden Eingänge eines NAND-Gliedes 52 aktiviert werden. Ein Inverter 54 ist zwischen dem Ausgang des NAND-Gliedes 52 und der Gate-Elektrode des Feldeffekttransistors 50 eingefügt, um die erforderliche Polaritätsumkehrung vorzunehmen. Im Betrieb ist diese besondere Ausführungsform Taktversätzen ausgesetzt. Von den betreffenden alternativen Ausführungsformen wird das Abtast-Halte-Element gemäß Fig.2A als bevorzugte Ausführungsform verwendet, und zwar wegen seiner Einfachheit und wegen seiner betrieblichen Überlegenheit.

Die Einzelheiten des in Fig. 2A dargestellten Abtast-Halte-Elements sind in Fig.3 veranschaulicht. Das UND-Glied 42 ist durch zwei n-Kanal-Feldeffekt- is transistoren 60 und 62 ersetzt, die mit dem MOS-Kondensator 40 in Reihe liegen. Bei dieser Konfiguration hängt die Zeitspanne, die zur Erfassung einer Eingangssignalprobe erforderlich ist, von dem Widerstand der beiden Feldeffekttransistoren im Ein-Zustand und der Kapazität des MOS-Kondensators ab. Um die Zeitkonstante auf ein Minimum zu reduzieren, ist es erforderlich, die Kanalbreite des Feldeffekttransistors zu maximieren und die Kanallänge zu minimieren, was Anlaß ist für Zwangsbedingungen bezüglich der Chipbereiche und bezüglich der Streukapazitätsauswirkungen. Wenn die Kanalbreite vergrößert wird, wird der Durchlaßwiderstand bzw. der Widerstand im Ein-Zustand verkleinert. Die Überlappungskapazität von der Gateelektrode zu der Senke-Elektrode-(Drain) und der Quelle-Elektrode (Source) steigt jedoch an, wodurch ein größerer Teil des Taktsignals hindurchgeleitet wird. Bei einem Abtast-Halte-Element, welches für ein Matrixsystem mit 50-Mega-Abtastproben pro Sekunde optimiert ist, beträgt die erwünschte Schreibperiode 20 Nanosekunden. Wenn eine Öffnungszeit von 10 ns ausgewählt wird, dann sollte die RC-Zeitkonstante etwa 3,3 ns betragen, um eine Dauer von drei Zeitkonstanten für die Ladung des Abtastkondensators zur Verfügung zu haben. Bei einem MOS-Kondensator -to von 1,5 pF ist ein Gesamtwiderstand von etwa 2,2 kOhm für den Durchlaßwiderstand der beiden Feldeffekttransistoren zulässig, oder etwa l,i kOhm für jeden Feldeffekttransistor. Ein typischer n-Kanal-Feldeffekttransistor mit den Abmessungen ca. 5,8 μΐη mal 31,8 μπι genügt dieser Durchlaßwiderstandsforderung, während der betreffende Feldeffekttransistor dennoch klein genug ist, um Streukapazitätswerte von etwa 0,1 pF aufzuweisen.

Beim Lesebetrieb bildet die punktförmig verteilte Streiikanazität bzw. -kapazitanz nach Masse von der Analog-Busleitung 14 aus einen Kapazitätsteiler mit den verschiedenen MOS-Kondensatoren, die der Reihe nach an der Busleitung angeschlossen sind. Dies führt zu einer nennenswerten Bedämpfung des ausgangsseitigen Analog-Signals. Bei einer Busleitungs-Kapazität, die etwa das Zehnfache der Abtast-Kapazität beträgt, beträgt die Spannungsbedämpfung etwa 90,9%. Diese Situation ist jedoch etwas verbessert wenn die Ladungsmenge auf den Abtastkondensatoren gelesen wird anstatt die tatsächliche Spannung. Hier ist die Situation umgekehrt, und zwar insofern, als lediglich etwa 9,1% der Abtastkondensatorladung infolge der Auswirkung der Ladungsteilung auf die Busleitungskapazität übertragen wird.

F i g. 4 zeigt einen Ladungsverstärker, der imstande ist, eine nahezu 100%ige Übertragung der Abtastkondensatorladung während des Lesevorgangs zu bewirken. Hierbei sind die Analog-Busleitung 14 und eine Vielzahl von Abtast-Halte-Elementen 12, umfassend die UND-Glieder 42 und die MOS-Kondensatoren 40, wie oben beschrieben vorgesehen. Die punktförmig verteilt vorgesehene Analog-Busleitungs-Streukapazität 65 ist als Phantomkondensator dargestellt, da es sich dabei nicht tatsächlich um einen physikalischen Kondensator handelt. Die Analog-Busleitung 14 ist mit dem invertierenden ( —) Eingang eines Operationsverstärkers 70 verbunden, der mit seinem nichtinvertierenden ( + ) Eingang an Erde bzw. Masse liegt. Ein Rückkopplungskondensator 72 verbindet den Ausgang des Operationsverstärkers 70 mit dessen Eingang. Ein Kurzschlußschalter 74 ist dem Rückkopplungskondensator 72 parallelgeschaltet, um dessen Ladung vor dem Auslesen der Ladung eines vorgegebenen Abtastkondensators 40 auf Null zurückzustellen. Der Wert des Rückkopplungskondensators ist so gewählt, daß er weitgehend gleich dem Wert des Abtastkondensators 40 ist. Da der invertierende Eingang des Operationsverstärkers scheinbar auf Erde liegt, wird die Ladung auf dem Kondensator 40 nahezu vollständig auf den Rückkopplungskondensator 72 übertragen, wodurch die Streukapazität 65 wirksam eliminiert wird.

Bezüglich des Analogspeichers gemäß F i g. 1 sei angemerkt, daß das langsamere V-Schieberegister 24 nicht schnell genug umschalten kann, wenn sich das Ausgangssignal des V-Schieberegisters 22 von Xm zu Xo verschiebt. Dies führt zu einer als Taktversatz bekannten Erscheinung. Dieses Problem wird durch die Aufteilung des Analogspeichers gemäß F i g. 5 überwunden. Gemäß F i g. 5 steuert eine Takteinrichtung 80 ein X-Schieberegister 82 in der früher beschriebenen Art und Weise an. Die Matrix ist in einen oberen Teil bzw. Bereich MA und in einen unteren Teil bzw. Bereich MB aufgeteilt. Der obere Bereich wird durch ein VU-Schieberegister 86 angesteuert, und der untere Bereich wird durch ein VVSchieberegister 88 angesteuert. Der obere Mstrixbereich 84Λ umfaßt die aufeinanderfolgend bezeichneten Zeilen X₀ bis X_n, während der untere Matrixbereich 845die aufeinanderfolgend bezeichneten Zeilen X_m+\ bis Xmenthält. Demgemäß kann der obere Bereich als m ■ /V-Bereich definiert werden, während der untere Bereich als (M—n) ■ /V-Bereich definiert werden kann. Die AusgangsleitungX_m+\ des X-Schieberegisters 82 ist mit dem Takteingang des VA-Schieberegisters 86 verbunden. In entsprechender Weise ist die ΛΌ-Ausgangsleitung des .^-Schieberegisters 82 mit dem Takteingang des Vs-Schieberegisters 88 verbunden.

In Betrieb wird das X-Schieberegister 82 initiiert

(X₀...X_mX_m+{...X_M)=(i...0,0...0),

und die beiden Ya- und Ve-Schieberegister 85 bzw. 88 werden wie folgt initiiert:

(Y_A0, Y_Ai...Y_AN) =0,0...0)

(Ybo, Yb,... Ybn)= (0,0■■■!).

Wenn die ΛΌ-Leitung des Schieberegistern 82 taktjiesteuert wird, dann führt das Schieberegisu: 88 einen Umlauf aus, durch den ein Verknüpfungssignal 1 an die Vflo-Leitung abgegeben wird. Wenn das Verknüpfungssignal 1 in den X-Abtast-Halte-EIementen in der Vo-Spalte vorhanden ist, erfolgt eine aufeinanderfolgende Speisung. Wenn das Verknüpfungssignal 1 in dem ^-Schieberegister 82 die Zeilenleitung X_m+\ aktiviert, wird auch das !^-Schieberegister 86 taktgesteuert, und

das Verknüpfungssignal 1 in dem ^-Schieberegister 86 wird von der Spalte Y_Ao zu der Spalte Y_A ι verschoben. Zu Beginn der nächsten Abtastung des A"-Schieberegisters 82 ist somit die Spalte Ya ι bereits aktiviert. Wenn die Zeilenleitung ΛΌ aktiviert ist, wird ferner das Vß-Schieberegister durch das Verknüpfungssignal 1 taktgesteuert, was zur Folge hat, daß das abgespeicherte Verknüpfungssignal 1 von der Spalte Ybo zu der Spalte Yb ι verschoben wird. Der hier beschriebene Vorgang wiederholt sich, wenn die gesamte Matrix abgetastet wird. Der aufgeteilte Analog-Speicher kann für eine Betriebsweise benutzt werden, bei der, wie

10

beschrieben, Signale schnell eingelesen und langsam ausgelesen werden.

Durch die Erfindung ist also ein Schnell-Signalerfassungssystem geschaffen worden, welches eine Analog-Speichermatrix verwendet, bei der mit einer Analog-Busleitung verbundene Abtast-Halte-Elemente in Zeilen und Spalten unter Bildung einer Mx /V-Matrix angeordnet sind. Das System ist derart betreibbar, daß die Signale in den Analog-Speicher schnell einlesbar und aus diesem langsam auslesbar sind. Die Analog-Speichermatrix kann auf einem einzelnen integrierten Halbleiterschaltungschip ausgeführt sein.

Hierzu 2 Blatt Zeichnungen

Claims (10)

Patentansprüche:

1. Schaltungsanordnung zur Speicherung und Abgabe von Analog-Signalen,

mit einem Analog-Speicher, der in Zeilen und Spalten angeordnete Speicherelemente aufweist,
mit an einer Taktimpulsschaltung angeschlossenen Zeilen- bzw. Spalten-Steuerschaltungen, durch die die Speicherelemente des Analog-Speichers individuell ansteuerbar sind,

mit einer Einschreibschaltung, über die zu speichernde Analog-Signale an die jeweils angesteuerten Speicherelemente des Analog-Speichers abgebbar sind, und

mit einer Leseschaltung, über die aus den jeweils angesteuerten Speicherelementen des Analog-Speichers gelesene Analog-Signale abgebbar sind,
dadurch gekennzeichnet,
daß die beim Schreibbetrieb mit einer ersten Geschwindigkeit und beim Lesebetrieb mit einer unterhalb dieser Geschwindigkeit liegenden zweiten Geschwindigkeit von der Zeilen-Steuerschaltung (22) und der Spalten-Steuerschaltung (24) ansteuerbaren Speicherelemente (12) des Analog-Speichers (10) mit ihren Speichereingängen und mit ihren Speicherausgängen gemeinsam an einer Signalleitung (14) angeschlossen sind und
daß die Einschreibschaltung (18, 20) mit ihrem Ausgang und die Leseschaltung (30) mit ihrem Eingang gemeinsam an der Signalleitung (14) angeschlossen sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Eänschreibschaltung einen ersten Pufferverstärker (18) enthält, daß die Leseschaltung einen zweiten Pufferverstärker (30) enthält und daß die Einschreibschaltung eine Schaltereinrichtung (20) enthält, die zwischen dem Ausgang des ersten Pufferverstärkers (18) und der Signalleitung (14) derart angeschlossen ist, daß der erste Pufferverstärker (18) von der Signalleitung (14) während der Ausführung einer Leseoperation abgetrennt ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Leseschaltung (30) einen Ladungsverstärker enthält, der einen Operationsverstärker (70) mit einem invertierenden Eingang (-), einem nichtinvertierenden Eingang ( + ) und einem Ausgang aufweist, daß ein Kondensator (72) zwischen dem Ausgang und dem invertierenden Eingang ( —) des Operationsverstärkers (70) vorgesehen ist und daß der nichtinvertierende Eingang ( + ) des Operationsverstärkers (70) geerdet ist und am invertierenden Eingang ( —) des Operationsverstärkers (70) unter wirksamer Eliminierung der Streukapazität der Signalleilung (14) virtuelles Erdpotential liegt.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Kondensator (72) ein Schalter (74) parallelgeschaltet ist, durch dessen Betätigung der Kondensator (72) unter Beseitigung der auf ihm gespeicherten Ladung entladbar ist.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jedes Speicherelement des Analog-Speichers ein Abtast-Halte-Element(12)ist.

6. Schallungsanordnung nach Anspri'c!. 5, dadurch gekennzeichnet, daß die Abtast-Halie-Elemente (12) jeweils eine kapazitive Speichereinrichtung (40) enthalten, die zwischen Erde bzw. Masse und der Signalleitung (14) über eine zwei Eingänge aufweisende Schaltereinrichtung (42) anschließbar ist, welche durch Eingangssignale entsprechend einer bestimmten Zeile und einer bestimmten SpaHe ansteuerbar ist

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die zwei Eingänge aufweisende Schaltereinrichtung zwei Feldeffekttransistoren (60, 62) aufweist, die in Reihe zwischen der Signalleitung (14) und der kapazitiven Speichereinrichtung (40) angeordnet sind, daß die Gate-Elektrode des einen Feldeffekttransistors (60) an einer Zeilensteuerleitung fa) angeschlossen ist und daß die Gate-Elektrode des anderen Feldeffekttransistors (62) an einer Spaltensteuerleitung ß^angeschlossen ist.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die zur Ansteuerung der Speicherelemente (12) dienenden Steuerschaltungen (22, 24) ein ^-Schieberegister (22; 82) mit M Ausgängen und ein K-Schieberegister (24) mit N Ausgängen aufweisen, daß M-Zeilensteuerleitungen mit den Ausgängen des Λ-Schieberegisters (22; 82) verbunden sind, daß N Spaltensteuerleitungen mit den Ausgängen des V-Schieberegisters (24) verounden sind und daß eine Steuereinrichtung (26,28; SO) vorgesehen ist, die das ^-Schieberegister (22; 82) mit zumindest einer bestimmten Frequenz und das V-Schieberegister (24) mit dem 1/Anfachen der Frequenz zu steuern gestattet

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Steuereinrichtung eine Taktschaltung (26; 80) enthält, die mit dem Takteingang des -^-Schieberegisters (22; 82) verbunden ist.

10. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die M χ /V-Matrix des Analog-Speichers (10) in einem m ■ W-Matrixbereich (MA) und in einen (M—m) ■ N-Speicherbereich (MB) aufgeteilt ist, daß das V-Schiebere^ister ein ers'es ^-Schieberegister (86) und ein z<·. eites V-Schieberegister (88) aufweist, daß das erste y-Schieberegister (86) die Spaltensteuerleitungen des m · yV-Matrixbereichs (MA) ansteuert und daß das zweite Schieberegister (88) die Spaltensteuerleitungen des anderen Matrixbereichs (845,) ansteuert.

Die Erfindung bezieht sich auf eine Schallungsanordnung zur Speicherung und Abgabe von Analog-Signalen, mit einem Analog-Speicher, der in Zeilen und Spalten angeordnete Speicherelemente aufweist, mit an einer Taktimpulsschaltung angeschlossenen Zeilenbzw. Spalten-Steuerschaltungen, durch die die Speicherelemente des Analog-Speichers individuell ansteuerbar sind, mit einer Einschreibschaltung, über die zu speichernde Analog-Signale an die jeweils angesteuerten Speicherelemente des Analog-Speichers abgebbar sind, und mit einer Leseschaltung, über die aus den jeweils angesteuerten Speicherelementen des Analog-Speichers gelesene Analog-Signale abgebbar sind.

Eine Schaltungsanordnung der vorstehend bezeichneten Art ist prinzipiell bereits bekannt (DE-OS 53 285). Bei dieser bekannten Schaltungsanordnung ist allerdings eine Einrichtung zum Speichern und