JPS58146969A - インデツクス限定連続演算ベクトルプロセツサ - Google Patents
インデツクス限定連続演算ベクトルプロセツサInfo
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- JPS58146969A JPS58146969A JP57028905A JP2890582A JPS58146969A JP S58146969 A JPS58146969 A JP S58146969A JP 57028905 A JP57028905 A JP 57028905A JP 2890582 A JP2890582 A JP 2890582A JP S58146969 A JPS58146969 A JP S58146969A
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- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は科学技術計算でしばしば必要とされるベクトル
やマトリクスの計算を高速に行なうプロセッサに関する
。
やマトリクスの計算を高速に行なうプロセッサに関する
。
科学技術計算では少し規模が大きくなるとベクトルやマ
トリクスに対する打算を必要とし、計算機時間がかかる
。これらのベクトルやマ） ＩＪクスの各要素は通常、
計算機のメモリ中で、そのインデックスの順に一定のア
ドレス間隔で格納されることが多い。そこでこのような
データの集合を１配列”と呼ぶ。ベクトルプロセッサ（
またはアレイプロセッサ）はこのような、一定のアドレ
ス間隔で格納されているデータに対して、パイプライン
技術を用いて、連続的に高速に同一種類の演算を行なう
よう構成されて２妙、これによって、配列に対する計算
のスピードを上げよりとするものである。すなわち従来
のベクトルプロセッサは次のような計算を高速に実行す
ることができる。
トリクスに対する打算を必要とし、計算機時間がかかる
。これらのベクトルやマ） ＩＪクスの各要素は通常、
計算機のメモリ中で、そのインデックスの順に一定のア
ドレス間隔で格納されることが多い。そこでこのような
データの集合を１配列”と呼ぶ。ベクトルプロセッサ（
またはアレイプロセッサ）はこのような、一定のアドレ
ス間隔で格納されているデータに対して、パイプライン
技術を用いて、連続的に高速に同一種類の演算を行なう
よう構成されて２妙、これによって、配列に対する計算
のスピードを上げよりとするものである。すなわち従来
のベクトルプロセッサは次のような計算を高速に実行す
ることができる。
（例１）
ＤＯ１０Ｉ＝１，１００
Ａ（Ｉ）＝Ｂ（Ｉ）米Ｃ（Ｉ）
１０ Ｃ０ＮＴＩＮＵＥ
（例２）
Ｄｏ ２０ Ｊ＝１．９９．２
Ｘ（Ｉ、 Ｊ ）＝Ｙ（Ｉ、 Ｊ ）＋Ｚ（Ｊ ”）２
０ ｃｏＮ’ｒＩＮｕｇ しかし実際の応用では次のような要素毎に計算内容が異
なる場合がかなり頻繁に現われる。
０ ｃｏＮ’ｒＩＮｕｇ しかし実際の応用では次のような要素毎に計算内容が異
なる場合がかなり頻繁に現われる。
（例３）
Ｄｏ ３０ Ｉ＝１，１００
ＩＰ（Ｇ（Ｉ）、ＧＩ’、０．０） 入（Ｉ ）＝Ａ
（Ｉ ）十〇（Ｉ ）ＩＦ（Ｇ（Ｉ）、ＴＪ、０．０）
人（１）二人（Ｉ）峯Ｄ（Ｊ、Ｉ）３０ Ｃ０
ＮＴＩＮＵＦｆ この場合には、 Ｂ（Ｉ）の正／ｊｉＬ（の零）により
演算内容が異な９、かつオペランドが異っているので、
パイプラインがその都蜜中断し、その線条従来のベクト
ルプロセッサでは高速に処理できないという問題があっ
た。
（Ｉ ）十〇（Ｉ ）ＩＦ（Ｇ（Ｉ）、ＴＪ、０．０）
人（１）二人（Ｉ）峯Ｄ（Ｊ、Ｉ）３０ Ｃ０
ＮＴＩＮＵＦｆ この場合には、 Ｂ（Ｉ）の正／ｊｉＬ（の零）により
演算内容が異な９、かつオペランドが異っているので、
パイプラインがその都蜜中断し、その線条従来のベクト
ルプロセッサでは高速に処理できないという問題があっ
た。
本発明は上記事情に鑑みで為されたものであり、その目
的は指定され九データの性質によって演算内容が異なる
配列の計算についても高速化したインデックス限定連続
演算ベクトルプロセッサを提供することＫある。
的は指定され九データの性質によって演算内容が異なる
配列の計算についても高速化したインデックス限定連続
演算ベクトルプロセッサを提供することＫある。
〔発明のｃ１！〕
上記欠点を克服するため、例えば上記（例３）を次のよ
うに考えなおす。
うに考えなおす。
（第１ステツプ）
ｐｏｓ缶（ＩＩＧ（Ｉ））−０） 、■α３．−（ＩＩ
Ｇ（Ｉ）≦Ｏ）（第２ステツプ） ＦＯＲＩｇ ＰＯ８Ｇ 、Ａ（Ｉ）二人（Ｉ）−）−Ｃ
（Ｉ）（第３ステツプ） ＦＯｆＬ ＩＧＮＢＧＧ、Ａ（Ｉ）＝Ａ（２）＊Ｄ（
Ｊ、Ｉ’）ここでＰＯ８ＧはＧ（Ｉ）＞Ｏであるような
インデックスＩの集合、ＮＦ２（追はＧ（Ｉ）＜Ｏであ
るようなインデックスＩの集合である。本発明のベクト
ルプロセッサは、（第１ステツプ）のようなインデック
ス集合を生成し配憶する機能と、（＄２ステップ）。
Ｇ（Ｉ）≦Ｏ）（第２ステツプ） ＦＯＲＩｇ ＰＯ８Ｇ 、Ａ（Ｉ）二人（Ｉ）−）−Ｃ
（Ｉ）（第３ステツプ） ＦＯｆＬ ＩＧＮＢＧＧ、Ａ（Ｉ）＝Ａ（２）＊Ｄ（
Ｊ、Ｉ’）ここでＰＯ８ＧはＧ（Ｉ）＞Ｏであるような
インデックスＩの集合、ＮＦ２（追はＧ（Ｉ）＜Ｏであ
るようなインデックスＩの集合である。本発明のベクト
ルプロセッサは、（第１ステツプ）のようなインデック
ス集合を生成し配憶する機能と、（＄２ステップ）。
（第３ステツプ）のよう（、指定したインデックス集合
Ｋ１１ｌするインデックス値に対してのみオペランドア
クセスを連続して行なう機能とを備えることによって、
このような場合でも）くイブツイン感層の効率を失なわ
ないようＫしたものである。
Ｋ１１ｌするインデックス値に対してのみオペランドア
クセスを連続して行なう機能とを備えることによって、
このような場合でも）くイブツイン感層の効率を失なわ
ないようＫしたものである。
科学技術計算で何かの臨界―纏の両側である量の評価式
が異なるよう准場合が非常に多く、このようなアプリケ
ージ曹ンでは従来のベタトルプロセッサは非常に能率の
悪いものであったが、本発明のベクトルプロセッサによ
り、そのよつな場合でも問題なく高効率で演算を実行で
きる。
が異なるよう准場合が非常に多く、このようなアプリケ
ージ曹ンでは従来のベタトルプロセッサは非常に能率の
悪いものであったが、本発明のベクトルプロセッサによ
り、そのよつな場合でも問題なく高効率で演算を実行で
きる。
マタ、本発明のベクトルプロセッサは、ある式を評価す
ると同時に、あらかじめ指定した性質によりその評価結
果を分類し、インデックス集合を発生することができる
ので、判断分岐命令のような効率の悪いプログラムをほ
とんど用いずに＠数演算的にプログラムできる。
ると同時に、あらかじめ指定した性質によりその評価結
果を分類し、インデックス集合を発生することができる
ので、判断分岐命令のような効率の悪いプログラムをほ
とんど用いずに＠数演算的にプログラムできる。
またスパースマトリクスの場合、マトリクスとベクトル
の積の計算などで零要素との積和をできるだけ行なわな
いようＫすることによって、計算を高速化することかで
暑るが、本発明のベクトルプロセッサでは非零要素のみ
を選択して演算することが容易にできるので、能率的に
スパースマトリクスを取り６つかうことができる（従来
は極めて困難であった）。
の積の計算などで零要素との積和をできるだけ行なわな
いようＫすることによって、計算を高速化することかで
暑るが、本発明のベクトルプロセッサでは非零要素のみ
を選択して演算することが容易にできるので、能率的に
スパースマトリクスを取り６つかうことができる（従来
は極めて困難であった）。
ｆａ１図に本発明の一実施例を示す。図において。
ｔｏｈベクトル演算部、銭はオペランドアドレス計算部
、Ｕはインデックス計算部、５０はこれらを制御する制
御部である。
、Ｕはインデックス計算部、５０はこれらを制御する制
御部である。
ベクトル演算部１０呟、被演算で一タ、演算線束データ
、その他のデータを収容するデータメモリ１１、レジス
タ（Ｂ）１２．レジスタ＠１３、レジスタＣ１４，ＡＬ
ＵＩ ５．レジスタ（Ａ） １６、及びアドレスレジス
タ（１）Ａ）１７を有し、指定されたデータすなわちベ
クトル又はマトリックス（以下配列）の演算を実行する
。
、その他のデータを収容するデータメモリ１１、レジス
タ（Ｂ）１２．レジスタ＠１３、レジスタＣ１４，ＡＬ
ＵＩ ５．レジスタ（Ａ） １６、及びアドレスレジス
タ（１）Ａ）１７を有し、指定されたデータすなわちベ
クトル又はマトリックス（以下配列）の演算を実行する
。
オペランドアドレス計算部すは、演算に必要なナベラン
ドすなわちデータメモリ１１内における配列のアドレス
を計算するもので１乗数の値を収容するレジスタ（Ｍ人
）２１．レジスタ（ＭＢ）２２％レジスタ（ＭＣ） ２
３．ベースの値を収容するレジスタ（ＢＡ）２４、レジ
スタ（ＢＢ）２５、レジスタ（ａＣ）２６、乗算１８２
７％加算１１２ｇを有する。
ドすなわちデータメモリ１１内における配列のアドレス
を計算するもので１乗数の値を収容するレジスタ（Ｍ人
）２１．レジスタ（ＭＢ）２２％レジスタ（ＭＣ） ２
３．ベースの値を収容するレジスタ（ＢＡ）２４、レジ
スタ（ＢＢ）２５、レジスタ（ａＣ）２６、乗算１８２
７％加算１１２ｇを有する。
インデックス計算１ｓ ａｏ Ｆｉ、上述し九（第１ス
テツプ）＃ＩＣ示すようなインデックス集合を生成し記
憶するもので、インデックスメモリ３１．レジスタ（Ｖ
）３２．１／ジスタ■３３、レジスタ（ＩＢｏ）３４、
レジスタ（ＩＢＩ）３５、レジスタ（Ｉ） ３６ 、レ
ジスダ（１）３７、加算ａ３８％アドレスレジスタ（■
ム）３９、＋１加算５４０．終了判定回路４１及び正／
員判定回路４２を有する。このベクトルプロセッサは基
本的に次の演算を行なりことができる。
テツプ）＃ＩＣ示すようなインデックス集合を生成し記
憶するもので、インデックスメモリ３１．レジスタ（Ｖ
）３２．１／ジスタ■３３、レジスタ（ＩＢｏ）３４、
レジスタ（ＩＢＩ）３５、レジスタ（Ｉ） ３６ 、レ
ジスダ（１）３７、加算ａ３８％アドレスレジスタ（■
ム）３９、＋１加算５４０．終了判定回路４１及び正／
員判定回路４２を有する。このベクトルプロセッサは基
本的に次の演算を行なりことができる。
とζＫＦｔＪＮＣ（Ｘ、 Ｙ）はＡＬＵ １５のもつ２
項スカラー演算（加減乗除算など）、Ｐ（Ｘ）は次の３
種類の命題関数：■Ｘ〉００時真、■Ｘ≧０の時真、■
Ｘ＝Ｏの時真、のいずれか。
項スカラー演算（加減乗除算など）、Ｐ（Ｘ）は次の３
種類の命題関数：■Ｘ〉００時真、■Ｘ≧０の時真、■
Ｘ＝Ｏの時真、のいずれか。
Ｕ、 Ｖ、 Ｗｉ イｙデｙｌスｆｉ−ｖ：Ｉ） ３ｔ
Ｋ、 Ａ（１）。
Ｋ、 Ａ（１）。
Ｂ（Ｉ） 、 Ｃ（Ｉ）はデータメモリ１１に格納され
る。命題関数Ｐ囚は判定回路４２によって判定される。
る。命題関数Ｐ囚は判定回路４２によって判定される。
Ａ（Ｉ） 、 Ｂ（Ｉ） 、 Ｃ（Ｉ）はベクトル（す
なわち１次元の配列）の時は、データメモリ１１のアド
レス順に各要素を格納し、従って、その最初の要素（Ａ
（０）′４）のアドレスをＢＡとすると、一般に人（Ｉ
）のアドレスは、Ｂ入＋工となる。すなわちベクトルの
時は鳩Ｌ 、 ＭＢ 、 ＭＣは１となる。一方Ａ（Ｉ
） 、 Ｂ（Ｉ） 、 Ｃ（Ｉ）が２次元以上の配列〇
一部、例えば入（Ｉ）が３次元配列ＡＡ（Ｋ、 Ｙ、
Ｚ）ｆＸ＝Ｊ、 Ｙ＝に、 ｚ＝ｉ ＆どテロる時、
五人（０，０，０）のアドレスをＢ人′とするとＡ（Ｉ
） ： ＡＡ（Ｊ、 Ｋ、 Ｉ ）のアドレスはＢＡ’
＋Ｊ＋ＸＭＡＸ米Ｋ ＋ ＸＭＡＸ 峯Ｉとなるから、
Ｂ入’ ＋Ｊ ＋ＸＭＡＸ秦Ｋを改ためて８人としｓ
ＸＭＡＸ辛ＹＭＡＸを〜い、とすると、ＢＡ＋ＭＡ半■
となる噌 このようにオペランドアドレス計算部２０では３組の配
列Ａ、Ｂ、ＣＫ対し、インデックス値Ｉ重タハＩ’ ト
乗ａＶＡ、ＭＢ、ＭＣトヘーＸノｆｉＢＡ、 ＢＢ。
なわち１次元の配列）の時は、データメモリ１１のアド
レス順に各要素を格納し、従って、その最初の要素（Ａ
（０）′４）のアドレスをＢＡとすると、一般に人（Ｉ
）のアドレスは、Ｂ入＋工となる。すなわちベクトルの
時は鳩Ｌ 、 ＭＢ 、 ＭＣは１となる。一方Ａ（Ｉ
） 、 Ｂ（Ｉ） 、 Ｃ（Ｉ）が２次元以上の配列〇
一部、例えば入（Ｉ）が３次元配列ＡＡ（Ｋ、 Ｙ、
Ｚ）ｆＸ＝Ｊ、 Ｙ＝に、 ｚ＝ｉ ＆どテロる時、
五人（０，０，０）のアドレスをＢ人′とするとＡ（Ｉ
） ： ＡＡ（Ｊ、 Ｋ、 Ｉ ）のアドレスはＢＡ’
＋Ｊ＋ＸＭＡＸ米Ｋ ＋ ＸＭＡＸ 峯Ｉとなるから、
Ｂ入’ ＋Ｊ ＋ＸＭＡＸ秦Ｋを改ためて８人としｓ
ＸＭＡＸ辛ＹＭＡＸを〜い、とすると、ＢＡ＋ＭＡ半■
となる噌 このようにオペランドアドレス計算部２０では３組の配
列Ａ、Ｂ、ＣＫ対し、インデックス値Ｉ重タハＩ’ ト
乗ａＶＡ、ＭＢ、ＭＣトヘーＸノｆｉＢＡ、 ＢＢ。
ＢＣから、乗算５２７と加算ａ２８を用いて、実際のデ
ータメモリアドレスＤＡを計算することができる。
ータメモリアドレスＤＡを計算することができる。
演算を行うべき配列の部分集合は、そのインデックスＩ
の集合として、インデックスメモリ３１に記憶させるが
その形式はインデックス・チェインの形式である。ある
集合（例えばＰ０８Ｇ）とその補集合（ＮｇＧＧ）とは
同時に発生させることができ、１つのインデックスベク
トルエリアに２本のチェインとして記憶される（第２図
６照）、このインデックスベクトルエリアの先頭番地を
ＩＢとすると、インデックスＩＫ対応するインデックス
ベクトル要素のアドレスはＩＢ＋Ｉであり、そこには、
とのＩと同一グループの次のＩ４）値が格納されている
。第２図はＩの降順にチェインが形成されているが、昇
順でもまたランダムでもかまわない。
の集合として、インデックスメモリ３１に記憶させるが
その形式はインデックス・チェインの形式である。ある
集合（例えばＰ０８Ｇ）とその補集合（ＮｇＧＧ）とは
同時に発生させることができ、１つのインデックスベク
トルエリアに２本のチェインとして記憶される（第２図
６照）、このインデックスベクトルエリアの先頭番地を
ＩＢとすると、インデックスＩＫ対応するインデックス
ベクトル要素のアドレスはＩＢ＋Ｉであり、そこには、
とのＩと同一グループの次のＩ４）値が格納されている
。第２図はＩの降順にチェインが形成されているが、昇
順でもまたランダムでもかまわない。
最後のインデックス値の対応１所には終端記号（・）が
書き込まれる。
書き込まれる。
このような部分集合（インデックスチェイン）の生成方
法（第１ステツプ）の−例を説明する。
法（第１ステツプ）の−例を説明する。
■Ｖレジスタ３２及びＷレジスタ３３に終端記号（ｗ）
をセットする。■レジスタ３６に０をセットする（又は
Ｉ＝Ｘ）とする。
をセットする。■レジスタ３６に０をセットする（又は
Ｉ＝Ｘ）とする。
■データメモリ１ｏからデータＧ（Ｉ）をＲｅａｄする
。
。
■判定回路４２により、データＧ （Ｉ）の判定を行な
う。
う。
（＋） Ｇ（Ｉ）＞ ０ ナラば、■レジスタ３２７）
内容をインデックスメモリ３１のＩＢ１＋ＩＩ４に書込
み、Ｖレジスタ３２にＩレジスタの内容をセットする。
内容をインデックスメモリ３１のＩＢ１＋ＩＩ４に書込
み、Ｖレジスタ３２にＩレジスタの内容をセットする。
ｆｉｉ） Ｇ ｆＩ）≦０ならば、Ｗレジスタ３３の内
容をインデックスメモリ３１のＩＢｌ＋Ｉ番地に書込み
、Ｗレジスタ３３にＩレジスタ３６の内容をセットする
。
容をインデックスメモリ３１のＩＢｌ＋Ｉ番地に書込み
、Ｗレジスタ３３にＩレジスタ３６の内容をセットする
。
■＋１加算器４ｏにより■レジスタ３６の内容を＋１す
る（またはインデックスメモリ３１のＩＢＩ ＋ Ｉ番
地の内容をエレジスタ３６にセットする）。
る（またはインデックスメモリ３１のＩＢＩ ＋ Ｉ番
地の内容をエレジスタ３６にセットする）。
■終了判定回路４１により、■レジスタ３６の内容がＩ
の最大値（ま九は終端記号）でろれは次の■へ、そうで
なければ■へもどる。
の最大値（ま九は終端記号）でろれは次の■へ、そうで
なければ■へもどる。
■ＰＯ８ｅ−ｖ、ＮｇＧＧ−４，！：ｔ る。
すなわち■レジスタ３２の内容、第２図では＠９曽をＰ
Ｏ８Ｇとし、Ｗレジスタ３３の内容、第２図では“１０
”をＮＥＧＧとする。■、■、＠のステップで（）内を
用いた時は部分集合の部分集合つｔ９積集会を求めるこ
とかで無る。（ＸかつＧ（Ｉ））０など） 次に第２ステツプではＩ ＰＯ８Ｇに対する演算を行
なう。この場合、まずＰＯ８Ｇすなわち′″９′をＩレ
ジスタ３６にセットし、■の更新タイミング（第３図の
ｍ）で、Ｉ＋ＩＢｏをアドレスとし−Ｃインデックスメ
モリ３１をＲａａｄｌ、、続出したインデックス値をＩ
レジスタ３６にセットするように動作する。これにより
、 Ｇ（Ｉ）＞０である工の値のみが次々とＩレジスタ
３６にセットされ、それに対し同一演算ＦＵＮＣが人Ｌ
Ｕ１５で行なわれた。
Ｏ８Ｇとし、Ｗレジスタ３３の内容、第２図では“１０
”をＮＥＧＧとする。■、■、＠のステップで（）内を
用いた時は部分集合の部分集合つｔ９積集会を求めるこ
とかで無る。（ＸかつＧ（Ｉ））０など） 次に第２ステツプではＩ ＰＯ８Ｇに対する演算を行
なう。この場合、まずＰＯ８Ｇすなわち′″９′をＩレ
ジスタ３６にセットし、■の更新タイミング（第３図の
ｍ）で、Ｉ＋ＩＢｏをアドレスとし−Ｃインデックスメ
モリ３１をＲａａｄｌ、、続出したインデックス値をＩ
レジスタ３６にセットするように動作する。これにより
、 Ｇ（Ｉ）＞０である工の値のみが次々とＩレジスタ
３６にセットされ、それに対し同一演算ＦＵＮＣが人Ｌ
Ｕ１５で行なわれた。
この動作を第３図を用いて説明する。本実施例ではＩか
らはじめてＳＲのパイプライン制御を行なっている。第
３図では第（ｎ）サイクルから第（ｎ＋６）サイクルの
みを示している。
らはじめてＳＲのパイプライン制御を行なっている。第
３図では第（ｎ）サイクルから第（ｎ＋６）サイクルの
みを示している。
第（ｎ）サイクルの初めで■レジスタ３６Ｋａ”５’が
セットされると、オペランドアドレス計算部２０はデー
タＢ（５）のアドレスを計算する。すなわち、乗算５２
７はエレジスタ３６の値５とＭＢレジスタ２２の乗数を
乗算し、この乗算結果にＢＢレジスタ２５０ベースを加
える。との納果得られた値ＢＢ＋５・ＭＢは第（ｎ＋１
）サイクルの初めでＤＡレジスター７にセットされる
。次にデータメモリー１のアドレスＢＢ＋５・ＭＢの内
容すなわちデータＢ（５）を財ａｄｌ、、第（ｒｌ＋２
）サイクルの初めでＢレジスター２にセットされた後
、第（ｎ＋３）サイクルの初めでＢルジスター３にセッ
トされる。
セットされると、オペランドアドレス計算部２０はデー
タＢ（５）のアドレスを計算する。すなわち、乗算５２
７はエレジスタ３６の値５とＭＢレジスタ２２の乗数を
乗算し、この乗算結果にＢＢレジスタ２５０ベースを加
える。との納果得られた値ＢＢ＋５・ＭＢは第（ｎ＋１
）サイクルの初めでＤＡレジスター７にセットされる
。次にデータメモリー１のアドレスＢＢ＋５・ＭＢの内
容すなわちデータＢ（５）を財ａｄｌ、、第（ｒｌ＋２
）サイクルの初めでＢレジスター２にセットされた後
、第（ｎ＋３）サイクルの初めでＢルジスター３にセッ
トされる。
一方、同様にして第（ｎ＋１）サイクルでＭＣレジスタ
２３及びＢＣレジスタ２６の内容を用いてオペランドア
ドレス計算部２０はデータＣ１５）のアドレスＢＣ＋５
・ＭＣを求め、第（ｎ＋２）サイクルの初）・：。
２３及びＢＣレジスタ２６の内容を用いてオペランドア
ドレス計算部２０はデータＣ１５）のアドレスＢＣ＋５
・ＭＣを求め、第（ｎ＋２）サイクルの初）・：。
めで１）入しジスターフにセットする０次に薯）入Ｖジ
・スタ１７の内容で指定されるデータメモリー１の
内容すなわちデータＣ（５）がＲｅａｄされ、＠（ｎ＋
３）サイクルの初めてＣレジスタ１４にセットされる。
・スタ１７の内容で指定されるデータメモリー１の
内容すなわちデータＣ（５）がＲｅａｄされ、＠（ｎ＋
３）サイクルの初めてＣレジスタ１４にセットされる。
人ＬＵ１５はＦＵＮＣの実行に３サイクル（第（ｎ＋３
）〜（ｎ＋５）サイクル）要し、この間Ｂ／レジスタ１
３及びＣレジスタ１４の内容は保持されている。
）〜（ｎ＋５）サイクル）要し、この間Ｂ／レジスタ１
３及びＣレジスタ１４の内容は保持されている。
人ＬＵ１５の演算結果はデータＡ（５）としてデータメ
モリ１１に収容する必要上、第（ｎ＋３ ）サイクルの
初めでＩの１を更新（１５”から１３′へ）する直前に
Ｉレジスタ３６の内！！け■入レジスタ３７にセットさ
れる。このＩルジスタ３７に再セットされた値１５＃を
用いて、・窮（ｎ＋５ ）サイクルでオペランドアドレ
ス計算部２０はデータＡ ｆ５）のアドレスをＭ入レジ
スタ２１及び８人レジメタ２４の内容を用いて算出し、
第（ｎ＋８ ）サイクルの初めて０人レジスタ１７にセ
ットする。し力為して、第（ｎ＋６）サイクルの初めて
ＡＬＵの演算結果（ＦＵＮＣ（１３を乱Ｃｔ５）） ｉ
）Ｉ Ａレジスタ１６にセットされると、この内容はデ
ータ人（５）としてデータメモリ１１にＷｒ ｉ ｔ
ｅされる。
モリ１１に収容する必要上、第（ｎ＋３ ）サイクルの
初めでＩの１を更新（１５”から１３′へ）する直前に
Ｉレジスタ３６の内！！け■入レジスタ３７にセットさ
れる。このＩルジスタ３７に再セットされた値１５＃を
用いて、・窮（ｎ＋５ ）サイクルでオペランドアドレ
ス計算部２０はデータＡ ｆ５）のアドレスをＭ入レジ
スタ２１及び８人レジメタ２４の内容を用いて算出し、
第（ｎ＋８ ）サイクルの初めて０人レジスタ１７にセ
ットする。し力為して、第（ｎ＋６）サイクルの初めて
ＡＬＵの演算結果（ＦＵＮＣ（１３を乱Ｃｔ５）） ｉ
）Ｉ Ａレジスタ１６にセットされると、この内容はデ
ータ人（５）としてデータメモリ１１にＷｒ ｉ ｔ
ｅされる。
このように％ ＡＬＵ１５によるＦＵＮＣの実行が行な
われる３サイクル間、その第１サイクルでは直前の演算
結果のデータメモリ１１への書込みとオーバーラツプし
、第２．第３サイクルでは夫々次に演算すべきオペラン
ドの読出しとオーバーラツプしている。更にこれらデー
タメモリ１１への書込み又は読出しとオーバーラツプし
て、夫々次のサイクルで必要となるオペランドのアドレ
スがオペランドアドレス計算８１２０により実行されて
いる。
われる３サイクル間、その第１サイクルでは直前の演算
結果のデータメモリ１１への書込みとオーバーラツプし
、第２．第３サイクルでは夫々次に演算すべきオペラン
ドの読出しとオーバーラツプしている。更にこれらデー
タメモリ１１への書込み又は読出しとオーバーラツプし
て、夫々次のサイクルで必要となるオペランドのアドレ
スがオペランドアドレス計算８１２０により実行されて
いる。
このようにしてＩ Ｐ０８Ｇの演算が実行され、■レジ
スタ３６に終端マーク（→がセットされると終ｒ判定回
路４１はこれを検出し、■レジスタ３６にＮＢＧＧすな
わち”１０”をセットし、以下同様にしてＩεＮｇＧＧ
の演算が実行される。
スタ３６に終端マーク（→がセットされると終ｒ判定回
路４１はこれを検出し、■レジスタ３６にＮＢＧＧすな
わち”１０”をセットし、以下同様にしてＩεＮｇＧＧ
の演算が実行される。
なお上記実施例ではインデックス値のグループを２組に
分は九が一般に複数組に分けその夫々について異なる演
算を実行してもよい、ｆた、上記実施例ではデータメモ
リ内の１直Ｇ ｒＩ）に鳩づいてインデックスのグルー
プ分けを行っているが、ＡＬＵの演算結果を用いること
もできる。
分は九が一般に複数組に分けその夫々について異なる演
算を実行してもよい、ｆた、上記実施例ではデータメモ
リ内の１直Ｇ ｒＩ）に鳩づいてインデックスのグルー
プ分けを行っているが、ＡＬＵの演算結果を用いること
もできる。
Ｉｓ１図は本発明の一実施例を示す図、第２図及び第３
図は本発明の一実施例を説明するための図である。 １０・・・ベクトル演算器 Ｕ・・・オペランドアドレス計算部 ３０・・・インデックス計算部 ５０・・・制御部 手続補正書（自４４） １１８ｍ６１ｐｄ２ａ 轡許庁長官毅 Ｌ 事件の表示 Ｗａ和８１％轡願ｇ ｚｓｓｏｓ号 １ 発−０４称 イｙデツタス隈定連続演算ベタトルグｗ−ｔツナ龜 補
正をすゐ者 事件とＯ関係 畳許＆ｆｉ願人 （３０７）東京芝ｓｒｓ気株式会社 を代厘人 〒１００ 東京都千代回区内◆町１−１−１ 東京芝瀘電気株式会社東京事務所内 （幻 ―顔書０４１許−求１）＠＠１）欄（匍 ―細書
Ｏ発＠Ｏ詳細なｍ−の― （４）−画 ６、 補正の内容 （１） 明細書の特許請求のｌ１ｉｌ！を別紙の過多
補正する。 （２） 明細書の発明の詳細な説明を以下の正誤表の以
上 特許請求ｏｍｖｓ データが格納されているデータメ峰りから、あらかじめ
指定され九項序で連続して読出されるゲインデツクス値
のグループを複数組記憶で自るインデックス・メ篭りと
、上記演算結果！友はデータメ鳴りからの読出データ（
対しあらかじめ指定された性質の有無を判定する判定手
段と、上Ｉ！判定の対象でおる演算請釆ま九はＷＲ＃！
Ｉデー−〇インデックス値を上記判定手段の判定結果に
応じてＶグループ（性質有）まえはＷグループ（性質な
し）Ｋ＃けて上記インデックスメモリに記憶させる手段
と、上記インデックスメモリから指定され九ダシープＯ
イ／デツクス値を連続して貌出す手段と、帥記絖出され
たインデックス値から指定ベタトｋま九はマトリクスの
要素のデータメモリ中のアドレスを計算する手段とを有
することを４１黴とするインデックス限定連続演算ベク
トルプロセツナＯ
図は本発明の一実施例を説明するための図である。 １０・・・ベクトル演算器 Ｕ・・・オペランドアドレス計算部 ３０・・・インデックス計算部 ５０・・・制御部 手続補正書（自４４） １１８ｍ６１ｐｄ２ａ 轡許庁長官毅 Ｌ 事件の表示 Ｗａ和８１％轡願ｇ ｚｓｓｏｓ号 １ 発−０４称 イｙデツタス隈定連続演算ベタトルグｗ−ｔツナ龜 補
正をすゐ者 事件とＯ関係 畳許＆ｆｉ願人 （３０７）東京芝ｓｒｓ気株式会社 を代厘人 〒１００ 東京都千代回区内◆町１−１−１ 東京芝瀘電気株式会社東京事務所内 （幻 ―顔書０４１許−求１）＠＠１）欄（匍 ―細書
Ｏ発＠Ｏ詳細なｍ−の― （４）−画 ６、 補正の内容 （１） 明細書の特許請求のｌ１ｉｌ！を別紙の過多
補正する。 （２） 明細書の発明の詳細な説明を以下の正誤表の以
上 特許請求ｏｍｖｓ データが格納されているデータメ峰りから、あらかじめ
指定され九項序で連続して読出されるゲインデツクス値
のグループを複数組記憶で自るインデックス・メ篭りと
、上記演算結果！友はデータメ鳴りからの読出データ（
対しあらかじめ指定された性質の有無を判定する判定手
段と、上Ｉ！判定の対象でおる演算請釆ま九はＷＲ＃！
Ｉデー−〇インデックス値を上記判定手段の判定結果に
応じてＶグループ（性質有）まえはＷグループ（性質な
し）Ｋ＃けて上記インデックスメモリに記憶させる手段
と、上記インデックスメモリから指定され九ダシープＯ
イ／デツクス値を連続して貌出す手段と、帥記絖出され
たインデックス値から指定ベタトｋま九はマトリクスの
要素のデータメモリ中のアドレスを計算する手段とを有
することを４１黴とするインデックス限定連続演算ベク
トルプロセツナＯ
Claims (1)
- データが格納されているデータメモリから、あらかじめ
指定された順序で連続して読出されインデックス値のグ
ループを複数組記憶できるインデックス・メモリと、上
記演算結果または続出データに対しあらかじめ指定され
た性質の有無を判定する判定手段と、上記判定の対象で
ある演算結果または続出データのインデックス値を上記
判定手段の判定結果に応じてＶグループ（性質布）また
はＷグループ（性質なし）に分けて上記インデックスメ
モリに記憶させる手段と、上記インデックスメモリから
指定されたグループのインデックス値を連続して咬出す
手段と、前記読出されたインデックス値から指定ベクト
ルまたはマトリクスの要素のデータメモリ中のアドレス
を計算する手段とを有することを特徴とするインデック
ス限定連続演算ベクトルプロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028905A JPS58146969A (ja) | 1982-02-26 | 1982-02-26 | インデツクス限定連続演算ベクトルプロセツサ |
| EP83300817A EP0088544B1 (en) | 1982-02-26 | 1983-02-17 | Index limited continuous operation vector processor |
| DE8383300817T DE3373945D1 (en) | 1982-02-26 | 1983-02-17 | Index limited continuous operation vector processor |
| US07/098,313 US4823258A (en) | 1982-02-26 | 1987-09-18 | Index limited continuous operation vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028905A JPS58146969A (ja) | 1982-02-26 | 1982-02-26 | インデツクス限定連続演算ベクトルプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146969A true JPS58146969A (ja) | 1983-09-01 |
| JPH036546B2 JPH036546B2 (ja) | 1991-01-30 |
Family
ID=12261418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028905A Granted JPS58146969A (ja) | 1982-02-26 | 1982-02-26 | インデツクス限定連続演算ベクトルプロセツサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4823258A (ja) |
| EP (1) | EP0088544B1 (ja) |
| JP (1) | JPS58146969A (ja) |
| DE (1) | DE3373945D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157778A (en) * | 1986-08-20 | 1992-10-20 | Digital Equipment Corporation | Method and apparatus for circuit simulation using parallel processors including memory arrangements and matrix decomposition synchronization |
| US5167018A (en) * | 1986-09-24 | 1992-11-24 | Daikin Industries, Ltd. | Polygon-filling apparatus |
| JPS63251835A (ja) * | 1987-04-08 | 1988-10-19 | Hitachi Ltd | ベクトル処理装置 |
| JP2512778B2 (ja) * | 1988-01-13 | 1996-07-03 | 株式会社日立製作所 | 演算処理方法 |
| JPH0766324B2 (ja) * | 1988-03-18 | 1995-07-19 | 三菱電機株式会社 | データ処理装置 |
| GB8808569D0 (en) * | 1988-04-12 | 1988-05-11 | Texas Instruments Ltd | Improvements in/relating to digital signal processors |
| US5257394A (en) * | 1988-10-18 | 1993-10-26 | Japan Atomic Energy Research Institute | Logical expression processing pipeline using pushdown stacks for a vector computer |
| JPH02109160A (ja) * | 1988-10-18 | 1990-04-20 | Japan Atom Energy Res Inst | ベクトル計算機用演算装置 |
| US5038312A (en) * | 1988-11-14 | 1991-08-06 | Nec Corporation | Data processing system capable of performing vector/matrix processing and arithmetic processing unit incorporated therein |
| US5179530A (en) * | 1989-11-03 | 1993-01-12 | Zoran Corporation | Architecture for integrated concurrent vector signal processor |
| JPH0772864B2 (ja) * | 1990-05-11 | 1995-08-02 | パイオニア株式会社 | ディジタル信号プロセッサ |
| KR100331565B1 (ko) * | 1999-12-17 | 2002-04-06 | 윤종용 | 매트릭스 연산 장치 및 매트릭스 연산기능을 갖는 디지털신호처리 장치 |
| JP3940714B2 (ja) * | 2003-09-25 | 2007-07-04 | 株式会社東芝 | 演算装置、および、暗号・復号演算装置 |
| US11113028B2 (en) * | 2019-07-25 | 2021-09-07 | Arm Limited | Apparatus and method for performing an index operation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3827031A (en) * | 1973-03-19 | 1974-07-30 | Instr Inc | Element select/replace apparatus for a vector computing system |
| US4025771A (en) * | 1974-03-25 | 1977-05-24 | Hughes Aircraft Company | Pipe line high speed signal processor |
| JPS5148937A (en) * | 1974-10-25 | 1976-04-27 | Fujitsu Ltd | Kiokusochi niokeru junjoseigyohoshiki |
| US4051551A (en) * | 1976-05-03 | 1977-09-27 | Burroughs Corporation | Multidimensional parallel access computer memory system |
| US4075704A (en) * | 1976-07-02 | 1978-02-21 | Floating Point Systems, Inc. | Floating point data processor for high speech operation |
| US4149242A (en) * | 1977-05-06 | 1979-04-10 | Bell Telephone Laboratories, Incorporated | Data interface apparatus for multiple sequential processors |
| JPS6024985B2 (ja) * | 1978-08-31 | 1985-06-15 | 富士通株式会社 | デ−タ処理方式 |
| US4435758A (en) * | 1980-03-10 | 1984-03-06 | International Business Machines Corporation | Method for conditional branch execution in SIMD vector processors |
-
1982
- 1982-02-26 JP JP57028905A patent/JPS58146969A/ja active Granted
-
1983
- 1983-02-17 EP EP83300817A patent/EP0088544B1/en not_active Expired
- 1983-02-17 DE DE8383300817T patent/DE3373945D1/de not_active Expired
-
1987
- 1987-09-18 US US07/098,313 patent/US4823258A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036546B2 (ja) | 1991-01-30 |
| US4823258A (en) | 1989-04-18 |
| EP0088544A1 (en) | 1983-09-14 |
| EP0088544B1 (en) | 1987-09-30 |
| DE3373945D1 (en) | 1987-11-05 |
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