DE69321544T2

DE69321544T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69321544T2
Application number: DE69321544T
Authority: DE
Inventors: Haruki 803 Heimat Yokohama Yokohama-Shi Kanagawa-Ken Toda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-08-28
Filing date: 1993-08-27
Publication date: 1999-04-01
Anticipated expiration: 2013-08-28
Also published as: JP2825401B2; JPH0676563A; DE69333792T2; DE69332420D1; EP0844616B1; KR940004639A; DE69321544D1; EP0588129A3; US5508970A; EP0844616A2; DE69332420T2; EP0844616A3; EP1231606A1; EP1231606B1; KR0136747B1; US5392254A; DE69333792D1; EP0588129A2; EP0588129B1

Description

GEBIET DER ERFINDUNG

Die vorliegenden Erfindung betrifft eine Halbleiterspeichereinrichtung, und insbesondere eine Halbleiterspeichereinrichtung, die sich als taktsynchroner Speicher mit wahlfreiem Zugriff eignet, der Daten bei hoher Geschwindigkeit und wahlfrei ausgeben kann.

HINTERGRUND DER ERFINDUNG

Aufgrund des kürzlichen Fortschritts mit höheren Bearbeitungsgeschwindigkeiten ist ein Mikroprozessor mit einer primären Speichereinrichtung großer Kapazität versehen. Zusammen mit der primären Speichereinrichtung großer Kapazität wurde eine Speichereinrichtung vorgeschlagen, bei der auf Daten mit hoher Geschwindigkeit auf Kosten der Eigenschaft eines wahlfreien Zugriffs bei dem Datenzugriff möglich ist, zum Lösen des Engpasses im Hinblick auf eine niedrige Verarbeitungsgeschwindigkeit aufgrund der geringen Zugriffsgeschwindigkeit auf die externe Speichereinrichtung.
Ein Beispiel der oben beschriebenen Speichereinrichtung ist durch dieselben Erfinder in der (noch nicht veröffentlichten) japanischen Patentanmeldung Nr. 3-2555354 (JP-A-5002873) vorgeschlagen, derart, daß eine Adresse innerhalb einer vorgegebenen Zugriffszahl eines dem System zugeführten Basistakt angenommen wird und ferner die Daten Ein- und - ausgabe nach Ablauf einer vorgegebenen Zykluszahl bezogen auf den Zyklus mit der Annahme der Adresse beginnt. Zudem ist in der (noch nicht veröffentlichten) japanischen Patentanmeldung Nr. 4-638135 eine Speichereinrichtung offenbart, die mit internen Datenregistern versehen ist, und die wie folgt betrieben wird: eine Gruppe von Zugriffsdaten ist in den internen Registern temporär für den Datenzugriff zwischen der Außenseite und den Speicherzellen gespeichert. Die in den Registern zu speichernden Daten werden durch Scrambler- Schaltungen ausgewählt; d. h., eine Scrambler-Steuerschaltung steuert die Scrambler-Schaltungen derart, daß sich Zugriffsdaten zyklisch in den zugeordneten Registern in vorgegebener Folge für jeden Zyklus eines Taktsignals speichern lassen. Ferner erfolgt zwischen der Außenseite und den Registern die Datenein- und -ausgabe über einen Eingangs/Ausgangspuffer. In Ansprechen auf eine Kopfadresse zum Anzeigen eines Datenzugriffsstarts ist eine vorgegebene Auswahlsequenz der Scrambler-Schaltungen bestimmt.
Die oben erläuterte Halbleiterspeichereinrichtung wird detailliert unter Bezug auf die Fig. 4 beschrieben. Wie in Fig. 4 gezeigt, wählt ein Spaltdecoder 1 einen der Zellblöcke CB1 bis CB5 eines Speicherkerns 2 aus. Jeder der Zellblöcke CB1 bis CB5 enthält vier Spalten CM1 bis CM4. Die in den vier Spalten CM1 bis CM4 eines der Zellblöcke CB1 bis CB5 (ausgewählt durch den Spaltendecoder 1) gespeicherten Daten werden gleichzeitig an Datenleitungen DLN ausgegeben. Die Daten auf den Datenleitungen DLN werden zu Lese/Schreib- Datenleitungen RWD über einen Datenpuffer 4 übertragen. Die Lese/Schreib-Datenleitungen RWD sind mit Datenregistern 51 und 52 jeweils über Scrambler-Schaltungen 61 und 62 verbunden. Eine Scrambler-Steuerschaltungen 7 steuert die zwei Scrambler-Schaltungen 61 und 62 derart, daß sich die Daten auf der Lese/Schreib-Datenleitung RWD selektiv jeweils gemäß 2 Bit mal 2 Bit in Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 speichern lassen. Die in den Datenregistern 51 und 52 gespeicherten Daten werden durch einen Datenauswahlabschnitt 9 ausgewählt und anschließend über einen Datenausgabepuffer 8 als Ausgabedaten ausgegeben.
Der Betrieb der in Fig. 4 gezeigten Speichereinrichtung wird nachfolgend beschrieben.
Ein Block der fünf Zellblöcke CB1 bis CB5 der Speicherzelle 2 wird durch den Spaltendecoder 1 ausgewählt. Daten der vier Spalten CM1 bis CM4 des ausgewählten Blocks werden gleichzeitig auf die Datenleitungen DLN gelesen, und anschließend zu den Lese/Schreib-Datenleitungen RWD über den Datenpuffer 4 übertragen. Die vier Bitdaten werden selektiv - 2 Bit mal 2 Bit - in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 gespeichert, jeweils unter Steuerung durch die Scrambler-Steuerschaltung 7 über die Scrambler- Schaltungen 61 und 62. Beispielsweise ist die Zugriffsabfolge auf die Datenbereiche R1, R2, R3 und R4 der Datenregister 51 und 52 wie folgt: R1, R2, R3 und R4. Die in den Datenbereichen R1, R2, R3 und R4 gespeicherten Daten werden durch den Datenauswahlabschnitt 9 ausgewählt, an den Datenausgabepuffer 8 übertragen und anschließen hiervon als Daten ausgegeben.
Bei der oben beschriebenen Halbleiterspeichereinrichtung besteht jedoch ein Problem dahingehend, daß es nicht möglich ist, mit dem Datenzugriff beginnend von jedewedem vorgegebenen Bit der Spalten CM1 bis CM4 dann zu beginnen, wenn Daten mit mehr als 4 Bit (Zahl der Datenbereiche) aus den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 auszugeben sind. Der Grund hierfür ist wie folgt: da die durch den Spaltendecoder 1 ausgewählten Spalten CM1 bis CM4 fixiert sind, ist es bei Zugriff auf 8-Bitdaten unmöglich, 8- Bitdaten durch einfaches Kombinieren zweier Gruppen von 4- Bitdaten zu bilden. In anderen Worten ausgedrückt, ist es nicht möglich, einen fortlaufenden 8-Bit-Zugriff zu erzielen. Ist beispielsweise die Zugriffsabfolge "3" - "4" - "5" - "6" - "7" - "8" - "1" - "2" erforderlich, so ist die Zugriffsabfolge unvermeidbarerweise bestimmt zu "3" - "4" - "1" - "2" - "5" - "6" - "7" - "8" oder "3" - "4" - "1" - "2" - "7" - "8" - "5" - "6". Obgleich sich dieses Problem durch Einsatz größer dimensionierter Register oder durch Zugeständnisse auf die Zugriffsgeschwindigkeit lösen läßt, besteht bei diesem Verfahren ein anderes Problem dahingehend, daß die Speichereigenschaften der synchronen Speichereinrichtung verschlechtert sind.
Weitere Anordnungen nach dem Stand der Technik entsprechen dem Dokument EP-A-0 212 545, das in Fig. 3 ein DRAM zeigt, das in einem Nibbelmodus unter Einsatz eines zeitgemultiplexten Busses betrieben wird. Das Speicherzellenfeld ist in zwei Gruppen unterteilt, die jeweils mit ihren eigenen Datenbussen und Leseverstärkern versehen sind. Daten werden abwechselnd von den Leseverstärkern jeder Zellgruppe zu den Ausgangspuffern übertragen.
Das Dokument EP-A-0 154 314 offenbart eine Dateneingabe/Ausgabeschaltung für ein DRAM, das erste und zweite Datenlatchelemente und erste und zweite Datenbusse enthält. Es wird mit einem Doppelüberlagerungstakt betrieben. Gibt eines der Latchelemente Daten an den Datenausgabepuffer ab, so hält die andere Latchschaltung neue Daten, und sie befindet sich in einem Standby-Modus. Die Zugriffszeit für die Abgabe von Daten von den Bitleitungen zu den Datenbussen ist bei dieser Anordnung erheblich reduziert, ungeachtet der Tatsache, daß lediglich zwei Datenbusse eingesetzt werden. Demnach läßt sich der durch die Datenbusse belegte Chipbereich geeignet reduzieren.

ZUSAMMENFASSUNG DER ERFINDUNG

Unter Beachtung dieser Probleme besteht demnach die Aufgabe der vorliegenden Erfindung in der Schaffung einer taktsynchronen Halbleiterspeichereinrichtung mit hoher Zugriffsgeschwindigkeit, bei der ein fortlaufender Zugriff auf Daten der Spaltenbits mit mehr als die Registerzahl trotz der minimalen Zahl der Register möglich ist und sich ferner die Spaltenadresse für den Start des Zugriffs wahlfrei auswählen läßt.
Zum Lösen oben genannter Aufgabe wird gemäß der vorliegenden Erfindung eine Halbleiterspeichereinrichtung geschaffen, ein Speicherzellenfeld aufgebaut aus mehreren Speicherzellen, die in einem Matrixmuster mit mehreren Spalten angeordnet sind; eine Datenregistervorrichtung mit einem ersten und einem zweiten Register jeweils mit a-Einheiten von Ein-Bit- Datenregistern, derart, daß a größer als eins ist; eine Steuervorrichtung zum Auswählen zweier Gruppen von Spalten, derart, daß jede Gruppe a Spalten der mehreren Spalten für jeweils a Zyklen des Takts CLK in Übereinstimmung mit einer Leseadresse enthält, sowie zum Speichern von a Einheiten der Daten, die von den 2a-Einheiten der Daten der ausgewählten zwei Gruppen der Spalten ausgewählt sind, und zwar in einem von dem ersten oder zweiten Register abwechselnd jeweils mit a-Zyklen auf der Grundlage einer Abfolge des Leseadressen; und eine Datenausgabevorrichtung zum Abtasten und Ausgeben der Daten der 2a-Einheiten der Ein-Bit-Datenregister in Folge.
Die Datenausgabevorrichtung kann Daten synchron mit einem von der Außenseite zugeführten Takt ausgeben. Die Steuervorrichtung kann mehrere Spaltenauswahlleitungen jeweils für die Auswahl einer Spaltengruppe enthalten. Die Spalten können jeweils mit den 1-Bit-Datenregistern über eine Datenübertragungsleitung verbunden sein. Die Datenübertragungsleitung kann 2a-Einheiten der Datenübertragungsleitung enthalten.
Typischerweise führt die Steuervorrichtung einen derartigen ersten Steuerbetrieb in Ansprechen auf eine Kopfspaltenadresse für die Datenausgabe durch, daß 2a- Einheiten der Daten bei 2a-Einheiten der Spalten an die 2a- Einheiten der Datenübertragungsleitungen übertragen werden, durch Aktivieren der Spaltenauswahlleitungen zum Auswählen der Spalteadreßgruppe mit einer Spalt gemäß der Kopfspaltenadresse und ferner die Spaltenauswahlleitungen zum Auswählen der Spaltengruppe mit Spalten gemäß den gewählten Spaltenadressen in sequentieller Weise. Ferner führt die Steuervorrichtung einen solchen zweiten Steuerbetrieb durch, daß jedwede Spalten als Kopfdaten für jede der a-Zyklen ausgegeben werden, durch Auswahl der a-Einheiten von Daten von den 2a-Einheiten von Daten auf die 2a-Einheiten der Datenübertragungsleitungen, durch Speichern der ausgewählten Daten in a-Einheiten der 1-Bit-Datenregister der Register, bei denen Daten in dem vorhergehenden Datenübertragungsbetriebsschritt nicht gespeichert sind, in Ausgabefolge, und durch Wiederholen des oben erläuterten Betriebs.
In Übereinstimmung mit der Leseadresse kann die Steuervorrichtung selektiv zwei vorgegebene Gruppen der Spaltengattergruppen zum Übertragen von 2a-Einheiten der Daten an die Datenleitungsgruppen anschalten. Ferner kann eine a-Einheit der Daten (Basis der Leseadresse) der 2a- Einheiten von Daten in den a-Einheit-Registern der ersten Datenregistergruppe in Abfolge des Datenlesebetriebs unter Steuerung durch die Steuervorrichtung gespeichert werden. Derselbe Betrieb kann auf die zweite Datenregistergruppe angewandt werden. Der oben erläuterte Betrieb wird zum Ausgeben der Daten von den jeweiligen Spalten in der Leseadreßfolge wiederholt.
Bei der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung kann ein Zugriff auf Spaltendaten mit einer größeren Zahl als der Zahl der an der Ausgangsseite angeordneten Datenregistern fortlaufend durchgeführt werden, unabhängig von der Zahl der Datenregister und in direkter Weise, und ferner läßt sich jede Zugriffsstartadresse bestimmen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Blockschaltbild zum Darstellen einer Ausführungsform der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung;
Fig. 2 zeigt ein Zeitablaufdiagramm zum Unterstützen der Erläuterung des Betriebs der in Fig. 1 gezeigten Speichereinrichtung;
Fig. 3 zeigt ein Blockschaltbild zum Darstellen einer andere Ausführungsform der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung; und
Fig. 4 zeigt ein Blockschaltbild zum Darstellen einer Halbleiterspeichereinrichtung, die in einer vorangegangenen Anmeldung durch die genannten Erfinder offenbart wurde.

DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN

Die Ausführungsformen der vorliegenden Erfindung werden hier nachfolgend unter Bezug auf die beiliegende Zeichnung beschrieben.
Fig. 1 zeigt ein Blockschaltbild zum Darstellen einer Ausführungsform der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung. Wie in der Zeichnung gezeigt, enthält ein Speicherzellenfeld MCA mehrere in einem Matrixmuster angeordnete Speicherzellen. Dem Speicherzellenfeld MCA werden Decodiersignale von einem Zeilendecoder RD zugeführt. Wie in Fig. 1 gezeigt, weisen Spalten b11, b12, b21, b22, b31, b32, b41, b42, ... b(n/2)l, b(n/2)2, die das Speicherzellenfeld 1 bilden, jeweils ein Paar komplementärer Bitleitungen auf.
Daten auf den Bitleitungen lassen sich durch Lesen der Bitleitungsdaten mit Leseverstärkern lesen. Die Spalten b11, b12, b21, b22, b31, b32, b41, b42, ...., b(n/2)l, b(n/2)2 sind jeweils mit Spaltengates 11, 12, 13, 14, 15, 16, 17, 18, ..., ln-l, ln, verbunden. Die Spaltengates 11 bis 1n werden durch die Spaltenauswahlleitungen C1 bis Cn/2 jeweils an- oder abgeschaltet. Zwei der Spaltenauswahlleitungen werden durch eine Spalten-Gategruppen-Auswahlschaltung CGS ausgewählt. Zwei Spaltengates werden durch die einzige ausgewählte Spaltenauswahlleitungen angeschaltet. Daten der Spalten b11, b12, ..., b(n/2)1, b(n/2)2 werden an die Datenleitungen DLN über die Spaltengates 11 bis 1n übertragen. Eine Scrambler-Steuerschaltung 10 steuert Scrambler-Schaltungen 61 und 62, und sie wählt ferner zwei Spaltenauswahlleitungen C1 bis Cn/2 über die Spalten- Gategruppen-Auswahlschaltung CGS aus. Der Scrambler- Steuerschaltung 10 wird eine Leseadresse AREAD zugeführt.
Der Betrieb der derartig aufgebauten Speichereinrichtung wird nachfolgend erläutert.
Ist die Spaltenauswahlleitung C1 aktiviert, so werden die zwei Daten der Spalten b11 und b12 an die Datenleitungen DLN über die Spaltengates 11 und 12 ausgegeben. In gleicher Weise werden bei Aktivierung der Spaltenauswahlleitung C2 zwei Daten der Spalten b21 und b22 an die Datenleitungen DLN über die Spaltengates 13 und 14 ausgegeben. In gleicher Weise werden bei Aktivierung der Spaltenauswahlleitung Cn/2 Daten der Spalten b(n/2)l, b(n/2)2 an die Datenleitungen DLN über die Spaltengates 1n-1 und in übertragen.
Hier sind zwei der Spaltenauswahlleitungen C1 bis Cn/2 gleichzeitig durch die Scrambler-Steuerschaltung 10 aktiviert. Als Ergebnis lassen sich vier der Spaltengates 11 bis in selektieren, so daß 4-Bit Daten von den vier Spalten zu den Datenleitungen DLN ausgegeben werden. In diesem Fall sind die Spaltenauswahlleitungen C1 bis Cn/2 derartig ausgewählt, daß mehrere der Daten nicht an die gleichen Datenleitungen DLN ausgegeben werden, zum Vermeiden einer Datenwechselwirkung bzw. Dateninterferenz. Zum Beispiel, werden die Spaltenauswahlleitungen C1 und C3 nicht gleichzeitig ausgewählt.
Die an die Datenleitung DLN übertragenen 4-Bitdaten werden durch den Datenpuffer 4 verstärkt und anschließend an die Lese/Schreib-Datenleitungen RWD übertragen. Zwei Bits bei jeder der 4-Bitdaten, die an die Lese/Schreib-Datenleitungen RWD, wie oben beschrieben übertragen werden, werden jeweils durch die Scrambler-Schaltungen 61 und 62 ausgewählt und anschließend in Datenbereichen R1 und R2 eines Datenregisters 51 oder Datenbereichen R3 und R4 eines Datenregisters 52 gespeichert, jeweils unter Steuerung der Scrambler- Schaltungen 61 und 62 durch die Scrambler-Steuerschaltung 10. Die Daten in den Bereichen R1, R2, R3 und R4 der Datenregister 51 und 52 werden durch einen Datenauswahlabschnitt 9 ausgewählt, und anschließend an die Außenseite über einen Datenausgabepuffer 8 als Daten ausgegeben.
Die Fig. 2 zeigt ein Zeitablaufdiagramm zum Darstellen des oben erläuterten Betriebs in Abfolge hinsichtlich der Zeit. In Fig. 2 bezeichnet (A) einen Grundtakt CLK; (B) bezeichnet ein Spaltenadressenauswahl /CAS; (C) bezeichnet Daten einschließlich von Daten, die jeweils in den Datenbereichen R1/R2 zu speichern sind; (D) bezeichnet einen Zeitablauf, gemäß dem Daten jeweils in den Datenbereichen R1/R2 gespeichert werden; (E) bezeichnet einen Zeitablauf, gemäß dem Daten jeweils in den Datenbereich R3/R4 gespeichert werden; (F) bezeichnet Daten einschließlich von Daten, die jeweils in den Datenbereichen R3/R4 zu speichern sind; (G), (H) und (I) bezeichnet jeweils den Status des Ausgangs 1, des Ausgangs 2 und des Ausgangs 3, abgeleitet anhand der Ausgabe von Daten; und (J) bezeichnet jeweils den Status der Spaltenauswahlleitungen C1 bis Cn/2.
Die Auswahl der Spaltenauswahlleitungen C1 bis Cn/2 wird neu für jeden Zyklus "1", "3", "5", "7", ... des Takts CLK durchgeführt. Die Daten der neu ausgewählten Spalten b11 bis b(n/2)2 liegen auf den Lese/Schreib-Datenleitungen RWD ungefähr nach zwei Zyklen als deterministische Daten vor. Die Fig. 2(C) und (F) zeigen diese deterministischen Daten. Jede dieser Datenwerte kann bestimmt werden und gemäß 4 Bit mal 4 Bit übertragen werden. Zwei Bit der vier Bit werden jeweils in den Datenregistern 51 und 52 gespeichert. Deshalb sind in Fig. 2 Daten jeweils für das Datenregister 51 oder 52 gezeigt. Hier zeigt Fig. 2(C) 4-Bitdaten mit in den Datenbereichen R1 und R2 des Datenregisters 51 zu speichernden 2-Bitdaten. Ferner zeigt Fig. 2(F) 4-Bitdaten mit in den Datenbereichen R3 und R4 des Datenregisters 52 zu speichernden 2-Bitdaten. Sind diese Daten in den Datenregistern 51 und 52 zu dem Zeitpunkt gespeichert, der bestimmt ist, so ist es möglich, diese Daten durch Zugriff auf die in den Datenbereichen R1, R2, R3 und R4 gespeicherten Daten infolge unter Einsatz des Datenauswahlabschnitts 19 durchzuführen. Die Fig. 2(D) und (E) zeigt den Zeitablauf gemäß dem in den Datenregistern 51 und 52 gespeicherte Daten unter Steuerung der Scrambler-Steuerschaltung 10 gespeichert werden. Detaillierter werden dann, wenn ein Datenspeichersignal auf einem "H"-Pegel liegt, Daten in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 gehalten. Andererseits werden dann, wenn ein Datenspeichersignal auf einem "T"-Pegel liegt, Daten der 4- Bitdaten auf den Lese/Schreib-Datenleitungen RWD in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 in Übereinstimmung mit der Auswahl durch die Scrambler- Schaltungen 61 und 62 gespeichert.
Die Datenausgabe 1 kann anhand einer Adresse erzielt werden, die in Ansprechen auf den Takt CLK wie folgt bestimmt: die Spaltenadreßauswahlleitungen C1 bis Cn/2 mit der bestimmten Kopfadresse und die hierzu in Ausgabeabfolgerichtung benachbarten Spaltenadreßauswahlleitungen C1 bis Cn/2 werden selektiv unter Steuerung durch die Scrambler-Steuerschaltung 10 aktiviert. Demnach werden die zugeordneten Spaltengates 11, 12, 13, ..., in so ausgewählt, daß 4-Bitdaten an die Datenleitungen DLN ausgegeben werden. Diese Daten werden durch den Datenpuffer 4 gelesen, zum Bestimmen der Lese/Schreib-Datenleitungen RWD, wie in Fig. 2(C) gezeigt. Die die ersten zwei Bit der 4-Bitausgabegröße 1 bildenden Daten werden in den Datenbereichen R1 und R2 durch die Scrambler-Schaltung 61 gemäß dem in Fig. 2(D) gezeigten Zeitablauf gespeichert. Anschließend aktiviert in Ansprechen auf den Takt "3" zwei Zyklen nach dem Zyklus, bei dem die Kopfadresse bestimmt wurde, selbst dann, wenn eine Adresse nicht von der Außenseite bestimmt wurde, die Scrambler- Steuerschaltung 10 die Spaltenauswahlleitungen in derselben Weise wie in dem Fall, in dem die dritte Adresse für die Ausgabegröße 1 von der Außenseite bestimmt wurde. Fig. 2(F) zeigt den Status, in dem Daten zu den Datenleitungen DLN gelesen werden und ferner durch die Lese/Schreib- Datenleitungen RWD bestimmt sind. Das dritte und vierte Bit des 4-Bit-Ausgangs 1, die wie oben beschrieben bestimmt werden, werden in den Datenbereichen R3 und R4 des Datenregisters durch die Scrambler-Schaltung 62 gespeichert, wie in Fig. 2(E) gezeigt. Der gleiche Betrieb wird in Folge für jeweils zwei Takte des Takts CLK wiederholt.
Andererseits erfolgt ein Zugriff auf die in den Datenregistern 51 und 52 gesicherten Daten infolge der Datenbereiche R1, R2, R3 und R4, wie oberhalb des Takts CLK in Fig. 2(A) gezeigt ist. Nach der Übertragung zu den Lese/Schreib-Datenleitungen RWD werden die Daten in den Datenregistern 51 und 52 in Übereinstimmung mit der von der Scrambler-Steuerschaltung 10 erwarteten Adreßabfolge gespeichert. Demnach ist es möglich, die Daten in der erwarteten Abfolge auszugeben. Andererseits können dann, wenn die Kopfadresse einer Serie der Daten erneut bestimmt wird, die Daten am Ausgang 2 oder Ausgang 3 ausgegeben werden, wie jeweils in den Fig. 2(H) und (I) gezeigt. Detaillierter wird dann, wenn eine Anforderung für die fortlaufende Ausgabe von Daten ausgehend von einer neuen Adresse in Ansprechen auf den Takt CLK "12" vorliegt, eine neue Kopfadresse von der Außenseite in Ansprechen auf den Takt CLK 9 bestimmt. Anschließend können neue Daten in derselben Weise wie oben beschrieben übertragen werden; die Daten werden - wie anhand von A in Fig. 2(C) gezeigt - bestimmt; in den Datenbereichen R1 und R2 gespeichert; und ferner fortlaufend dem Ausgang 1 folgend ausgegeben.
Ferner wird vor der Ausgabe eine Serie von Daten bei dem Ausgang 2 eine neue Kopfadresse für den Ausgang 2 bestimmt. Die Daten des Ausgangs 3 werden beginnend von dem Datenbereich R3 des Datenregisters 52 ausgegeben. Die Abfolge des Datentransfers stimmt mit derjenigen im Fall der Ausgänge 1 und 2 überein. Die neue Kopfadresse wird bei der Zeile des Takts CLK "11" bestimmt. Die 4-Bitdaten mit der Kopfadresse werden an den Lese/Schreib-Datenleitungen RWD bestimmt, wie anhand von B in Fig. 2(F) gezeigt. Die 2 Bit der 4-Bitdaten werden durch die Scrambler-Schaltung 62 ausgewählt und in den Datenbereichen R3 und R4 des Datenregisters 53 gemäß dem in Fig. 2(E) gezeigten Zeitablauf gespeichert. In derselben Weise werden die 4-Bitdaten für jeweils zwei Zyklen übertragen, und ferner werden 2 Bit der Daten ausgewählt. Die oben erläuterte Abfolge wird für die fortlaufende Ausgabe einer Serie von Daten wiederholt.
Ferner wählt die Scrambler-Steuerschaltung in dem Fall, in dem eine Serie von 8-Bitdaten ausgegeben wird, die Spaltenauswahlleitungen C1 bis Cn/2 und die Scrambler- Schaltungen 61 und 62 jeweils wie folgt aus: Hier erfolgt die Beschreibung unter der Bedingung, daß die in Fig. 1 gezeigten Spaltenauswahlleitungen C1 bis C4 der Datenabfolge einer Serie von 8-Bitdaten zugeordnet ist.
Zunächst erfolgt eine Erläuterung des Modus, gemäß dem auf 8- Bitdaten ein Zugriff in Serie und zirkularer Weise erfolgt. In diesem Fall, beträgt die Zahl der Kopfadressen 8. Die Tabelle 1 liest die Beziehung zwischen den acht seriellen und zyklischen Zugriffsmodi, die gemäß den acht Kopfadressen klassifiziert sind, sowie einem Paar ausgewählter Leitungen C1 bis C4, das auszuwählen ist, ferner anhand von 2 Bit Lese/Schreib-Datenleitungen RWD, die von den Lese/Schreib- Datenleitungen RWD auszuwählen sind, auf denen die 4-Bitdaten bestimmt wurden, und zudem jeweils anhand der Datenbereiche R1 bis R4 der Datenregister 51 und 52. TABELLE 1
(a): Datenbereiche der Datenregister
(A): ein Paar ausgewählter Spaltenauswahlleitungen
(B): Mit Registern verbundene RWD-Leitungen
Nun wird der Modus beschrieben, in dem ein Zugriff auf die drei Adreßbits erfolgt, die die 8 Bit seriellen Daten darstellen, durch Wiederholen von "0" und "1" in Folge, unabhängig von dem Carry-Bit ausgehend von dem am wenigsten signifikanten Bit. Bei dieser Zugriffsfolge wiederholt das am wenigsten signifikante Bit "0" und "1" abwechselnd für jeden Zyklus; das zweite Bit wiederholt "0" und "1" für jeden zweiten Zyklus zu "00110011" und das dritte Bit wiederholt "0" oder "1" für jeden vierten Zyklus zu "0000111100001111". Die Tabelle 2 listet die ähnliche Beziehung zwischen der acht seriellen und zyklischen Zugriffmodi klassifiziert gemäß den acht Kopfadressen, einem Paar der ausgewählte Leitungen C1 bis C4, die auszuwählen sind, sowie 2 Bit Lese/Schreib- Datenleitungen RWD, die von den Lese/Schreib-Datenleitungen RWD auszuwählen sind, auf denen die 4-Bitdaten bestimmt sind, und jeweils der Datenbereiche R1 bis R4 der Datenregister 51 und 52. TABELLE 2
(a): Datenbereiche der Datenregister
(A): Paar der ausgewählten Spaltenauswahlleitungen
(B): Zwischen Registern verbundene RWD-Leitungen
In den Tabellen 1 und 2 sind von dem funktionellen Standpunkt die Auswahl (A) der Spaltenauswahlleitungen C1 bis Cn/2 und der Verbindung (B) der ausgewählten Lese/Schreib- Datenleitungen RWD zu den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 jeweils in derselben Spalte gezeigt. Jedoch unterscheiden sich die betriebsgemäßen Zeitabläufe voneinander. Ferner werden die über die Datenauswahlleitungen C1 bis Cn/2 ausgewählten und übertragenen Daten hier nach den Datenbereichen R1, R2, R3 und R4 hinzugefügt, wie anhand des in Fig. 2 gezeigten Zeitablaufdiagramms bezeichnet.
Ferner beträgt bei der oben erläuterten Ausführungsform die Zahl der Spalten b11 bis b(n/2)2, die mit den Datenleitungen DLN gleichzeitig durch die Spaltenauswahlleitungen C1 bis Cn/2 verbunden ist, zwei. Bei dem tatsächlichen System · verändert sich jedoch diese Zahl, und zwar gemäß der Zeit, die zum Bestimmen der Daten beginnend von den Spalten b11 bis b(n/2)2 bis zu den Lese/Schreib-Datenleitungen RWD erforderlich ist.
Die Fig. 3 zeigt eine andere Ausführungsform der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung, die auf Grundlage des oben dargelegten Standpunkts konfiguriert ist. Wie in Fig. 3 gezeigt, werden zwei Gruppen der Daten, die in den Spalten b11, b23, b13, b21, b22, b23, ... gespeichert sind, gleichzeitig gemäß 3 Bit mal 3 Bit über die Spaltenauswahlleitungen C1, C2, ... durch die Spaltengates 11, 12, 13, ... ausgewählt. Demnach beträgt die Zahl der Datenleitungen DLN und diejenige der Lese/Schreib- Datenleitungen RWD jeweils sechs. Ferner beträgt die Zahl der Bits in dem Datenregister 51 drei Bit in Übereinstimmung mit den Datenbereichen R1, R2 und R3, und entsprechend beträgt die Zahl der Bits des Datenregisters 52 3 Bit in Übereinstimmung mit den Datenbereichen R4, R5 und R6.
Wie oben beschrieben, werden bei der in Fig. 3 gezeigten Konfiguration zwei Gruppen der Spalten b11, b12 und b13; der Spalten b31, b32 und b33; sowie der Spalten b41, 42 und 43 gleichzeitig durch die Spaltengates 11, 12 und 13 ausgewählt, und anschließend an die Datenleitungen DLN als 6-Bitdaten ausgegeben. Die ausgegebenen 6-Bitdaten werden an die Lese/Schreib-Datenleitungen RWD über den Datenpuffer 4 ausgegeben, und ferner zu den Datenregistern 51 und 52 in der Form 3 Bit mal 3 Bit jeweils über die Scrambler-Schaltungen 61 und 62 übertragen und hierin gespeichert. Die gespeicherten Daten lassen sich zur Außenseite über den Datenpuffer 8 durch Auswahl der Datenbereiche R1, R2, R3, R4, R5 und R6 der Datenregister 51 und 52 durch den Datenauswahlabschnitt 9 ausgeben. Bei dieser Ausführungsform werden die Adressen für jeden dritten Zyklus aktualisiert.
Allgemein beträgt die Zahl der durch eine Spaltenauswahlleitung ausgewählten Spalten a, wenn Daten von den Spalten unmittelbar vor dem Register a (a bezeichnet eine ganze Zahl) Zyklen übertragen werden. Deshalb lassen sich dann, wenn zwei Spaltenauswahlleitungen gleichzeitig ausgewählt werden, 2a-Bitdaten übertragen. Hierbei werden, obgleich die Zahl der Ausgangsregister 2a beträgt, die Daten selektiv in den a-Einheitsregistern durch Auswahl von a- Bitdaten aus 2a-Bitdaten gespeichert. Wie oben beschrieben, ist es möglich, einen seriellen Zugriff auf Daten mit einer Zahl, die größer ist als die Zahl der Ausgangsregister, durchzuführen, durch Auswahl der beiden Spaltenauswahlleitungen jeweils bei a-Zyklen.
Wie oben beschrieben, verläuft der Betrieb gemäß der Halbleiterspeichereinrichtung in dem synchronen System, bei dem Daten von den Spalten des Speicherzellenfelds zu dem Ausgangsregister während einer Grundaten-Übertragungszeit von a-Zyklen des Basistakts übertragen werden, wie folgt: Daten werden von den Spalten für a-Bit gleichzeitig durch Auswahl mit einer Spaltenauswahlleitung übertragen. Bei dem Übertragen von Daten für jeweils a-Zyklen werden 2a-Bitdaten durch Auswahl von zwei Spaltenauswahlleitungen übertragen. Wie oben beschrieben, werden a-Bitdaten selektiv in den a- Einheits-Ausgangsregistern der 2a-Einheits-Ausgangsregister gespeichert. Da demnach immer a-Bitdaten in dem von jedweder vorgegebener Adresse übertragenen 2a-Bitdaten vorliegen, ist es möglich, Daten in den a-Einheitsregistern in einer vorgegebenen Datenzugriffsabfolge für jeweils a-Zyklen zu speichern. In anderen Worten ausgedrückt, kann eine neue Kopfadresse für jeweils a-Zyklen festgelegt werden, und ferner ist ein fortlaufender Zugriff auf eine Serie von Daten möglich, unabhängig von der Zahl der Datenübertragungsleitungen und der Datenregister, wodurch ein optimaler synchroner Datenzugriff ermöglicht ist.
Wie oben beschrieben, ist in der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung ein fortlaufender Zugriff auf Spaltendaten möglich, und zwar mit einer Zahl die größer ist als die Zahl der an der Ausgangsseite angeordneten Datenregister, unabhängig von der Zahl der Datenregister, und ferner läßt sich jede Zugriffsstartadresse bestimmen.

Claims

1. Halbleiterspeichereinrichtung, enthaltend:

ein Speicherzellenfeld (MCA) aufgebaut aus mehereren Speicherzellen, die in einem Matrixmuster mit mehreren Spalten (b11, b12, ...) angeordnet sind;

eine Datenregistervorrichtung (51, 52) mit einem ersten (51) und einem zweiten (52) Register jeweils mit a- Einheiten von Ein-Bit-Datenregistern (R1 bis R4), derart, daß a-größer als eins ist;

eine Steuervorrichtung (CGS; 10; 61, 62; C1, C2, ..; 11, 12, ..) zum Auswählen zweier Gruppen von Spalten, derart, daß jede Gruppe a Spalten der mehreren Spalten für jeweils a Zyklen des Takts CLK in Übereinstimmung mit einer Leseadresse (AREAD) enthält, sowie zum Speichern von a Einheiten der Daten, die von den 2a- Einheiten der Daten der ausgewählten zwei Gruppen der Spalten ausgewählt sind, und zwar in einem von dem ersten oder zweiten Register (51, 52) abwechselnd jeweils mit a-Zyklen auf der Grundlage einer Abfolge des Leseadressen; und

eine Datenausgabevorrichtung (9, 8) zum Abtasten und Ausgeben der Daten der 2a-Einheiten der Ein-Bit- Datenregister (R1 bis R4) in Folge.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenausgabevorrichtung die Daten synchron mit einem von der Außenseite eingegebenen Takt (CLK) ausgibt.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuervorrichtung mehrere Spaltenauswahlleitungen (C1, C2, ..) jeweils zum Auswählen einer Gruppe der Spalten enthält.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Spalten (b11, b12, ...) mit den Ein-Bit-Datenregistern (R1 bis R4) jeweils über eine Datenübertragungsleitung (DLN) verbunden sind.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Datenübertragungsleitung (DLN) 2a-Einheiten der Datenübertragungsleitungen (DLN) enthält.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuervorrichtung (CGS; 10; 61, 62; C1, C2, ..; 11, 12, ..) zum Durchführen eines ersten Steuerbetriebs in Ansprechen auf eine Kopfspaltenadresse für die Datenausgabe ausgebildet ist, derart, daß 2a- Einheiten der Daten der zwei Gruppen von Spalten übertragen werden, und zwar an 2a-Einheiten der Datenübertragungsleitung durch Aktivieren der Spaltenauswahlleitungen (C1, C2, ..) zum Auswählen der Gruppe von Spalten mit einer Spalte gemäß der Kopfspaltenadresse, und ferner der Spaltenauswahlleitungen zum Auswählen der Gruppe von Spalten mit Spalten gemäß den nachfolgend in Folge auszuwählenden Spaltenadressen.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Steuervorrichtung (CGS; 10; 61, 62; C1, C2, ..; 11, 12, ..) zum Durchführen eines zweiten Steuerbetriebs ausgebildet ist, derart, daß jedwede vorgegebene Spaltendaten als Kopfdaten für jeweils a-Zyklen ausgegeben werden, durch Auswahl von a- Einheiten der Daten von den 2a-Einheiten der Daten auf 2a-Einheiten der Datenübertragungsleitung, durch Speichern der ausgewählten Daten in a-Einheiten der Ein- Bit-Datenregister (R1 bis R4) der Datenregistervorrichtung (51, 52) in denen Daten während dem vorangehenden Datenübertragungsbetrieb nicht gespeichert wurden, in Ausgabefolge und durch Wiederholen des oben erläuterten Betriebs.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß Scrambler-Einheiten (61, 62) zwischen den Datenübertragungsleitungen (DLN) und jeweils dem ersten und zweiten Register (51, 52) angeschlossen sind, und daß die Steuervorrichtung (CGS; 10; 61, 62; C1, C2, ..; 11, 12, ..) den zweiten Steuerbetrieb jeweils durch Steuern der Scrambler (61, 62) durchführt.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Spalten (b11, b12, ..) mit den Datenübertragungsleitungen über Spaltengates (11, 12, ..) verbunden sind und daß die Steuervorrichtung (CGS; 10; 61, 62; C1, C2, ..; 11, 12, ..) den ersten Steuerbetrieb durch An- oder Abschalten der Spaltengates durchführt.

10. Halbleiterspeichereinrichtung nach einem der vorangegangenen Ansprüche 1, 2, 6, 7, dadurch gekennzeichnet, daß der Zahlenwert von a 2 ist.

11. Halbleiterspeichereinrichtung nach einem der vorangegangenen Ansprüche 1, 2, 6, 7, dadurch gekennzeichnet, daß der Zahlenwert von a 3 ist.