DE69121809T2

DE69121809T2 - Multiportspeicher

Info

Publication number: DE69121809T2
Application number: DE69121809T
Authority: DE
Inventors: Seiichiro Iwase
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-06-29
Filing date: 1991-06-28
Publication date: 1997-02-06
Anticipated expiration: 2011-06-29
Also published as: EP0465160A2; DE69121809D1; EP0465160B1; EP0465160A3; US5349561A; JP3035995B2; KR100199905B1; KR920001522A; JPH0461094A

Description

Die vorliegende Erfindung bezieht sich auf einen Multiportspeicher, der sich für Bildverarbeitungsanwendungen eignet.
In Fig. 1 ist ein herkömmlicher Halbleiterspeicher gezeigt. Eine Reihe eines Speichers 1, der M-Spaltenelemente und N-Reihenelemente besitzt, wird durch das Ausgangssignal eines Decodierers 2 entsprechend der oberen Bits AU einer Adresse ausgewählt. Die Verbindungsleitungen der Spalten des Speichers 1 sind mit einer Auswahlrichtung 5 verbunden. Die selektive Steuerung der Auswahleinrichtung 5 durch untere Bits AL der Adresse ermöglicht es, Daten DO zu lesen, die von der Auswahleinrichtung 5 bereitzustellen sind. Die oberen Bits AU sind log&sub2; N Bits und die unteren Bits AL sind log&sub2; M Bits. Aus Gründen einer einfacheren Darstellung zeigt Fig. 1 nur die Situation, wo aus dem Speicher 1 gelesen wird.
Vor kurzem ist ein Dualportspeicher oder ein Videospeicher, der zur Speicherung von Videosignalen in einer Rasterabtastdatensequenz geeignet ist, vorgeschlagen worden. Wie in Fig. 2 gezeigt ist, besitzt dieser Speicher einen Port zur seriellen Ausgabe von Daten SO. Für diese Art einer Ausgabe wird nur eine Reihenadresse zum Decodierer 2 gegeben, wodurch das Lesen der Daten aus einer Reihe seriell von einem Schieberegister 6 ausgegeben wird, welches als serieller Zugriffsspeicher oder SAM bezeichnet wird, wobei die seriellen Ausgangsdaten SO subsequentiell herausgenommen werden. Üblicherweise wird eine Datenreihe in das Schieberegister 6 parallel geladen, und das Ausgangssignal kann mit einer davon unabhängigen Geschwindigkeit aus dem seriellen Port erzeugt werden.
Der Port für die Ausgangsdaten DO von Fig. 1 wird als Port mit wahlfreiem Zugriff bezeichnet, und der Port für die Ausgangsdaten SO von Fig. 2 wird als serieller Port bezeichnet. Ein derartiger Speicher, wo diese beiden Ports im gleichen Speicher vorgesehen sind, wird als Dualportspeicher oder Videospeicher bezeichnet.
Der Dualportspeicher ist für eine Bildverarbeitungsschaltung nützlich. Es gibt einen Fall, wo mehrere serielle Ports benötigt werden. So können in Fig. 2 zwei serielle Ports vorgesehen werden, wobei ein anderes Schieberegister 6' in einer Position vorgesehen wird, welche durch die gestrichelte Linie angedeutet ist. Die Bereitstellung serieller Ports, die gleich oder größer als 3 ist, ist jedoch schwierig.
Die Fig. 3 zeigt die Bereitstellung von mehreren seriellen Ports. Man hat in Erwägung gezogen, daß die Schieberegister SR1, SR2 und SR3, die in Fig. 3 gezeigt sind, parallel mit den Spaltenverbindungsleitungen des Speichers 1 verbunden werden, und die Ports der seriellen Ausgänge SO1, SO2 und SO3 werden aus den entsprechenden Schieberegistern herausgeführt. Zu den Schieberegistern SR1, SR2 und SR3 werden Schiebetakte SCK1, SCK2 und SCK3 geliefert, und parallele Ladesignale LD1, LD2 und LD3 werden von einer Steuerschaltung 4 abgegeben. Zusätzlich werden obere Bits AU1, AU2 und AU3 von Adressen entsprechend den entsprechenden Ports zur Auswahleinrichtung 3 gegeben, wobei ein Bit dieser oberen Bits durch ein Steuersignal von der Steuerschaltung 4 ausgewählt wird.
Beispielsweise wird als Antwort auf die Auswahl des oberen Bits AU1 durch die Auswahleinrichtung 3 das Ladesignal LD1 zum Schieberegister SR1 geführt. Als Folge davon werden Reihendaten, auf die durch das AU1 zugegriffen wird, parallel in das Schieberegister SR1 geladen. Die Daten des Schieberegisters SR1 werden als serielle Daten SO1 mit dem Schiebetakt SCK1 ausgegeben.
Bei dem in Fig. 3 gezeigten Aufbau müssen die Spaltenverbindungsleitungen die drei Schieberegister SR1, SR2 und SR3 ansteuern. Somit wird das Laden auf diesen Spaltverbindungsleitungen schwer im Vergleich zur Ansteuerung lediglich eines Schieberegisters. Eine leistungsfähige Ansteuereinrichtung (Pufferschaltung) besitzt eine große Fläche, wie in Fig. 4A gezeigt ist. Alternativ ist es, wie in Fig. 4B oder 4C gezeigt ist, möglich&sub1; eine Ansteuereinrichtung einer mittleren Art oder drei Ansteuereinrichtungen zu verwenden, um eine vergrößerte Ansteuerkapazität zu ermöglichen. Jedoch ist in jedem der dieser Strukturen, die in Fig. 4 gezeigt sind, die Schaltungsgröße so groß, daß ihre Einbettung in den Speicher nicht praktikabel ist. Als Folge davon ist die Realisierung eines Multiportspeichers, der viele serielle Ports besitzt, nicht erreicht worden.
Es ist daher eine Aufgabe der Erfindung, einen Multiportspeicher bereitzustellen, der eine größere Anzahl (P) von seriellen Ports besitzt.
Die EP-A 0171518 offenbart einen Multiportspeicher nach dem Oberbegriff des Patentanspruchs 1.
Erfindungsgemäß wird ein Multiportspeicher bereitgestellt, der aufweist:
ein Erst-Register, dessen Eingänge mit entsprechenden Verbindungsleitungen entweder der Reihen oder Spalten eines Halbleiterspeichers verbunden sind;
ein Zweit-Register, dessen Eingänge mit entsprechenden Ausgängen des Erst-Registers verbunden sind und das eine serielle Verschiebung gestattet;
einen Port, der an einem seriellen Anschluß des Zweit-Registers vorgesehen ist; und
eine Steuereinrichtung, um das Adressieren des Halbleiterspeichers und den Betrieb des Erst- und Zweit- Registers zu steuern;
dadurch gekennzeichnet, daß
der Multiportspeicher eine größere Anzahl P von Erst- Registern besitzt, wobei die Eingänge eines ersten der P Erst-Register mit den entsprechenden Verbindungsleitungen entweder der Reihen oder Spalten des Halbleiterspeichers verbunden sind und die Eingänge des oder jedes folgenden der P Erst-Register mit entsprechenden Ausgängen des vorhergehenden der P Erst-Register verbunden sind;
der Multiportspeicher außerdem eine größere Anzahl P von Zweit-Registern aufweist, wobei die Eingänge eines jeden der P Zweit-Register mit den entsprechenden Ausgängen eines entsprechenden der P Erst-Register verbunden sind;
jedes der P Zweit-Register eine serielle Verschiebung erlaubt, und ein entsprechender Port an einem seriellen Anschluß eines jeden der P Zweit-Register vorgesehen ist; und
die Steuereinrichtung bewirkt, daß eine Adresse entweder an die Spalten oder Reihen des Halbleiterspeichers geliefert wird, um eine parallele Ladung in das erste der P Erst-Register zu bewirken, und um einen Verschiebebetrieb zur sequentiellen Bewirkung einer parallelen Ladung in den Rest der P Erst-Register oder um eine Ladung in die Zweit-Register zu bewirken.
Ausführungsformen der Erfindung werden anschließend durch ein Ausführungsbeispiel mit Hilfe der Zeichnungen beschrieben, in denen:
Fig. 1 ein Blockdiagramm eines herkömmlichen Halbleiterspeichers ist;
Fig. 2 ein Blockdiagramm eines Dualportspeichers ist;
Fig. 3 eine Konzeption eines Blockdiagramms für einen Multiportspeicher ist;
Fig. 4 ein Blockdiagramm ist, welches zur Erklärung eines Problems verwendet wird, welches bei dem Aufbau nach Fig. 3 auftritt;
Fig. 5 ein Blockdiagramm einer Ausführungsform der Erfindung ist;
Fig. 6 ein Zeitablaufdiagrainm der Ausführungsform von Fig. 5 ist; und
Fig. 7 ein Blockdiagramm einer anderen Ausführungsform der Erfindung ist.
Eine Ausführungsform dieser Erfindung wird nun mit Hilfe von Fig. 5 und 6 beschrieben, wobei Fig. 5 ein schematisches Blockdiagramm des Aufbaus dieser Ausführungsform und Fig. 6 ein Zeitablaufdiagramm für diese Ausführungsform ist.
In Fig. 5 besitzt ein Halbleiterspeicher 1 Elemente, die die Form einer Matrix mit N-Reihen und M-Spalten haben. Eine Reihe des Speichers 1 wird durch das Ausgangssignal eiens Decodierers 2 ausgewählt. Um die Darstellung und Erklärung zu vereinfachen, ist diese Ausführungsform auf einen Aufbau und einen Betrieb beschränkt, bei dem nur gelesen wird. Aus den gleichen Gründen ist auf die Darstellung eines Ports mit wahlfreiem Zugriff in der Zeichnung verzichtet worden.
Die oberen Bits einer Adresse, die in einer Auswahleinrichtung 3 ausgewählt werden, werden zum Decodierer 2 geliefert. Beispielsweise werden drei obere Bits AU1, AU2 und AU3 an die Auswahleinrichtung 3 ausgegeben. Die Bitzahl jeder der oberen Bits sind log&sub2; N Bits. Die Auswahleinrichtung 3 wird durch ein Steuersignal von einer Steuerschaltung 4 gesteuert.
M Verbindungsleitungen des Speichers 1, von denen Lesedaten einer Reihe erzeugt werden, sind mit Eingangsanschlüssen eines Registers R1 verbunden. Eingangsanschlüsse eines Registers R2 sind mit M Ausgangsanschlüssen des Registers R1 verbunden. Eingangsanschlüsse eines Registers R3 sind mit M Ausgangsanschlüssen des Registers R2 verbunden. Ein Schiebetakt SFT wird an diese Register R1, R2 und R3 zur vertikalen Verschiebung in Fig. 5 ausgegeben. Parallele Eingangsanschlüsse der Schieberegister SR1, SR2 und SR3 sind jeweils mit den Ausgangsanschlüssen der Register R1, R2 bzw. R3 verbunden.
Zu den Schieberegistern SR1, SR2 bzw. SR3 werden parallele Ladesignale LD1, LD2 und LD3 von der Steuerschaltung 4 geliefert. Die Ausgangssignale der Register werden in die entsprechenden Schieberegister im Zeittakt der parallelen Ladesignale geladen. Die Schiebetakte SCK1, SCK2 und SCK3 werden jeweils zu den Schieberegistern SR1, SR2 bzw. SR3 geliefert, und der Inhalt der Schieberegister wird als serielles Ausgangssignal SO1, SO2 und SO3 durch die Schiebetakte erzeugt. Die Schiebetakte SCK1, SCK2 und SCK3 haben eine höhere Betriebsfrequenz als die Zugriffsoperation für den Speicher 1. In diesem Beispiel, wenn man annimmt, daß die Zugriffszeit des Speichers 1 gleich T/3 ist, wird als Taktperiode T/3 gewählt. "T" ist der Operationszyklus des Multiportspeichers. Dieser Takt wird nicht nur als Takt für die Steuerschaltung 4 verwendet, sondern auch als Schiebetakt für die Register R1, R2 und R3.
Wie im Zeitablaufdiagramm von Fig. 6 gezeigt ist, werden bei der oben beschriebenen Ausführungsform die oberen Bits einer Adresse durch ein Steuersignal von der Steuerschaltung 4 in der Auswahleinrichtung in einer abnehmenden Reihenfolge (d.h., in der Reihenfolge AU3, AU2, AU1) ausgewählt. Bei diesem Vorgang wird der Schiebetakt SFT von der Steuerschaltung 4 erzeugt, so daß die Register R1, R2 und R3 sequentiell verstellt werden. Die Register R1, R2 und R3 arbeiten ähnlich wie die Schieberegister. Im Zeitpunkt der Beendigung der drei Reihenzugriffe wird der Inhalt der Register R1, R2 und R3 in die Schieberegister SR1, SR2 und SR3 parallel geladen. In Fig. 6 bilden [AU1] [AU2] [AU3] Daten, die in die Adresse AU1, AU2 und AU3 geschrieben wurden. Der Inhalt der Schieberegister SR1, SR2 und SR3 wird als serielles Ausgangssignal SO1, SO2 und SO3 ausgegeben. In Fig. 6 werden die Schiebetakte zu den Schieberegistern SR1, SR2 und SR3 ausgegeben, und beispielsweise werden 8 Bits von [AU1] [AU2] [AU3] ausgegeben.
Die Steuerung der Steuerschaltung 4 erzeugt Steuersignale, die in einer bestimmten Sequenz wiederholt werden. In diesem Fall werden die parallelen Ladesignale LD1, LD2 und LD3 nicht selektiv an die Ports ausgegeben, für welche der Zugriff nicht notwendig ist.
Bei dieser Ausführungsform besteht die Einschränkung, daß nur eine Ladung für jeden Port für P Zyklen zugelassen ist, wo P die Anzahl der seriellen Ports ist. Wenn jedoch P nicht eine große Zahl ist, wie dies allgemein der Fall ist, und wenn der Zugriff zu den seriellen Ports aufeinanderfolgend bis zu einem bestimmten Grad durchgeführt wird, spielt eine solche Einschränkung keine Rolle. Da der Kontinuitätsgrad des Zugriffs bei der Bildverarbeitung hoch ist, ist der Einfluß der Einschränkung auf den Zugriff klein. Wenn beispielsweise zehn serielle Ports für einen Speicher 1 von 10 Kilobits von (M = 100 Bits, N = 100 Bits) vorgesehen sind, werden 100-Bitdaten seriell von jedem Port ausgegeben, und es ist ein freier Zugriff zu jedem Port im wesentlichen möglich, sogar dann, wenn 10 Ports verwendet werden.
Es kann ein Layout, wo die Register und die Schieberegister nicht nur auf der unteren Seite des Speichers 1 in Fig. 5 angeordnet sind, sondern auch auf der oberen Seite, verwendet werden.
Fig. 7 zeigt eine andere Ausführungsform der Erfindung. Auf der unteren Seite des Speichers 1 sind die Verbindungsleitungen des Speichers 1 gleich wie Fig. 5. Register R1R, R2R und R3R und Schieberegister SR1R, SR2R und SR3R in bezug auf die Ports, von denen die Leseausgangssignale SO1, SO2 und SO3 herausgenommen werden, sind mit diesen M Verbindungs leitungen verbunden.
Auf der oberen Seite des Speichers 1 sind parallele Ausgangsanschlüsse eines Registers R3W mit den Spaltenverbindungsleitungen verbunden. Mit den parallelen Eingangsanschlüssen des Registers R3W sind parallele Ausgangsanschlüsse eines Registers R2W verbunden. Mit den parallelen Eingangsanschlüssen des Registers R2W sind parallele Ausgangsanschlüsse eiens Registers R1W verbunden. Mit jedem Register sind Ausgangsanschlüsse der Schieberegister SR1W, SR2W und SR3W verbunden. Auf diese Weise kann der Dateneinschreibtransfer von den Schieberegistern SR1W, SR2W und SR3W zu den Registern R1W, R2W und R3W durch ein paralleles Ladesignal LDW erreicht werden.
Serielle Einschreibdaten SI1, SI2 und SI3 werden zu den Schieberegistern SR1W, SR2W und SR3W geliefert.
Um die Einschreiboperation durchzuführen, wird ein Steuersignal WE von der Steuerschaltung 4 zum Speicher 1 geliefert. Die Steuerschaltung 4 erzeugt die Schiebetakte SFTW, SFTR und parallele Ladesignale LDW, LD1, LD2 und LD3.
Bei der in Fig. 7 gezeigten Ausführungsform können Multiports für das Einschreiben und Multiports für das Lesen vorgesehen sein.
Hier ist die Anzahl der Ports nicht auf drei beschränkt. Anstelle der Auswahleinrichtung 3 zur Auswahl der oberen Bits einer Adresse kann ein Aufbau, bei dem mehrere obere Bits über einen Busspeicher an einen gemeinsamen Bus ausgegeben werden, verwendet werden.
Die Erfindung stellt einen Multiportspeicher bereit, der zur Bildverarbeitung geeignet ist, da die Ansteuerung für nur ein Register im Speicher 1 benötigt wird, was den Ladevorgang reduziert.
Somit wurden Ausführungsformen eines Multiportspeichers beschrieben, der aufweist:
P parallel geschaltete Register (M Bitbreite), von denen das erste mit der Reihen- oder Spaltenleitung eines Halbleiterspeichers verbunden ist;
P Zweit-Register (M Bitbreite), die jeweils mit dem Ausgang eines entsprechenden der P parallel geschalteten Register verbunden ist;
P serielle Ausgangsports, die jeweils an seriellen Anschlüssen der Zweit-Register vorgesehen sind; und
eine Steuereinrichtung, damit die Adressen entsprechend den Ports an die andere der Reihen oder Spalten selektiv ausgegeben werden, um ein paralleles Laden in parallel geschaltete Register oder zweite Register zu veranlassen und um einen Schiebebetrieb der parallel geschalteten Register zu veranlassen.
Es ist selbstverständlich, daß die Erfindung nicht auf diese speziellen Ausführungsformen, die oben beschrieben wurden, beschränkt ist, und daß verschiedene Änderungen und Modifikationen durch geführt werden können, ohne den Rahmen der Erfindung zu verlassen. Obwohl beispielsweise gezeigt ist, daß die Lese/Schreibmultiports mit den Spaltverbindungsleitungen des Speichers verbunden sind, könnte der Speicher auch so angeordnet sein, daß die Multiports mit den Reihenverbindungsleitungen verbunden sind.

Claims

1. Multiportspeicher, der aufweist:

ein Erst-Register (R1), dessen Eingänge mit entsprechenden Verbindungsleitungen entweder der Reihen oder Spalten eines Halbleiterspeichers (1) verbunden sind;

ein Zweit-Register (SR1), dessen Eingänge mit entsprechenden Ausgängen des Erst-Registers verbunden sind und das eine serielle Verschiebung gestattet;

einen Port, der an einem seriellen Anschluß (SO1) des Zweit-Registers (SR1) vorgesehen ist; und

eine Steuereinrichtung (4), um das Adressieren des Halbleiterspeichers (1) und den Betrieb des Erst- und Zweit- Registers (R1, SR1) zu steuern;

dadurch gekennzeichnet, daß

der Multiportspeicher eine größere Anzahl P von Erst- Registern (R1, R2, R3) besitzt, wobei die Eingänge eines ersten (R1) der P Erst-Register mit den entsprechenden Verbindungsleitungen entweder der Reihen oder Spalten des Halbleiterspeichers (1) verbunden sind und die Eingänge des oder jedes folgenden (beispielsweise R2) der P Erst-Register mit entsprechenden Ausgängen des vorhergehenden (beispielsweise R1) der P Erst-Register verbunden sind;

der Multiportspeicher außerdem eine größere Anzahl P von Zweit-Registern (SR1, SR2, SR3) aufweist, wobei die Eingänge eines jeden der P Zweit-Register (SR1, SR2, SR3) mit den entsprechenden Ausgängen eines entsprechenden der P Erst- Register (R1, R2, R3) verbunden sind;

jedes der P Zweit-Register (SR1, SR2, SR3) eine serielle Verschiebung erlaubt, und ein entsprechender Port an einem seriellen Anschluß (801, 802, 803) eines jeden der P Zweit-Register (SR1, SR2, SR3) vorgesehen ist; und

die Steuereinrichtung (4) bewirkt, daß eine Adresse entweder an die Spalten oder Reihen des Halbleiterspeichers geliefert wird, um eine parallele Ladung in das erste der P Erst-Register (R1, R2, R3) zu bewirken, und um einen Verschiebebetrieb zur sequentiellen Bewirkung einer parallelen Ladung in den Rest der P Erst-Register (R1, R2, R3) oder um eine Ladung in die Zweit-Register (SR1, SR2, SR3) zu bewirken&sub4;

2. Multiportspeicher nach Anspruch 1, wobei die Adresse eine Leseadresse ist.

3. Multiportspeicher nach Anspruch 2, der aufweist:

mehrere Schieberegister (SR1W, SR2W, SR3W), die mit Schreibdaten beliefert werden; und

mehrere Register (R1W, R2W, R3W), die jeweils Eingänge haben, die mit Ausgängen eines entsprechenden der Schieberegister (SR1W, SR2W, SR3W) verbunden sind, wobei Ausgänge eines Schlußregisters (R3W) von mehreren Registern (R1W, R2W, R3W) mit Verbindungsleitungen entweder der Reihen oder Spalten des Halbleiterspeichers (1) verbunden sind und Ausgänge des oder jedes vorhergehenden (zum Beispiel R2W) der mehreren Register (R1W, R2W, R3W) mit Eingängen des nachfolgenden (z.B. R3W) der mehreren Register (R1W, R2W, R3W) verbunden sind.

4. Multiportspeicher nach einem der vorhergehenden Ansprüche, der einen Port mit wahlfreiem Zugriff hat.