JPS63136391A

JPS63136391A - 半導体メモリ装置

Info

Publication number: JPS63136391A
Application number: JP61284811A
Authority: JP
Inventors: Kazuhiro Nakada; 和宏中田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-11-27
Filing date: 1986-11-27
Publication date: 1988-06-08
Also published as: US4870621A; EP0270028A3; EP0270028A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は半導体メモリ装置に関し、特にランダムボート
とシリアルボートとを有する、画像処理用デュアルポー
トメモリのシリアルアドレスデコーダに関する。

〈従来の技術〉近年、半導体メモリ装置の大容量化と、高速化に伴い、
ＣＲＴなどのディスプレイ装置のフレームバッファ用メ
モリに適した機能を有する画像用メモリの開発が進んで
いる。特に、コンピュータのＣＲＴ用に適した画像用メ
モリは、中央処理袋！Ｉ（以下ＣＰＵ）からのアクセス
に使用される通常のランダムアクセスボート（ランダム
ボート）と、ＣＲＴコントローラからアクセスできるシ
リアルアクセスボート（シリアルボート）を持ち、デュ
アルポートメモリ装置と呼ばれる。第４図に従来のデュ
アルポートメモリ装置の構成をブロック図で示す、１は
シリアルボート制御の外部信号入力端子、２はランダム
ボート制御の外部信号入力端子、３は入力端子１に入力
された外部信号により制御されるシリアル・ボート制御
部、４は入力端子２に入力された外部信号により制御さ
れるランダム・ボート制御部、５はシリアルボート制御
部３により制御されシフトレジスタにスタートアドレス
を与えるスタート・アドレス・デコーダ、６はシリアル
・ポート制御部３により制御されシリアルにラインバッ
ファをアクセスするシフトレジスタ、７はシリアル・ボ
ート制御部３により制御されメモリ・セル・アレイのロ
ウ方向の１行分のデータをリード・ライト転送するシリ
アルアドレスを有するラインバッファ、８はセンスアン
プ、９はメモリ・セル・アレイ、１０はランダム・ポー
ト制御部４よりカラムアドレス信号を得てカラム方向の
アドレスを発生するカラム・デコーダ、１１はランダム
・ボート制御部４よりロウアドレス信号を得てロウ方向
のアドレスを発生するロウ・デコーダ、１２はシフトレ
ジスタ６により指定されたシリアルアドレスのラインバ
ッファとデータの入出力を行なうシリアル・ボート入出
力バッファ、１３はロウ・デコーダとカラム・デコーダ
とにより指定されたアドレスのメモリ・セルとデータの
入出力を行なうランダム・ボート人出カバソファ、１４
はシリアル・ポート人出カバソファ１２に接続されたデ
ータ入出力端子、１５はランダム・ポート入出力バッフ
ァ１３に接続されたデータ入出力端子、１６はスタート
・アドレス・デコーダ５とシフトレジスタ６とから成る
シリアル・アドレス・デコーダである。

第５図の外部信号の波形図を用いて第４図に示したデュ
アルポートメモリの動作を説明する。デュアルポートメ
モリは第５図に示したデータ転送サイクル時にロウアド
レスストローブ信号（ＲＡＳ（バー））の立ち下リエッ
ヂでとり込まれたロウアドレス信号により指定されるメ
モリ・セル・アレイの１行分のデータを、データ転送制
御信号（ＤＴ　（バー））の立ち上りエッヂでラインバ
ッファ７に転送する。その後はコラムアドレスストロー
ブ信号（ＣＡＳ（バー））の立ち下リエッヂでとり込ま
れたカラムアドレス信号により指定されるラインバッフ
ァ７のデータをシリアルアクセス用の信号ＳＣの立ち上
りにより読み出す、さらにシリアルアクセス信号ＳＣの
次の立ち上りエッヂにより次のアドレスのラインバッフ
ァ７のデータを読み出すことができ、シリアルアクセス
信号ＳＣのサイクルを繰り返すことによりラインバッフ
ァ７に貯えられた１行分のデータをシリアルに読み出す
ことが可能となる。

第６図に従来例のシリアルアドレスデコーダのブロック
図を示す、１８はスタートアドレス信号端子１７に接続
されたスタートアドレスデコーダ、２１はスタートアド
レスデコーダ１８の出力線１９及びシフトレジスタ制御
信号線群２０が接続されてなるシリアルアドレスと等し
い段数をもつシフトレジスタ、２３はシフトレジスタ２
１の出力線２２により選択されるラインバッファである
。

第６図を用いてシリアルアドレスデコーダの動作を説明
する。データ転送サイクルにおいてコラムアドレススト
ローブ信号の立ち下リエッヂでとり込まれたカラムアド
レス信号はスタートアドレス信号としてスタートアドレ
スデコーダ１８に入力される。このスタートアドレス信
号はデータ転送制御信号ＤＴ（バー）の立ち上りエッヂ
でラインバッファ２３に転送されるデータのうち最初に
読み出すデータのシリアルアドレスを指定する。

ここでスタートアドレスデコーダ１８はただ一つの出力
線１９を活性化し、シフトレジスタ２１のただ一つの出
力線２２を活性化するわけであるが、出力線１９及び出
力線２２を活性化するタイミングはデータ転送が完了し
た直後であり、また転送されたデータが読み出される直
前でなければならない。なぜならばシリアルデータを間
断なく読み出せるようにデータ転送制御信号ＤＴ（バー
）はシリアルアクセス信号ＳＣに同期されており。

データ転送完了以前に出力線１９及び出力線２２が活性
化すればスタートアドレス信号によって指定されたシリ
アルアドレスより旧データが読み出されるからである。

〈発明の解決しようとする問題点〉上述した従来のシリアルアドレスデコーダは、スタート
アドレスデコーダとシフトレジスタとを組み合わせた複
雑な構造となっており、また制御信号を発生する回路を
多数必要とするため、半導体メモリ装置においてチップ
面積と消費電力の増大を招くという問題点がある。

したがって、本発明の目的はチップ面積の減少と消費電
力の減少を図れる半導体メモリ装置を提供することであ
る。

〈問題点を解決するための手段〉本発明のシリアルアドレスデコーダはロウデコーダとカ
ラムデコーダがランダムポート制御部により制御され、
前記ロウデコーダによって選択されたメモリ・セル・ア
レイの１行分のデータはセンスアンプにより増幅され、
前記増幅された１行分のデータはシリアルポート制御部
によりラインバッファに転送され、前記ラインバッファ
はシリアルアドレスデコーダにより選択されたシリアル
アドレスからデータのリード／ライトが行なわれる半導
体メモリ装置において、前記シリアルアドレスデコーダ
は、シフトレジスタと、シリアルアドレスのスタートア
ドレスを与える回路としてカラムデコーダのデコード信
号を前記シリアルポート制御部からの制御信号によりス
タートアドレス信号として与える回路とから成る。

く作用〉上記構成により本発明に係わる半導体メモリ装置はシリ
アルアドレスデコーダのうちスタートアドレスデコーダ
をランダムポートのカラムデコーダで代用することがで
き、その際、リアルタイムデータ転送を実現可能とする
回路をシフトレジスタ内にとり込むことができた。

〈実施例〉次に、本発明について図面を参照して説明する。

第１図に本発明の第１実施例に係るシリアルアドレスデ
コーダのデュアルポートメモリの構成を示す。シリアル
アドレスデコーダ１６の構成が異なる点と、カラムデコ
ーダ１０の出力をシリアルアドレスデコーダ１６に入力
している点が、第４図に示された従来例と異なる。２４
はデコーダ部分を持たないスタートアドレス発生回路で
ある。

第１図と第５図を用いて本発明の第１実施例のシリアル
アドレスデコーダの動作を説明する。第５図に示したデ
ータ転送サイクルにおいて与えられたカラムアドレス信
号は通常のランダムアクセスと同様にカラムデコーダ１
０に入力され任意のカラムアドレスを選択するわけであ
るが、このカラムデコーダ１０のデコード出力をスター
トアドレス発生回路２４に入力する。スタートアドレス
発生回路２４はシリアルポート制御部３からの制御信号
によりスタートアドレスをシフトレジスタに与える。

第２図に本発明の第１実施例のシリアルアドレスデコー
ダで３段のシフトレジスタを有する場合を論理記号を用
いた図で示す、２５．２６．２７はカラムデコーダのデ
コード出力Ｙｓｉ、Ｙｓｉ＋１．Ｙｓｉ＋２とシリアル
ポート制御部の出力ＳＨＳが接続されてなるアンドゲー
トであり、２８．２９．３０は前段のシフトレジスタの
出力５Ｓｉ−１、ＳＳｉ、ＳＳｉ＋１とシリアルボート
制御部の出力ＳＨＡもしくはＳＨＢが交互に接続されて
なるアンドゲート、３１．３２．３３は次段のシフトレ
ジスタの出力ＳＳｉ＋１．８Ｓｉ＋２、ＳＳｉ＋３とシ
リアルボート制御部の出力Ｒ８が接続されてなるオアゲ
ート、３４．３５．３６は２５．２６．２７．２８．２
９，３０のアンドゲートの出力と３１．３２．３３のオ
アゲートの出力とがそれぞれ接続されてなるＲＳフリッ
プフロップである。第３図に第２図に示したシリアルア
ドレスデコーダを制御する信号の波形図を示す、第３図
を用いて第２図のシリアルアドレスデコーダの説明を行
なう、Ｒ８はデータ転送制御信号ＤＴ（バー）が立ち上
ってからシリアルポート制御部で発生されるワンショッ
トの信号であり、全てのシフトレジスタをリセットする
。ＳＨ８はデータ転送制御信号ＤＴ（バー）が立ち上っ
た後、最初のシリアルアクセス信号ＳＣの１サイクルに
同期して活性化される信号であり、カラムデコーダのデ
コード出力としてＹＳｉが選択されたとすると、デコー
ド出力Ｙｓｉとのアンド出力がスタートアドレス信号と
して唯一のシフトレジスタＳＳｉを選択する。ＳＨＡと
ＳＨＢはデータ転送制御信号ＤＴ（バー）が立ち上って
から２番目以降のシリアルアクセス信号ＳＣの１サイク
ルに同期して交互に活性化される信号であり、偶数アド
レスのシフトレジスタにはＳＨＡ、奇数アドレスのシフ
トレジスタにはＳＨＢが接続される。この二つのシフト
レジスタ駆動信号ＳＨＡ、ＳＨＢによりスタートアドレ
ス駆動信号ＳＨ８により駆動されたシフトレジスタＳＳ
ｉ以降のシフトレジスタがＳＳｉ＋１、ＳＳｉ＋２の順
に駆動される。

第７図は本発明の第２実施例のシリアル・アドレス・デ
コーダで３段のシフトレジスタを有する場合をトランジ
スタと論理記号を用いた図で示す。

第１実施例と異なっている点はカラムデコーダのデコー
ド出力によりスタートアドレスを与える部分と、Ｒ５に
より全てのシフトレジスタをリセットする部分であり、
ＳＨＡ、ＳＨＢによりつぎつぎにシフトレジスタを駆動
している部分は同一である。３７〜４２はＰチャンネル
ＭＯＳトランジスタであり、４３〜４８はＮチャンネル
ＭＯＳトランジスタ、４９〜５１はインバータゲートで
あり、第７図に示すようにデコーダ出力ＹＳｉ、ＹＳｉ
＋１、ＹＳｉ＋２に接続される一対のＰチャンネルＭＯ
Ｓトランジスタと、Ｎチャンネタ−ＯＳトラフジ久ター
が、リセット信号Ｒ５の反転信号Ｒ８（バー）に接続さ
れたＰチャンネルＭＯＳトランジスタと、リセット信号
Ｒ８に接続されたＮチャンネルＭＯＳトランジスタを介
して接点５２〜５４に接続されている。第８図に第７図
に示したシリアル・アドレス・デコーダを制御する信号
の波形図を示す、第８図を用いて第７図のシリアル・ア
ドレス・デコーダの説明を行なう、Ｒ５はデータ転送制
御信号ＤＴ（バー）の立ち上りエッヂで活性化され、シ
リアルアクセス信号ＳＣの２回目の立ち上りエッヂでリ
セットされる信号である。デコーダ出力ＹＳｉが選択さ
れるとＮチャンネルＭＯＳトランジスタ４４がオンし、
ＰチャンネルＭＯＳトランジスタ３９，４１がオンする
。

リセット信号Ｒ８の反転信号Ｒ５（バー）によりＰチャ
ンネルＭＯＳトランジスタ３８．４０．４２がオンし、
リセット信号Ｒ８によりＮチャンネルＭＯＳトランジス
タ４３．４５．４７がオンする。従って、接点は５３．
５４はハイレベルとなり、接点５２はロウレベルとなり
、シフトレジスタＳＳｉが最初に選択され、その他のシ
フトレジスタＳＳｉ＋１、ＳＳｉ＋２はリセットされる
。

以降は第１実施例で説明したようにＳＨＡ、ＳＨＢによ
りシフトレジスタが選択、駆動される。

〈発明の効果〉以上説明したように本発明はシリアル・アドレス・デコ
ーダのスタートアドレスデコーダを、カラムデコーダの
デコード出力に接続し、シリアルポート制御部により制
御される簡単な回路に代えることにより、スタートアド
レスデコーダと、スタートアドレスデコーダを制御する
制御回路に要するチップ面積と消費電力を低減できる効
果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例のシリアルアドレスデコー
ダを示すブロック図、第２図は第１図のシリアルアドレスデコーダを示す論理
回路図、第３図は第２図のシリアルアドレスデコーダの波形図。第４図は従来のシリアルアドレスデコーダを示すブロッ
ク図、第５図は外部信号の波形図、第６図は第４図の一部を拡大詳示したブロック図、第７図は本発明の第２実施例のシリアルアドレスデコー
ダを示す回路図、第８図は第２実施例の動作を説明するための波形図であ
る。１．２・・・外部信号入力端子、３・・・シリアルポート制御部、４・・・ランダムポート制御部、５・・・スタートアドレスデコーダ、６・・・シフトレジスタ、７・・・ラインバッファ、８・・・センスアンプ、９・・・メモリ・セル・アレイ。１０・・・カラムデコーダ、１１・・・ロウデコーダ、１２・・・シリアルポート入出力バッファ、１３・・・
ランダムポート入出力バッファ、１４．１５・・・デー
タ入出力端子、１６・・・シリアルアドレスデコーダ、１７・・・スタ
ートアドレス信号端子、１８・・・スタートアドレスデ
コーダ、１９・・・スタートアドレスデコーダ１８の出
力線。２０・・・シフトレジスタ制御信号線群、２１・・・シ
フトレジスタ、２２・・・シフトレジスタ２１の出力線、２３・・・ラ
インバッファ、２４・・・スタートアドレス発生回路、２５〜２７・・
・カラムデコーダの出力、２８〜３０・・・アンドゲー
ト、３１〜３３・・・オアゲート。３４〜３６・・・ＲＳフリップフロップ。３７〜４２・・・ＰチャンネルＭＯＳトランジスタ、４３〜４８・・・ＮチャンネルＭＯＳトランジスタ。４９〜５１・・・インバータゲート、５２〜５４・・・インバータゲート４９〜５１に接続さ
れる接点。第６ｙａ

Claims

【特許請求の範囲】

（１）ロウデコーダとカラムデコーダはランダムポート
制御部により制御され、前記ロウデコーダによって選択
されたメモリ・セル・アレイの１行分のデータはセンス
アンプにより増幅され、前記増幅された１行分のデータ
はシリアルポート制御部によりラインバッファに転送さ
れ、前記ラインバッファはシリアルアドレスデコーダに
より選択されたシリアルアドレスに基づきデータのリー
ド／ライトを行う半導体メモリ装置において、前記シリ
アルアドレスデコーダは、シフトレジスタと、カラムデ
コーダのデコード信号を前記シリアルポート制御部から
の制御信号にしたがいスタートアドレス信号として与え
るスタートアドレス信号発生回路とから成ることを特徴
とする半導体メモリ装置。
（２）上記スタートアドレス信号発生回路は、ソース電
極を電源に接続しゲート電極をカラムデコーダのデコー
ド信号端子に接続しドレイン電極を第１の接点に接続し
た第１のＰチャンネルＭＯＳトランジスタと、ソース電
極を第１の接点に接続しゲート電極を第１の入力信号端
子に接続しドレイン電極を第２の接点に接続した第２の
ＰチャンネルＭＯＳトランジスタと、ドレイン電極を第
２の接点に接続しゲート電極を第２の入力信号端子に接
続しソース電極を第３の接点に接続した第３のＮチャン
ネルＭＯＳトランジスタと、ドレイン電極を第３の接点
に接続しゲート電極を前記カラムデコーダのデコード信
号端子に接続しソース電極をグランドに接続した第４の
ＮチャンネルＭＯＳトランジスタとから成り、前記スタ
ートアドレス信号発生回路はシフトレジスタの各段に設
置され、前記第２の入力信号は前記シフトレジスタにス
タートアドレスを与える時のみハイレベルとなる信号で
あり、前記第１の入力信号は前記第２の入力信号の反転
信号であり、前記カラムデコーダのデコード信号により
選択されるシフトレジスタにのみスタートアドレス信号
を与える特許請求の範囲第１項記載の半導体メモリ装置
。