-
Gebiet der
Erfindung
-
Die
vorliegende Erfindung betrifft eine Halbleiter-Speichervorrichtung, und insbesondere
eine Halbleiter-Speichervorrichtung,
die für
einen taktsynchronen Direktzugriffsspeicher geeignet ist, der Daten
mit hoher Geschwindigkeit und beliebig ausgeben kann.
-
Hintergrund
der Erfindung
-
Aufgrund
des kürzlich
erzielten Fortschritts bei höheren
Verarbeitungsgeschwindigkeiten wurde ein Mikroprozessor mit einer
primären
Speichervorrichtung angegeben, die eine große Kapazität hat. Zusammen mit der primären Speichervorrichtung
hoher Kapazität
ist eine Speichervorrichtung vorgeschlagen worden, die für einen
Datenzugriff mit hoher Geschwindigkeit befähigt ist, wobei gleichzeitig
die Beliebigkeitscharakteristika des Datenzugriffs geopfert werden,
um das Problem des Engpasses hinsichtlich der niedrigen Verarbeitungsgeschwindigkeit
infolge der niedrigen Zugriffsgeschwindigkeit seitens der externen
Speichervorrichtung zu lösen.
-
Ein
Beispiel der oben beschriebenen Speichervorrichtung wurde von den
gleichen Erfindern in der japanischen Patentanmeldung Nr. 3-255354
(JP-A-5002873) vorgeschlagen, in der eine Adresse innerhalb einer vorgegebenen
Anzahl von Zyklen eines dem System gelieferten Grundtaktes beschafft
wird, und in der eine weitere Dateneingabe und -Ausgabe eine vorgegebene
Anzahl von Zyklen nach dem Zyklus beginnt, in dem die Adresse angefordert
wurde. Darüber
hinaus offenbart die japanische Patentanmeldung Nr. 4-638135 eine Speichervorrichtung,
die mit internen Datenregistern ausgestattet ist und wie folgt arbeitet:
eine Gruppe von Zugriffsdaten wird vorübergehend in den internen Registern
für den
Datenzugriff zwischen der Außenseite
und den Speicherzellen gespeichert. Die in den Registern zu speichernden
Daten werden durch Verwürfelungsschaltungen
ausgewählt,
d.h. eine Verwürfelungssteuerschaltung
steuert die Verwürfelungsschaltungen,
so dass Zugriffsdaten zyklisch in den entsprechenden Registern bei
einer vorgegebenen Sequenz für
jeden Zyklus eines Taktsignals gespeichert werden können. Ferner
werden die Daten zwischen der Außenseite und den Registern über einen
Eingangs-/Ausgangspuffer eingegeben und ausgegeben. Als Reaktion
auf eine Kopfadresse, die den Beginn des Datenzugriffs anzeigt,
wird eine vorgegebene Auswahlsequenz der Verwürfelungsschaltungen bestimmt.
-
Die
oben angegebene Halbleiter-Speichervorrichtung wird im folgenden
im einzelnen unter Bezug auf 4 beschrieben.
In 4 wählt
ein Spaltendecodierer 1 einen der Zellenblöcke CB1
bis CB5 eines Speicherkerns 2 aus. Jeder der Zellenblöcke CB1
bis CB5 hat vier Spalten CM1 bis CM4. Daten, die in den vier Spalten
CM1 bis CM4 einer der Zellenblöcke
CB1 bis CB5 (vom Spaltendecodierer 1 ausgewählt) gespeichert sind,
werden gleichzeitig in die Datenleitungen DLN ausgegeben. Die Daten
in den Datenleitungen DLN werden übertragen und lesen/schreiben über einen
Datenpuffer 4 in die/aus den Datenleitungen RWD. Die Lese-/Schreib-Datenleitungen
RWD sind über
die Verwürfelungsschaltungen 61 bzw. 62 mit
den Datenregistern 51 und 52 verbunden. Eine Verwürfelungssteuerschaltung 7 steuert
die zwei Verwürfelungsschaltungen 61 und 62,
so daß die
Daten in der Lese-/Schreib-Datenleitung RWD selektiv 2-bitweise
in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 bzw. 52 gespeichert
werden können.
Die in den Datenregistern 51 und 52 gespeicherten
Daten werden von einem Datenauswahlabschnitt 9 ausgewählt und
dann durch einen Datenausgabepuffer 8 als Datenausgabesignal
ausgegeben.
-
Im
folgenden wird der in 4 gezeigte Betrieb der Speichervorrichtung
beschrieben.
-
Ein
Block der fünf
Zellenblocks CB1 bis CB5 der Speicherzelle 2 wird vom Spaltendecodierer 1 ausgewählt. Die
Daten aus den vier Spalten CM1 bis CM4 des ausgewählten Blocks
werden gleichzeitig in die Datenleitungen DLN ausgelesen und dann über den
Datenspeicher 4 in die Lese-/Schreib-Datenleitungen RWD übertragen.
Die vier Bitdaten werden über
die Verwürfelungsschaltungen 61 und 62 und
gesteuert von der Verwürfelungssteuerschaltung 7 selektiv
2-bitweise in den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 bzw. 52 gespeichert.
Die Zugriffssequenz der Datenbereiche R1, R2, R3 und R4 der Datenregister 51 und 52 ist
beispielsweise die folgende: R1, R2, R3 und R4. Die in den Datenbereichen
R1, R2, R3 und R4 gespeicherten Daten werden vom Datenauswahlabschnitt 9 ausgewählt, dem
Datenausgabepuffer 8 übertragen
und von dort als Datenausgabesignal ausgegeben.
-
Die
oben beschriebene Halbleiter-Speichervorrichtung ist jedoch insofern
problematisch, als es unmöglich
ist, einen Datenzutritt zu starten, der von einem beliebigen Bit
der Spalten CM1 bis CM4 beginnt, wenn Daten mit mehr als vier Bit
(die Anzahl der Datenbereiche) aus den Datenbereichen R1, R2, R3
und R4 der Datenregister 51 und 52 ausgegeben
werden müssen.
Der Grund ist der folgende: da die vom Spaltendecodierer 1 ausgewählten Spalten
CM1 bis CM4 festeingestellt sind, wenn auf 8-Bitdaten zugegriffen
wird, ist es unmöglich,
8-Bitdaten darzustellen, indem einfach 2 Sätze 8-Bitdaten kombiniert werden.
Mit anderen Worten, es ist unmöglich,
einen kontinuierlichen 8-Bit-Zugriff zu erzielen. Wenn beispielsweise
die Zugriffssequenz "3"-"4"-"5"-"6"-"7"-"8"-"1"-"2" erforderlich ist,
wird die Zugriffssequenz unweigerlich als "3"-"4"-"1"-"2"-"5"-"6"-"7"-"8" oder "3"-"4"-"1"-"2"-"7"-"8"-"5"-"6" bestimmt. Obwohl sich dieses Problem
lösen lässt, indem
großformatigere
Register verwendet werden oder indem die Zugriffsgeschwindigkeit
geopfert wird, bringt dieses Verfahren ein anderes Problem mit sich,
nämlich
dass sich die Speichercharakteristika der synchronen Speichervorrichtung
verschlechtern.
-
Andere
Anordnungen gemäß dem Stand
der Technik schließen
Dokument EP-A-0 212 545 ein, welches in 3 ein DRAM
zeigt, das in einem Nibble- bzw. Halb-Byte-Modus zur Verwendung
eines zeitaufteilungsmultiplexierten Busses arbeitet. Das Speicherzellen-Array
ist aufgeteilt in zwei Gruppen, wobei jede mit ihrem eigenen Datenbus
versehen ist und Leseverstärker
jeder Zelle zu Ausgangspuffern gruppiert sind.
-
Dokument
EP-A-0 154 314 offenbart eine Dateneingabe-/Ausgabeschaltung für ein DRAM, welche erste und
zweite Daten-Latches hat (Verriegelungsschaltungen) und erste und
zweite Datenbusse. Sie arbeitet in einem Zwei-Takt-Zyklus. Wenn
eines der Latches Daten an den Datenausgabepuffer ausgibt, latcht
bzw. zwischenspeichert die andere Latch-Schaltung neue Daten und befindet sich
in einem Bereitschaftszustand. Eine Zugriffszeit zum Ausgeben von
Daten aus der Bit-Leitung zu den Datenbussen wird in dieser Anordnung stark
reduziert, obwohl nur zwei Datenbusse verwendet werden. Demgemäss kann
der durch die Datenbusse belegte Chip-Bereich vorteilhaft reduziert
werden.
-
Zusammenfassung
der Erfindung
-
Aufgabe
der vorliegenden Erfindung ist es, eine verbesserte taktsynchrone
Halbleiter-Speichervorrichtung mit einer hohen Zugriffsgeschwindigkeit
anzugeben, mit deren Hilfe auf Daten in Spaltenbits, die die Anzahl
der Register übersteigen,
trotz der kleinen Anzahl der Register kontinuierlich zugegriffen
werden kann, und die Spaltenadresse, von der der Zugriff beginnt,
ferner frei gewählt
werden kann.
-
Um
das oben erwähnte
Ziel zu erreichen, stellt die vorliegende Erfindung eine Halbleiterspeichereinrichtung
bereit, die umfasst: ein Speicherzellen-Array, das sich aus einer
Vielzahl von Speicherzellen zusammensetzt, die in einem eine Vielzahl
von mit Datenleitungen verbindbaren Spalten einschließenden Matrixmuster
angeordnet sind; eine Datenregistervorrichtung, die mit einem ersten
und einem zweiten Register versehen ist, von denen jedes a Einheiten von 1-Bit Datenregistern hat,
wobei a eine ganze Zahl größer als
Eins ist; eine Verwürfelungsvorrichtung,
die vorgesehen ist zum Verbinden von Datenleitungen von ausgewählten, in
der Datenregistervorrichtung zu speichernden Daten zu den ersten
und zweiten Registern; eine Steuervorrichtung zum Auswählen zweiter
Spaltensätze,
wobei jeder Satz a Spalten
umfasst, aus der Vielzahl von Spalten für jeweilige a Zyklen eines Taktes in Übereinstimmung
mit einer Leseadresse, die der Steuervorrichtung zugeführt wird,
und zum Auswählen
von a Einheiten von Daten aus
2a Einheiten von Daten der
ausgewählten
beiden Spaltensätze
zum Speichern in einem von dem ersten und zweiten Register durch
die Verwürfelungsvorrichtung
abwechselnd alle a Zyklen auf
der Basis einer Abfolge von Leseadressen; und eine Datenausgabevorrichtung
zum Abtasten und Ausgeben von Daten von den 2a Einheiten der 1-Bit Datenregister in
Folge.
-
Die
Datenausgabevorrichtung kann zum Ausgeben von Daten synchron zu
einem von außen
eingegebenen Takt eingerichtet sein. Die Steuervorrichtung kann
eine Vielzahl von Spaltenauswahlleitungen umfassen, von denen jede
einen Spaltensatz auswählt.
Die Spalten können
mit den Ein-Bit-Datenregistern
jeweils über
eine Datenübertragungsleitung
verbunden sein. Die Datenübertragungsleitung
kann 2a Einheiten von Datenübertragungsleitungen
einschließen.
Vorzugsweise kann die Steuervorrichtung eingerichtet sein zum Ausführen einer
ersten Steueroperation ansprechend auf eine Kopfspaltenadresse für Ausgabedaten,
wobei 2a Einheiten von Daten
von zwei Spaltensätzen übertragen
werden zu 2a Einheiten der
Datenübertragungsleitung
durch Aktivieren der Spaltenauswahlleitungen zum Auswählen des
Spaltensatzes einschließlich
einer Spalte entsprechend der Lesespaltenadresse und ferner der
Spaltenauswahlleitungen zum Auswählen
des Satzes von Spalten einschließlich Spalten entsprechend
den Spaltenadressen, die aufeinander in Folge auszuwählen sind.
-
Ferner
kann die Steuervorrichtung eingerichtet sein zum Ausführen einer
zweiten Steueroperation, wobei irgendein gegebener Spaltendatenwert
als Kopfdatenwert für
jeden der a Zyklen durch Auswählen von a Einheiten von Daten aus
den 2a Einheiten von Daten
auf 2a Einheiten von Datenübertragungsleitungen
ausgegeben wird, durch Speichern der ausgewählten Daten in a Einheiten der 1-Bit Datenregister (R1
bis R4) der Datenregistervorrichtungen (51; 52),
zu welchen Daten in der vorangehenden Datenübertragungsoperation keine
Daten gespeichert worden sind, in der Ausgabeabfolge und durch Wiederholen
der oben beschriebenen Operation.
-
Die
Verwürfelungsvorrichtung
kann sich aus einer ersten Verwürflungsschaltungseinheit
zusammensetzen, die zwischen dem Datenpuffer und der ersten Registergruppe
(51) verbunden ist, und einer zweiten Verwürfelungsschaltungseinheit,
die zwischen dem Datenpuffer und der zweiten Registergruppe verbunden ist.
Vorzugsweise ist die Zahl a 2
oder 3.
-
In
der erfindungsgemäßen Halbleiter-Speichervorrichtung
kann auf Spaltendaten, deren Anzahl die Anzahl der auf der Ausgangsseite
angeordneten Datenregister übersteigt,
kontinuierlich direkt zugegriffen werden, ungeachtet der Anzahl
der Datenregister, und des weiteren kann eine beliebige Zugriffsstartadresse
bestimmt werden.
-
Kurze Beschreibung der
Zeichnungen
-
1 ist
ein Blockdiagramm, das eine Ausführungsform
der Halbleiter-Speichervorrichtung der vorliegenden Erfindung zeigt,
-
2 ist
ein Zeitdiagramm zur unterstützenden
Erläuterung
des Betriebs der in 1 gezeigten Halbleiter-Speichervorrichtung,
-
3 ist
ein Blockdiagramm, das eine weitere Ausführungsform der Halbleiter-Speichervorrichtung der
vorliegenden Erfindung zeigt,
-
4 ist
ein Blockdiagramm, das eine Halbleiter-Speichervorrichtung der gleichen Erfinder
zeigt, die in einer früheren
Anmeldung offenbart ist.
-
Detaillierte Beschreibung
der bevorzugten Ausführungsformen
-
Die
Ausführungsformen
der vorliegenden Erfindung sind im folgenden unter Bezug auf die
beigefügten Zeichnungen
beschrieben.
-
1 ist
ein Blockdiagramm, das eine Ausführungsform
der Halbleiter-Speichervorrichtung der vorliegenden Erfindung zeigt.
In der Zeichnung enthält
ein Speicherzellenarray MCA mehrere Speicherzellen, die in einem
Matrix-Muster angeordnet sind. An das Speicherzellenarray MCA werden
von einem Zeilendecodierer RD Decodierungssignale angelegt. Wie
in 1 gezeigt ist, weisen die Spalten b11, b12, b21,
b22, b31, b32, b41, b42, ..., bn/2)1, b(n/2)2, die das Speicherzellenarray 1 bilden,
ein Paar komplementärer
Bitleitungen auf. Die Daten auf den Bitleitungen können gelesen
werden, indem die Bitleitungsdaten mit Leseverstärkern abgetastet werden. Die
Spalten b11, b12, b21, b22, b31, b32, b41, b42, ..., bn/2)1, b(n/2)2
sind jeweils mit Spalten-Gates 11, 12, 13, 14, 15, 16, 17, 18,
..., 1n – 1,
1n verbunden. Die Spalten-Gates 11 bis 1n werden
jeweils mit Spaltenauswahlleitungen C1 bis Cn/2 ein- oder ausgeschaltet.
Zwei der Spaltenauswahlleitungen werden durch eine Spalten-Gate-Gruppenauswahlschaltung
CGS ausgewählt.
Zwei Spalten-Gates
werden von der einzigen ausgewählten
Spaltenauswahlleitung eingeschaltet. Die Daten in den Spalten b11,
b12, ..., bn/2)1, b(n/2)2 werden durch die Spalten-Gates 11 bis 1n auf
die Datenleitungen DLN übertragen.
Eine Verwürfelungssteuerschaltung 10 steuert
die Verwürfelungsschaltungen 61 und 62 und
wählt ferner
zwei Spaltenauswahlleitungen C1 bis Cn/2 durch die Spalten-Gate-Gruppenauswahlschaltung
CGS aus. Der Verwürfelungssteuerschaltung 10 wird
eine Leseadresse AREAD geliefert.
-
Im
folgenden ist der Betrieb der so konstruierten Speichervorrichtung
beschrieben.
-
Wenn
die Spaltenauswahlleitung C1 aktiviert ist, werden durch die Spalten-Gates 11 und 12 zwei
Daten in den Spalten b11 und b12 zu den Datenleitungen DLN ausgegeben.
Gleichermaßen
werden, wenn die Spaltenauswahlleitung C2 aktiviert ist, durch die
Spalten-Gates 13 und 14 zwei Daten in den Spalten
b21 und b22 zu den Datenleitungen DLN ausgegeben. Gleichermaßen werden,
wenn die Spaltenauswahlleitung Cn/2 aktiviert ist, durch die Spalten-Gates 1n – 1 und 1n zwei
Daten in den Spalten b(n/2)1 und b(n/2)2 zu den Datenleitungen DLN
ausgegeben.
-
Hier
werden zwei der Spaltenauswahlleitungen C1 bis Cn/2 gleichzeitig
durch die Verwürfelungssteuerschaltung 10 aktiviert.
Infolgedessen können
vier der Spalten-Gates 11 bis 1n ausgewählt werden,
so dass 4-Bitdaten von den vier Spalten zu den Datenleitungen DLN
ausgegeben werden. In diesem Falle werden die Spaltenauswahlleitungen
C1 bis Cn/2 so ausgewählt,
dass zur Verhinderung von Datenstörungen mehrere Daten nicht
zu den gleichen Datenleitungen DLN ausgegeben werden. So werden
beispielsweise die Spaltenauswahlleitungen C1 und C3 nicht gleichzeitig
gewählt.
-
Die
auf die Datenleitungen DLN übertragenen
4-Bitdaten werden durch den Datenpuffer 4 verstärkt und
dann zu den Lese-/Schreib-Datenleitungen
RWD übertragen.
Zwei Bits jeder der zu den Lese-/Schreib-Datenleitungen RWD übertragenen
4-Bitdaten, wie
oben beschrieben, werden durch die Verwürfelungsschaltungen 61 bzw. 62 ausgewählt und
dann in Datenbereichen R1 und R2 eines Datenregisters 51 bzw.
in Datenbereichen R3 und R4 eines Datenregisters 52 gespeichert,
oder, gesteuert von der Verwürfelungssteuerschaltung 10,
zu den Verwürfelungsschaltungen 61 und 62.
Die Daten in den Bereichen R1, R2, R3 und R4 der Datenregister 51 und 52 werden
durch einen Datenauswahlabschnitt 9 ausgewählt und
dann über
einen Datenausgangspuffer 8 als Datenausgabe nach außen ausgegeben.
-
2 ist
ein Zeitdiagramm, das die oben beschriebene Operation als Sequenz
bezüglich
der Zeit zeigt. In 2 bezeichnet (A) einen Basistakt
CLK, (B) ein Spaltenadressenauswahlsignal/CAS, (C) Daten, wie e.g.
Daten, die in den Datenbereichen R1 bzw. R2 zu speichern sind, (D)
bezeichnet einen Zeitablauf, an dem Daten in den Datenbereichen
R1 bzw. R2 gespeichert werden, (E) bezeichnet einen Zeitablauf,
an dem Daten in den Datenbereichen R3 bzw. R4 gespeichert werden,
(F) bezeichnet Daten, wie e.g. Daten, die in den Datenbereichen
R3 bzw. R4 zu speichern sind, (G), (H) und (I) bezeichnen die Zustände von
Ausgang 1, Ausgang 2 bzw. 3, die als Datenausgabe erhalten wurden,
und (J) bezeichnet den jeweiligen Zustand der Spaltenauswahlleitungen
C1 bis Cn/2.
-
Die
Auswahl der Spaltenauswahlleitungen C1 bis Cn/2 wird für jeden
Zyklus "1", "3", "5", "7", ... des Taktes CLK neu durchgeführt. Die
Daten in den neu gewählten
Spalten b11 bis b(n/2)2 werden in den Lese-/Schreib-Datenleitungen
RWD etwa nach zwei Zyklen zu deterministischen Daten. Die 2(C) und (F) zeigen diese deterministischen
Daten. Jedes dieser Einzeldaten kann bestimmt werden, indem 4-bitweise übertragen
wird. Zwei von den vier Bit werden in den Datenregistern 51 bzw. 52 gespeichert.
Daher sind in 2 die Daten für jedes
Datenregister 51 oder 52 gezeigt. Hier zeigt die 2(C) 4-Bitdaten,
die 2-Bitdaten enthalten, und in den Datenbereichen R1 und R2 des
Datenregisters 51 gespeichert werden. 2 (F)
zeigt ferner 4-Bitdaten, die 2-Bitdaten enthalten, und in den Datenbereichen
R3 und R4 des Datenregisters 52 gespeichert werden. Wenn
diese Daten in den Datenregistern 51 und 52 zu
dem Zeitpunkt, an dem sie bestimmt wurden, gespeichert wurden, ist
es möglich,
diese Daten durch Zugriff auf die in den Datenbereichen R1, R2, R3
und R4 gespeicherten Daten sequentiell unter Verwendung des Datenauswahlabschnitts 9 nach
außen auszugeben.
Die 2(D) und (E) zeigen den zeitlichen
Ablauf, an dem die Daten in den Datenregistern 51 und 52 unter
Steuerung durch die Verwürfelungssteuerschaltung 10 gespeichert
werden. Wenn sich im einzelnen ein Datenspeichersignal auf einem "H"-Pegel befindet, werden die Daten in
den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 gehalten.
Wenn sich andererseits ein Datenspeichersignal auf dem "T"-Pegel befindet, werden die Daten der
4-Bitdaten in den Lese-/Schreib-Datenleitungen RWD in den Datenbereichen
R1, R2, R3 und R4 der Datenregister 51 und 52 in Übereinstimmung
mit den Verwürfelungsschaltungen 61 und 62 gespeichert.
-
Die
Datenausgabe 1 kann von einer Adresse erhalten werden, die in Reaktion
auf das Taktsignal CLK "1" wie folgt bestimmt
wird: die Spaltenadressenauswahlleitungen C1 bis Cn/2, die die bestimmte
Kopfadresse enthalten, und die Spaltenadressenauswahlleitungen C1
bis Cn/2, die diesen in der Ausgangssequenzrichtung benachbart sind,
werden selektiv, von der Verwürfelungssteuerschaltung 10 gesteuert,
aktiviert. Infolgedessen werden die entsprechenden Spalten-Gates 11, 12, 13,
..., 1n gewählt,
so dass in die Datenleitungen DLN 4- Bitdaten ausgegeben werden. Diese Daten
werden vom Datenspeicher 4 abgetastet, um die Lese-/Schreib-Datenleitung
RWD zu bestimmen, wie in 2(C) gezeigt
ist. Daten, die in der 4-Bitdatenausgabe 1 die ersten zwei Bit darstellen,
werden durch die Verwürfelungsschaltung 61 mit
dem in 2(D) dargestellten Zeitablauf in
den Datenbereichen R1 und R2 gespeichert. Danach aktiviert die Verwürfelungssteuerschaltung 10,
in Reaktion auf den Takt "3", zwei Zyklen nach
dem Zyklus, an dem die Kopfadresse bestimmt wurde, auch wenn von
außen
keine Adresse bestimmt wurde, auf die gleiche Weise die Spaltenauswahlleitungen,
wie in dem Fall, in dem die dritte Adresse des Ausgangs 1 von außen bestimmt
wurde. 2(F) zeigt den Zustand, in
dem die Daten in die Datenleitungen DLN eingelesen und weiter von
den Lese-/Schreib-Datenleitungen RWD bestimmt werden. Die dritten
und vierten Bit des 4-Bitausgangs 1, die wie oben beschrieben, bestimmt
werden, werden von der Verwürfelungsschaltung 62 in
den Datenbereichen R3 und R4 der Datenregister gespeichert, wie
in 2(E) gezeigt ist. Die gleiche Operation
wird in der Folge für
alle zwei Zyklen des Taktsignals CLK wiederholt.
-
Andererseits
wird auf die Daten, die in den Datenregistern 51 und 52 gespeichert
sind, in der Reihenfolge der Datenbereiche R1, R2, R3 und R4 über das
Taktsignal CLK zugegriffen, wie in 2(A) gezeigt
ist. Nachdem sie zu den Lese-/Schreib-Datenleitungen RWD übertragen wurden, werden die
Daten in Übereinstimmung
mit der Adressensequenz, die von der Verwürfelungssteuerschaltung 10 erwartet
wird, in den Datenregistern 51 und 52 gespeichert.
Es ist daher möglich,
die Daten in der erwarteten Sequenz auszugeben. Wenn andererseits
die Kopfadresse einer Reihe von Daten erneut bestimmt wird, können die
Daten als Ausgabe 2 oder 3 ausgegeben werden, wie in den 2(H) bzw. (I) gezeigt ist. Wenn es im
einzelnen erforderlich ist, die Daten, beginnend mit einer neuen
Adresse in Reaktion auf das Taktsignal CLK "12",
auszugeben, wird von außen
in Reaktion auf das Taktsignal CLK 9 eine neue Kopfadresse
bestimmt. Dann können
neue Daten auf die gleiche Weise, wie oben beschrieben, übertragen
werden; die Daten werden bestimmt, wie in A in 2(C) gezeigt,
in den Datenbereichen R1 und R2 gespeichert und weiter kontinuierlich
zum Ausgang 1 ausgegeben.
-
Bevor
aber eine Reihe von Daten des Ausgangs 2 ausgegeben wird, wird für Ausgang
3 eine neue Kopfadresse bestimmt. Und die Daten des Ausgangs 3 werden,
beginnend mit dem Datenbereich R3 des Datenregisters 52,
ausgegeben. Die Reihenfolge der Datenübertragung ist die gleiche
wie bei den Ausgängen
1 und 2. Die neue Kopfadresse wird in der Zeile des Taktsignals "11" festgelegt. Die
4-Bitdaten einschließlich
der Kopfadresse werden in den Lese-/Schreibdatenleitungen RWD bestimmt,
wie B in 2(F) zeigt. Die zwei Bit der
4-Bitdaten werden
von der Verwürfelungsschaltung 62 ausgewählt und
in den Datenbereichen R3 und R4 des Datenregisters 52 mit
dem in 2(E) gezeigten Zeitablauf gespeichert.
Auf die gleiche Weise werden die 4-Bitdaten für jedes der zwei Zyklen übertragen
und weitere 2 Bit der Daten werden ausgewählt. Für eine kontinuierliche Ausgabe
einer Reihe von Daten wird die oben angegebene Sequenz wiederholt.
-
Wenn
des weiteren eine Reihe von 8-Bitdaten ausgegeben wird, wählt die
Verwürfelungssteuerschaltung 10 die
Spaltenauswahlleitungen C1 bis Cn/2 und die Verwürfelungsschaltungen 61 bzw. 62 nacheinander wie
folgt aus: Die Beschreibung erfolgt hier unter der Bedingung, dass
die in 1 gezeigten Spaltenauswahlleitungen C1 bis C4
der Datenfolge einer Reihe von 8-Bitdaten entsprechen.
-
Der
Modus, in dem auf die 8-Bitdaten reihum zugegriffen wird, wird zunächst erläutert. Im
vorliegenden Fall sind acht Kopfadressen vorhanden. Tabelle 1 zeigt
die Beziehung zwischen den acht seriellen und zyklischen Zugriffsmoden,
die nach den acht Kopfadressen klassifiziert sind, einem Paar auszuwählender
Auswahlleitungen C1 bis C4, unter den 2-Bit-Lese-/Schreibdatenleitungen RWD auszuwählender
2-Bit-Lese-/Schreibdatenleitungen
RWD, in denen die 4-Bitdaten bestimmt wurden, und die Datenbereiche
R1 bis R4 der Datenregister 51 bzw. 52.
-
-
Der
Modus, in dem auf drei Adressenbits, die für die 8-Bitdatenreihe repräsentativ sind, zugegriffen wird,
indem aufeinanderfolgend "0" und "1", unabhängig vom Übertragbit bzw. Carry-Bit des
am wenigsten signifikanten Bit, wiederholt wird, ist im folgenden
erläutert.
In dieser Zugriffssequenz wiederholt das am wenigsten signifikante
Bit "0" und "1" abwechselnd für jeden Zyklus, das zweite
Bit wiederholt "0" und "1" für
alle zwei Zyklen als "00110011", und das dritte
Bit wiederholt "0" und "1" für
alle vier Zyklen als "0000111100001111". Tabelle 2 zeigt
eine ähnliche
Beziehung unter den acht seriellen und zyklischen Zugriffsmoden,
die gemäß den acht
Kopfadressen klassifiziert sind, ein Paar auszuwählender Spaltenauswahlleitungen
C1 bis C4, unter den Lese-/Schreibdatenleitungen RWD auszuwählende 2-Bit-Lese-/Schreibdatenleitungen
RWD, in denen die 4-Bitdaten bestimmt wurden, und die Datenbereiche
R1 bis R4 der Datenregister 51 bzw. 52.
-
-
Vom
Funktionsstandpunkt her ist die Auswahl (A) der Spaltenauswahlleitungen
C1 bis Cn/2 und die Verbindung (B) der ausgewählten Lese-/Schreibdatenleitungen
RWD zu den Datenbereichen R1, R2, R3 und R4 der Datenregister 51 und 52 in
den Tabellen 1 und 2 in der gleichen Spalte gezeigt. Die Operationszeitabläufe sind
jedoch voneinander verschieden. Ferner werden die durch die Spaltenauswahlleitungen
C1 bis Cn/2 ausgewählten
und übertragenen
Daten danach den Datenbereichen R1, R2, R3 und R4 hinzugefügt, wie
in dem in 2 gezeigten Zeitdiagramm dargestellt
ist.
-
Ferner
ist in der obigen Ausführungsform
die Anzahl der Spalten b11 bis b(n/2)2, die mit den Datenleitungen
DLN gleichzeitig durch die Spaltenauswahlleitungen C1 bis Cn/2 verbunden
sind, zwei. Im tatsächlichen
System ändert
sich die Zahl jedoch in Übereinstimmung
mit der Zeit, die dafür
benötigt
wird, um beginnend mit den Spalten b11 bis b(n/2)2 bis zu den Lese-/Schreibdatenleitungen
RWD die Daten zu bestimmen.
-
3 zeigt
eine weitere Ausführungsform
der Halbleiter-Speichervorrichtung
der vorliegenden Erfindung, die auf der Grundlage des oben dargestellten
Standpunktes konfiguriert ist. In 3 werden
von den Spaltenauswahlleitungen C1, C2, ... durch die Spalten-Gates 11, 12, 13,
... gleichzeitig zwei Sätze
der in den Spalten b11, b23, b13, b21, b22, b23, ... gespeicherten
Daten 3-bitwise ausgewählt.
Daher sind sechs Datenleitungen DLN und sechs Lese-/Schreibdatenleitungen
RWD vorhanden. Außerdem ändert sich
die Bitzahl der Datenregister 51 entsprechend den Datenbereichen
R1, R2 und R3 auf 3 Bit und gleichermaßen ändert sich auch die Zahl der
Bit der Datenregister 53 entsprechend den Datenbereichen
R4, R5 und R6 auf 3 Bit.
-
Wie
oben beschrieben, werden in der in 3 beschriebenen
Konfiguration zwei Sätze
der Spalten b11, b12 und b13, die Spalten b31, b32 und b33, die
Spalten b41, b42 und b43 gleichzeitig von den Spalten-Gates 11, 12 und 13 gewählt und
dann zu den Datenleitungen DLN als 6-Bitdaten ausgegeben. Die ausgegeben
6-Bitdaten werden über
den Datenpuffer 4 zu den Lese-/Schreibdatenleitungen RWD übertragen
und sie werden weiter über
die Verwürfelungsschaltungen 62 bzw. 62 zu
den Datenregistern 51 und 52 3-bitweise übertragen
und gespeichert. Die gespeicherten Daten können über den Datenpuffer 8 durch
Auswahl der Datenbereiche R1, R2, R3, R4, R5 und R6 der Datenregister 51 und 52 durch
den Datenauswahlabschnitt 9 nach außen ausgegeben werden. In dieser
Ausführungsform
werden die Adressen für
jeweils drei Zyklen aktualisiert.
-
Wenn
die Daten von den Spalten innerhalb a Zyklen (a gleich einer ganzen
Zahl) bis genau vor die Register übertragen werden, beträgt im allgemeinen
die Anzahl der durch eine Spaltenauswahlleitung ausgewählten Spalten a. Wenn daher zwei Spaltenauswahlleitungen
gleichzeitig ausgewählt
werden, können
2a Bitdaten übertragen
werden. Hier werden, obwohl die Anzahl der Ausgangsregister 2a ist,
die Daten selektiv in den a Einheits-Registern
gespeichert, indem a Bitdaten unter den 2a Bitdaten ausgewählt werden.
Wie oben beschrieben, ist es möglich,
auf eine größere Anzahl
einer Reihe von Daten, als es der Anzahl der Ausgangsregister entspricht,
zuzugreifen, indem die zwei Spaltenauswahlleitungen für jeden
der a Zyklen ausgewählt werden.
-
Wie
oben beschrieben, ist der Betrieb in Übereinstimmung mit der erfindungsgemäßen Halbleiter-Speichervorrichtung
in dem synchronen System, das derart ist, dass die Daten während einer
Datenübertragungsgrundzeit
von a Zyklen des Grundtaktsignals
von den Spalten des Speicherzellenarray zu den Ausgangsregistern übertragen
werden, der folgende: die Daten werden von den Spalten von a Bit gleichzeitig durch Auswahl
einer Spaltenauswahlleitung übertragen.
Bei der Übertragung
der Daten für
jeden a Zyklus, werden 2a Bitdaten durch die Auswahl
von zwei Spaltenauswahlleitungen übertragen. Wie oben beschrieben, werden
die a Bitdaten selektiv in
den a Einheits-Ausgangsregistern
der 2a Einheits-Ausgangsregister
gespeichert. Da a Bitdaten
immer in den 2a Bitdaten vorhanden
sind, die von einer beliebigen gegebenen Adresse übertragen
werden, ist es daher möglich,
Daten in den a Einheits-Registern
in einer vorgegebenen Datenzugriffssequenz für jeden a Zyklus zu speichern. Mit anderen Worten,
es kann eine neue Kopfadresse für
jeden a Zyklus eingestellt
werden und des weiteren kann, unabhängig von der Anzahl der Datenübertragungsleitungen
und der Datenregister, auf eine Reihe von Daten kontinuierlich zugegriffen
werden, wodurch ein optimaler synchroner Datenzugriff ermöglicht wird.
-
Wie
oben beschrieben, kann in der erfindungsgemäßen Halbleiter-Speichervorrichtung
kontinuierlich auf eine größere Anzahl
von Spaltendaten zugegriffen werden, als es der Anzahl der auf der
Ausgangsseite angeordneten Datenregister entspricht, und zwar unabhängig von
der Anzahl der Datenregister, und ferner kann jede Zugriffstartadresse
bestimmt werden.
