JPH10188556A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】出力回路の近辺にデータラッチ回路を設け、デ
ータ出力のレイテンシの制御を行うウエーブパイプライ
ン方式を採用する半導体記憶装置に関し、メモリコア部
から出力回路までのデータバスの充放電電流を低減化
し、消費電力の低減化を図る。 【解決手段】メモリコア部からのリードデータＤＴｎを
伝送するデータバスとして単線のデータバスＲＤｎを設
け、データ伝送サイクルごとに、データバスＲＤｎをプ
リチャージする必要がなく、データバスＲＤｎはクロッ
クサイクルタイムの間に１回しか状態遷移しないように
して、動作周波数を実効的に１／２とし、データバスＲ
Ｄｎの充放電に要する消費電流を１／２にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の伝搬遅
延を利用し、出力回路の近辺にデータラッチ回路を設
け、データ出力のレイテンシの制御（リードコマンドの
入力から何クロック目でデータを出力するかの制御）を
行うウエーブパイプライン方式を取り入れた半導体記憶
装置に関する。

【０００２】近年、マイクロプロセッサの高速化に伴
い、半導体記憶装置においても高速化が要求されてお
り、パイプライン技術を取り入れた半導体記憶装置の開
発が盛んに行われている。

【０００３】パイプライン技術とは、デバイス内でシリ
アルに行われる一連の処理（メモリでは、アドレスの取
り込み、アドレスのデコード、セルからのデータの読出
し、出力回路へのデータの転送、データの出力）を分割
して、第１の命令に対する第１の処理を実行後に、第１
の命令に対する第２の処理を開始すると共に、第２の命
令に対する第１の処理を開始することで、実効的に命令
処理速度を向上させる技術である。

【０００４】通常、パイプライン技術は、シリアルに実
行されるべき複数の処理をそれぞれの処理時間が同じに
なるように分割し、分割された処理を実行する処理回路
の出力側にラッチ回路を設けることで実現することがで
きるが、半導体記憶装置ではそれぞれの処理時間が同じ
となる位置にラッチ回路を設けることが困難である場合
が多い。

【０００５】そこで、半導体記憶装置においては、論理
回路の伝搬遅延を利用してパイプを構成し、出力回路の
近辺にデータラッチ回路を備えることで、データ出力の
レイテンシ、即ち、リードコマンドの入力から何クロッ
ク目でデータを出力するかを制御するウエーブパイプラ
インと呼ばれるパイプライン方式を採用することが多
い。

【０００６】

【従来の技術】図８は、従来のシンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ、いわゆる、シンク
ロナスＤＲＡＭの一例の要部を示す回路図である。

【０００７】図８中、１はメモリセルが配列されてなる
メモリセル領域を有してなるメモリコア部、ＲＤｎ、／
ＲＤｎ（但し、ｎ＝０、１、・・・７であり、以下、同
様である。）は相補駆動されることによりメモリコア部
１からのリードデータを伝送するデータバスである。

【０００８】また、２はデータバスＲＤ０、／ＲＤ０の
状態遷移をモニタして、データバスＲＤ０、／ＲＤ０の
状態遷移のタイミングを示すデータバス状態遷移モニタ
信号ｉＣＬＫを生成するＮＡＮＤ回路である。

【０００９】また、３はリードコマンドが入力される
と、所定時間経過後、入力ポインタ信号pi０を高論理レ
ベル（以下、高論理レベルをＨレベル、低論理レベルを
Ｌレベルという）とし、たとえば、バースト長を４に設
定されている場合には、以後、データバス状態遷移モニ
タ信号ｉＣＬＫをカウントアップクロックとして、入力
ポインタ信号pi１、pi２、pi３を順番に１個づつＨレベ
ルとするシフトレジスタである。

【００１０】また、４はデータ出力動作を規制する出力
イネーブル信号ＯＥがＨレベルとされた場合において、
例えば、バースト長を４とされている場合には、以後、
外部クロックＣＬＫが立ち上がるごとに、出力ポインタ
信号po０、po１、po２、po３を順番に１個づつＨレベル
とするシフトレジスタである。

【００１１】また、５−ｎはデータバスＲＤｎ、／ＲＤ
ｎに対応して設けられている出力回路部であり、出力回
路部５−０、５−１、・・・５−７は、同一の回路構成
とされている。

【００１２】出力回路部５−０において、６−０は入力
ポインタ信号pi０をＨレベルとされた場合に、データバ
スＲＤ０、／ＲＤ０上のデータをラッチし、出力ポイン
タ信号po０をＨレベルとされた場合に、ラッチしている
データを出力するデータラッチ回路である。

【００１３】また、６−１は入力ポインタ信号pi１をＨ
レベルとされた場合に、データバスＲＤ０、／ＲＤ０上
のデータをラッチし、出力ポインタ信号po１をＨレベル
とされた場合に、ラッチしているデータを出力するデー
タラッチ回路である。

【００１４】また、６−２は入力ポインタ信号pi２をＨ
レベルとされた場合に、データバスＲＤ０、／ＲＤ０上
のデータをラッチし、出力ポインタ信号po２をＨレベル
とされた場合に、ラッチしているデータを出力するデー
タラッチ回路である。

【００１５】また、６−３は入力ポインタ信号pi３をＨ
レベルとされた場合に、データバスＲＤ０、／ＲＤ０上
のデータをラッチし、出力ポインタ信号po３をＨレベル
とされた場合に、ラッチしているデータを出力するデー
タラッチ回路である。

【００１６】また、７はデータラッチ回路６−０、６−
１、６−２、６−３から順番に出力されるデータをラッ
チして出力データＤＱ０をパッド８に出力するデータ出
力バッファである。

【００１７】図９はバースト長を４に設定した場合にお
ける図８に示す従来のシンクロナスＤＲＡＭの動作を示
すタイミングチャートであり、図９（Ａ）は外部クロッ
クＣＬＫ、図９（Ｂ）は出力イネーブル信号ＯＥ、図９
（Ｃ）はデータバスＲＤ０、／ＲＤ０の電位、図９
（Ｄ）はデータバス状態遷移モニタ信号ｉＣＬＫを示し
ている。

【００１８】また、図９（Ｅ）は入力ポインタ信号pi
０、pi１、pi２、pi３、図９（Ｆ）はデータラッチ回路
６−０、６−１、６−２、６−３の記憶ノードのレベル
Ｌ０、／Ｌ０、Ｌ１、／Ｌ１、Ｌ２、／Ｌ２、Ｌ３、／
Ｌ３、図９（Ｇ）は出力ポインタ信号po０、po１、po
２、po３、図９（Ｈ）はパッド８に出力される出力デー
タＤＱ０を示している。

【００１９】即ち、図８に示す従来のシンクロナスＤＲ
ＡＭにおいては、リードコマンドが取り込まれると、入
力ポインタ信号pi０＝Ｈレベルにされる。

【００２０】なお、メモリコア部１からリードデータが
データバスＲＤ０、／ＲＤ０、ＲＤ１、／ＲＤ１、・・
・ＲＤ７、／ＲＤ７に出力される前には、これらデータ
バスＲＤ０、／ＲＤ０、ＲＤ１、／ＲＤ１、・・・ＲＤ
７、／ＲＤ７は、データバス・プリチャージ回路（図示
せず）によってＨレベルにプリチャージされている。

【００２１】そして、メモリコア部１からデータバスＲ
Ｄ０、／ＲＤ０、ＲＤ１、／ＲＤ１、・・・ＲＤ７、／
ＲＤ７上にリードデータが出力されるが、図９では、デ
ータバスＲＤ０、／ＲＤ０上にデータとして論理
「０」、論理「１」、論理「０」、論理「１」が順に出
力された場合を示している。

【００２２】ここに、データバスＲＤ０、／ＲＤ０上に
論理「０」が出力される場合には、データバスＲＤ０＝
Ｌレベル、／ＲＤ０＝Ｈレベルとされ、論理「１」が出
力される場合には、データバスＲＤ０＝Ｈレベル、／Ｒ
Ｄ０＝Ｌレベルとされる。

【００２３】したがって、図９（Ｃ）に示すようにデー
タバスＲＤ０、／ＲＤ０が駆動されると、ＮＡＮＤ回路
２から出力されるデータバス状態遷移モニタ信号ｉＣＬ
Ｋは、図９（Ｄ）に示すように変化し、これに対応し
て、入力ポインタ信号pi０、pi１、pi２、pi３は、図９
（Ｅ）に示すように変化することになる。

【００２４】この結果、データバスＲＤ０、／ＲＤ０に
順に出力されたリードデータＤ０、Ｄ１、Ｄ２、Ｄ３
は、図９（Ｆ）に示すように、順番にデータラッチ回路
６−０、６−１、６−２、６−３にラッチされることに
なる。

【００２５】他方、リードコマンドが取り込まれた場合
には、出力イネーブル信号ＯＥは、図９（Ｂ）に示すよ
うにＨレベルとされて、シフトレジスタ４が活性状態と
されるので、その後、外部クロックＣＬＫが立ち上がる
ごとに、図９（Ｇ）に示すように、出力ポインタ信号po
０、po１、po２、po３が１個づつ順にＨレベルとされ
る。

【００２６】この結果、データラッチ回路６−０、６−
１、６−２、６−３に順番にラッチされるリードデータ
Ｄ０、Ｄ１、Ｄ２、Ｄ３は、ラッチされた順番にデータ
出力バッファ７に伝送され、パッド８には出力データＤ
Ｑ０として、データＤ０、Ｄ１、Ｄ２、Ｄ３が順に出力
されることになる。

【００２７】

【発明が解決しようとする課題】このようにして、図８
に示す従来のシンクロナスＤＲＡＭにおいてはウエーブ
パイプライン処理が行われているが、データバスＲＤ
ｎ、／ＲＤｎを相補的にパルス駆動することによりデー
タの伝送を行うようにしているので、データを伝送する
ごとに、次のサイクルのデータ伝送を準備するために、
データバスＲＤｎ、／ＲＤｎをプリチャージしなければ
ならない。

【００２８】しかし、シンクロナスＤＲＡＭの大容量化
に伴い、データバスＲＤ０、／ＲＤ０、ＲＤ１、／ＲＤ
１、・・・ＲＤ７、／ＲＤ７が長くなる傾向にあり、こ
れらデータバスＲＤ０、／ＲＤ０、ＲＤ１、／ＲＤ１、
・・・ＲＤ７、／ＲＤ７を相補的にパルス駆動した場合
の充放電電流はかなり大きくなり、入出力ビット数が１
６ビット、３２ビット、６４ビットといった多ビットに
なると、データバスを駆動するために消費される電流が
問題となる。

【００２９】ここに、電源電圧をＶＣＣ、データバスの
配線容量をＣ、クロックのサイクルタイムをｔＣＬＫと
すると、データバスをパルス駆動した場合、データバス
一組あたりの消費電流Ｉ［１］は Ｉ［１］＝Ｃ×ＶＣＣ／ｔＣＬＫ となる。

【００３０】したがって、たとえば、入出力ビット数が
３２ビットの場合には、データバス全体の消費電流Ｉ
［３２］は、 Ｉ［３２］＝［１］×３２＝３２×Ｃ×ＶＣＣ／ｔＣＬ
Ｋ となる。

【００３１】例えば、電源電圧ＶＣＣ＝３［Ｖ］、デー
タバスの配線容量Ｃ＝３［ｐＦ］、クロックのサイクル
タイムｔＣＬＫ＝６［ｎｓ］とすると、Ｉ［３２］は、
４８［ｍＡ］にも達してしまうことになる。

【００３２】本発明は、かかる点に鑑み、ウエーブパイ
プライン方式を採用する半導体記憶装置であって、メモ
リコア部から出力回路までのデータバスの充放電電流を
低減化し、消費電力の低減化を図ることができるように
した半導体記憶装置を提供することを目的とする。

【００３３】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体記憶装置）は、メモリコア部か
らのリードデータを伝送する単線のデータバスと、デー
タ入力端をデータバスに接続された複数のデータラッチ
回路と、これら複数のデータラッチ回路を順番にデータ
入力状態とし、データバス上を連続して伝送されてくる
リードデータを複数のデータラッチ回路に入力させるデ
ータ入力制御回路と、複数のデータラッチ回路を順番に
データ出力状態とし、ラッチされたリードデータから順
番に出力させるデータ出力制御回路とを備えるというも
のである。

【００３４】この第１の発明によれば、メモリコア部か
らのリードデータを伝送するデータバスとして、単線の
データバスを備えるとしているので、クロックサイクル
ごとにデータバスをプリチャージする必要がない。

【００３５】即ち、データバスは、クロックサイクルタ
イムの間に１回しか状態遷移しないようにすることがで
きるので、動作周波数を実効的に１／２とすることがで
き、データバスを充放電するための消費電流を１／２に
することができる。

【００３６】また、この第１の発明によれば、データ入
力端をデータバスに接続された複数のデータラッチ回路
を備えるとしているので、ウエーブパイプライン処理を
行うことができる。

【００３７】本発明中、第２の発明（請求項２記載の半
導体記憶装置）は、第１の発明において、データ入力制
御回路は、データバスの状態遷移をモニタし、複数のデ
ータラッチ回路におけるデータ入力のタイミングを決定
するように構成されるというものである。

【００３８】この第２の発明によれば、第１の発明と同
様の作用を得ることができると共に、複数のデータラッ
チ回路におけるデータ入力のタイミング制御を簡単に行
うことができる。

【００３９】本発明中、第３の発明（請求項３記載の半
導体記憶装置）は、第１の発明において、データバスの
電位を、データバスにリードデータを出力するデータバ
ス駆動回路により与えられた電位に保持させるデータバ
ス電位保持回路を備えるというものである。

【００４０】この第３の発明によれば、第１の発明と同
様の作用を得ることができると共に、簡単な回路構成
で、クロックサイクルごとにデータバスをプリチャージ
する必要がない構成とすることができる。

【００４１】本発明中、第４の発明（請求項４記載の半
導体記憶装置）は、メモリコア部からのリードデータを
伝送する単線のデータバスと、データ入力端をデータバ
スに接続され、データバス上を伝送されてくるリードデ
ータを相補信号化してなる第１、第２のデータパルスを
生成し、これら第１、第２のデータパルスをそれぞれ第
１、第２のデータパルス線に出力するデータパルス生成
回路と、データ入力端を第１のデータパルス線に接続さ
れた第１の複数のデータラッチ回路と、データ入力端を
第２のデータパルス線に接続された第２の複数のデータ
ラッチ回路と、第１の複数のデータラッチ回路を順番に
データ入力状態とすると共に、第２の複数のデータラッ
チ回路を順番にデータ入力状態とし、第１のデータパル
ス線に連続して出力される第１のデータパルスを第１の
複数のデータラッチ回路に入力させると共に、第２のデ
ータパルス線に連続して出力される第２のデータパルス
を第２の複数のデータラッチ回路に入力させるデータ入
力制御回路と、第１の複数のデータラッチ回路を順番に
データ出力状態とすると共に、第２の複数のデータラッ
チ回路を順番にデータ出力状態とし、ラッチされたリー
ドデータから順番に出力させるデータ出力制御回路とを
備えるというものである。

【００４２】この第４の発明によれば、メモリコア部か
らのリードデータを伝送するデータバスとして、単線の
データバスを備えるとしているので、クロックサイクル
ごとにデータバスをプリチャージする必要がない。

【００４３】即ち、データバスは、クロックサイクルタ
イムの間に１回しか状態遷移しないようにすることがで
きるので、動作周波数を実効的に１／２とすることがで
き、データバスを充放電するための消費電流を１／２に
することができる。

【００４４】また、この第４の発明によれば、データ入
力端を第１のデータパルス線に接続された第１の複数の
データラッチ回路と、データ入力端を第２のデータパル
ス線に接続された第２の複数のデータラッチ回路とを備
えるとしているので、ウエーブパイプライン処理を行う
ことができる。

【００４５】本発明中、第５の発明（請求項５記載の半
導体記憶装置）は、第４の発明において、データバスの
状態遷移をモニタし、データバスの状態遷移のタイミン
グを示すデータバス状態遷移モニタ信号を生成するデー
タバス状態遷移モニタ信号生成回路を備え、データパル
ス生成回路は、データバス状態遷移モニタ信号により制
御され、第１、第２のデータパルスを生成するように構
成されるというものである。

【００４６】この第５の発明によれば、第４の発明と同
様の作用を得ることができると共に、第１、第２のデー
タパルスを生成するタイミング制御を簡単な回路構成で
行うことができる。

【００４７】本発明中、第６の発明（請求項６記載の半
導体記憶装置）は、第５の発明において、データ入力制
御回路は、データバス状態遷移モニタ信号を使用し、第
１、第２の複数のデータラッチ回路におけるデータ入力
のタイミングを制御するように構成されるというもので
ある。

【００４８】この第６の発明によれば、第５の発明と同
様の作用を得ることができると共に、第１、第２の複数
のデータラッチ回路におけるデータ入力のタイミング制
御を簡単に行うことができる。

【００４９】本発明中、第７の発明（請求項７記載の半
導体記憶装置）は、第４の発明において、データバスの
電位を、データバスにリードデータを出力するデータバ
ス駆動回路により与えられた電位に保持させるデータバ
ス電位保持回路を備えるというものである。

【００５０】この第７の発明によれば、第４の発明と同
様の作用を得ることができると共に、簡単な回路構成
で、クロックサイクルごとにデータバスをプリチャージ
する必要がない構成とすることができる。

【００５１】

【発明の実施の形態】以下、図１〜図７を参照して、本
発明の実施の第１形態及び第２形態について、本発明を
入出力ビット数を８とするシンクロナスＤＲＡＭに適用
した場合を例にして説明する。

【００５２】第１形態・・図１、図２ 図１は本発明の実施の第１形態の要部を示す回路図であ
る。図１中、１０−０、１０−１、・・・１０−７はメ
モリコア部（図示せず）から出力される８ビットのリー
ドデータＤＴ０、ＤＴ１、・・・ＤＴ７の各ビットに対
応して設けられているデータバス駆動回路である。

【００５３】また、ＲＤ０、ＲＤ１、・・・ＲＤ７はそ
れぞれデータバス駆動回路１０−０、１０−１、・・・
１０−７により駆動されるデータバスであり、メモリコ
ア部から出力されたリードデータＤＴ０、ＤＴ１、・・
・ＤＴ７は、それぞれ、単線のデータバスＲＤ０、ＲＤ
１、・・・ＲＤ７により後述する出力回路部に伝送され
る。

【００５４】また、１１はデータバス駆動回路活性化信
号ＤＲＶによりデータバス駆動回路１０−０、１０−
１、・・・１０−７の活性、非活性を制御するデータバ
ス駆動回路活性化信号発生回路である。

【００５５】データバス駆動回路１０−０、１０−１、
・・・１０−７は、同一の回路構成とされており、デー
タバス駆動回路１０−０において、Ｎ０はメモリコア部
から出力されるデータＤＴ０が印加されるノードであ
る。

【００５６】また、１２はリードデータＤＴ０とデータ
バス駆動回路活性化信号ＤＲＶとをＮＡＮＤ処理するＮ
ＡＮＤ回路、１３はデータバス駆動回路活性化信号ＤＲ
Ｖを反転するインバータ、１４はリードデータＤＴ０と
インバータ１３の出力とをＮＯＲ処理するＮＯＲ回路で
ある。

【００５７】また、１５はソースをＶＣＣ電源線に接続
され、ドレインをデータバスＲＤ０に接続され、ゲート
をＮＡＮＤ回路１２の出力端に接続され、ＮＡＮＤ回路
１２の出力によって導通（以下、ＯＮという）、非導通
（以下、ＯＦＦという）が制御されるｐＭＯＳトランジ
スタである。

【００５８】また、１７はドレインをデータバスＲＤ０
に接続され、ソースを接地線に接続され、ゲートをＮＯ
Ｒ回路１４の出力端に接続され、ＮＯＲ回路１４の出力
によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ
である。

【００５９】このデータバス駆動回路１０−０において
は、データバス駆動回路活性化信号ＤＲＶ＝Ｌレベルと
される場合、ＮＡＮＤ回路１２の出力＝Ｈレベル、ｐＭ
ＯＳトランジスタ１５＝ＯＦＦ、インバータ１３の出力
＝Ｈレベル、ＮＯＲ回路１４の出力＝Ｌレベル、ｎＭＯ
Ｓトランジスタ１７＝ＯＦＦとなり、データバス駆動回
路１０−０の出力端はハイ・インピーダンス状態とな
る。

【００６０】これに対して、データバス駆動回路活性化
信号ＤＲＶ＝Ｈレベルとされる場合には、ＮＡＮＤ回路
１２は、リードデータＤＴ０に対してインバータとして
機能すると共に、インバータ１３の出力＝Ｌレベルとな
るので、ＮＯＲ回路１４は、リードデータＤＴ０に対し
てインバータとして機能することになる。

【００６１】ここに、リードデータＤＴ０＝Ｈレベルの
場合には、ＮＡＮＤ回路１２の出力＝Ｌレベル、ｐＭＯ
Ｓトランジスタ１５＝ＯＮ、ＮＯＲ回路１４の出力＝Ｌ
レベル、ｎＭＯＳトランジスタ１７＝ＯＦＦとなり、デ
ータバスＲＤ０は、Ｈレベルとされる。

【００６２】これに対して、リードデータＤＴ０＝Ｌレ
ベルの場合には、ＮＡＮＤ回路１２の出力＝Ｈレベル、
ｐＭＯＳトランジスタ１５＝ＯＦＦ、ＮＯＲ回路１４の
出力＝Ｈレベル、ｎＭＯＳトランジスタ１７＝ＯＮとな
り、データバスＲＤ０は、Ｌレベルとされる。

【００６３】また、１８はデータバス駆動回路活性化信
号ＤＲＶを入力して、データバスＲＤ０、ＲＤ１、・・
・ＲＤ７の状態遷移のタイミングを示すデータバス状態
遷移モニタ信号ｉＣＬＫを生成するデータバス状態遷移
モニタ信号生成回路、１９はデータバス状態遷移モニタ
信号ｉＣＬＫを伝送するデータバス状態遷移モニタ信号
線である。

【００６４】データバス状態遷移モニタ信号生成回路１
８において、２０は一方の入力端子をＶＣＣ電源線に接
続され、他方の入力端子にデータバス駆動回路活性化信
号ＤＲＶが入力されるＮＡＮＤ回路、２１は一方の入力
端子を接地線に接続され、他方の入力端子にデータバス
駆動回路活性化信号ＤＲＶが入力されるＮＯＲ回路であ
る。

【００６５】また、２２はソースをＶＣＣ電源線に接続
され、ドレインをデータバス状態遷移モニタ信号線１９
に接続され、ゲートをＮＡＮＤ回路２０の出力端に接続
され、ＮＡＮＤ回路２０の出力によりＯＮ、ＯＦＦが制
御されるｐＭＯＳトランジスタである。

【００６６】また、２３はドレインをデータバス状態遷
移モニタ信号線１９に接続され、ソースを接地線に接続
され、ゲートをＮＯＲ回路２１の出力端に接続され、Ｎ
ＯＲ回路２１の出力によりＯＮ、ＯＦＦが制御されるｎ
ＭＯＳトランジスタである。

【００６７】このデータバス状態遷移モニタ信号生成回
路１８においては、データバス駆動回路活性化信号ＤＲ
Ｖ＝Ｌレベルとされる場合には、ＮＡＮＤ回路２０の出
力＝Ｈレベル、ｐＭＯＳトランジスタ２２＝ＯＦＦ、Ｎ
ＯＲ回路２１の出力＝Ｈレベル、ｎＭＯＳトランジスタ
２３＝ＯＮとなり、データバス状態遷移モニタ信号ｉＣ
ＬＫ＝Ｌレベルとなる。

【００６８】これに対して、データバス駆動回路活性化
信号ＤＲＶ＝Ｈレベルとされる場合には、ＮＡＮＤ回路
２０の出力＝Ｌレベル、ｐＭＯＳトランジスタ２２＝Ｏ
Ｎ、ＮＯＲ回路２１の出力＝Ｌレベル、ｎＭＯＳトラン
ジスタ２３＝ＯＦＦとなり、データバス状態遷移モニタ
信号ｉＣＬＫ＝Ｈレベルとなる。

【００６９】また、２４はリードコマンドが入力される
と、所定時間経過後、入力ポインタ信号pi０をＨレベル
とし、たとえば、バースト長を４に設定されている場合
には、以後、データバス状態遷移モニタ信号ｉＣＬＫを
カウントアップクロックとして、入力ポインタ信号pi
１、pi２、pi３を順番に１個づつＨレベルとするシフト
レジスタである。

【００７０】また、２５はデータの出力動作を規制する
出力イネーブル信号ＯＥがＨレベルとされた場合におい
て、例えば、バースト長を４とされている場合には、以
後、外部クロックＣＬＫが立ち上がるごとに、出力ポイ
ンタ信号po０、po１、po２、po３を順番に１個づつＨレ
ベルとするシフトレジスタである。

【００７１】また、２６−０、２６−１、・・・２６−
７は、それぞれ、データバスＲＤ０、ＲＤ１、・・・Ｒ
Ｄ７の電位をデータバス駆動回路１０−０、１０−１、
・・・１０−７によって与えられた電位に保持するデー
タバス電位保持回路である。

【００７２】これらデータバス電位保持回路２６−０、
２６−１、・・・２６−７は、同一の回路構成とされて
おり、データバス電位保持回路２６−０において、２
７、２８はクロス接続されたインバータであり、インバ
ータ２８の出力端とインバータ２７の入力端との接続点
をデータバスＲＤ０に接続させている。

【００７３】また、２９−０、２９−１、・・・２９−
７は、それぞれ、データバスＲＤ０、ＲＤ１、・・・Ｒ
Ｄ７に対応して設けられている出力回路部である。

【００７４】これら出力回路部２９−０、２９−１、・
・・２９−７は同一の回路構成とされており、出力回路
部２９−０において、３０−０、３０−１、３０−２、
３０−３はデータバスＲＤ０上のリードデータＤＴ０を
ラッチするデータラッチ回路である。

【００７５】なお、この例では、データバス状態遷移モ
ニタ信号生成回路１８と、シフトレジスタ２４とで、デ
ータラッチ回路３０−０、３０−１、３０−２、３０−
３に対するデータ入力制御回路が構成されており、シフ
トレジスタ２５がデータラッチ回路３０−０、３０−
１、３０−２、３０−３に対するデータ出力制御回路と
されている。

【００７６】データラッチ回路３０−０において、３１
−０はドレインをデータバスＲＤ０に接続された入力ポ
インタ信号pi０によりＯＮ、ＯＦＦが制御されるｎＭＯ
Ｓトランジスタである。

【００７７】また、３２−０はインバータ３３−０、３
４−０からなるラッチ回路であり、ラッチ回路３２−０
は、インバータ３４−０の出力端とインバータ３３−０
の入力端との接続点をｎＭＯＳトランジスタ３１−０の
ソースに接続されている。

【００７８】また、３５−０はドレインをインバータ３
３−０の出力端とインバータ３４−０の入力端との接続
点に接続された出力ポインタ信号po０によりＯＮ、ＯＦ
Ｆが制御されるｎＭＯＳトランジスタである。

【００７９】このデータラッチ回路３０−０において
は、入力ポインタ信号pi０＝Ｈレベルとされると、ｎＭ
ＯＳトランジスタ３１−０＝ＯＮとなり、ラッチ回路３
２−０はデータバスＲＤ０上のリードデータＤＴ０をラ
ッチし、その後、出力ポインタ信号po０＝Ｈレベルとさ
れると、ラッチしているリードデータＤＴ０を反転した
データを出力することになる。

【００８０】また、データラッチ回路３０−１におい
て、３１−１はドレインをデータバスＲＤ０に接続され
た入力ポインタ信号pi１によりＯＮ、ＯＦＦが制御され
るｎＭＯＳトランジスタである。

【００８１】また、３２−１はインバータ３３−１、３
４−１からなるラッチ回路であり、ラッチ回路３２−１
は、インバータ３４−１の出力端とインバータ３３−１
の入力端との接続点をｎＭＯＳトランジスタ３１−１の
ソースに接続されている。

【００８２】また、３５−１はドレインをインバータ３
３−１の出力端とインバータ３４−１の入力端との接続
点に接続された出力ポインタ信号po１によりＯＮ、ＯＦ
Ｆが制御されるｎＭＯＳトランジスタである。

【００８３】このデータラッチ回路３０−１において
は、入力ポインタ信号pi１＝Ｈレベルとされると、ｎＭ
ＯＳトランジスタ３１−１＝ＯＮとなり、ラッチ回路３
２−１はデータバスＲＤ０上のリードデータＤＴ０をラ
ッチし、その後、出力ポインタ信号po１＝Ｈレベルとさ
れると、ラッチしているリードデータＤＴ０を反転した
データを出力することになる。

【００８４】また、データラッチ回路３０−２におい
て、３１−２はドレインをデータバスＲＤ０に接続され
た入力ポインタ信号pi２によりＯＮ、ＯＦＦが制御され
るｎＭＯＳトランジスタである。

【００８５】また、３２−２はインバータ３３−２、３
４−２からなるラッチ回路であり、ラッチ回路３２−２
は、インバータ３４−２の出力端とインバータ３３−２
の入力端との接続点をｎＭＯＳトランジスタ３１−２の
ソースに接続されている。

【００８６】また、３５−２はドレインをインバータ３
３−２の出力端とインバータ３４−２の入力端との接続
点に接続された出力ポインタ信号po２によりＯＮ、ＯＦ
Ｆが制御されるｎＭＯＳトランジスタである。

【００８７】このデータラッチ回路３０−２において
は、入力ポインタ信号pi２＝Ｈレベルとされると、ｎＭ
ＯＳトランジスタ３１−２＝ＯＮとなり、ラッチ回路３
２−２はデータバスＲＤ０上のリードデータＤＴ０をラ
ッチし、その後、出力ポインタ信号po２＝Ｈレベルとさ
れると、ラッチしているリードデータＤＴ０を反転した
データを出力することになる。

【００８８】また、データラッチ回路３０−３におい
て、３１−３はドレインをデータバスＲＤ０に接続され
た入力ポインタ信号pi３によりＯＮ、ＯＦＦが制御され
るｎＭＯＳトランジスタである。

【００８９】また、３２−３はインバータ３３−３、３
４−３からなるラッチ回路であり、ラッチ回路３２−３
は、インバータ３４−３の出力端とインバータ３３−３
の入力端との接続点をｎＭＯＳトランジスタ３１−３の
ソースに接続されている。

【００９０】また、３５−３はドレインをインバータ３
３−３の出力端とインバータ３４−３の入力端との接続
点に接続された出力ポインタ信号po３によりＯＮ、ＯＦ
Ｆが制御されるｎＭＯＳトランジスタである。

【００９１】このデータラッチ回路３０−３において
は、入力ポインタ信号pi３＝Ｈレベルとされると、ｎＭ
ＯＳトランジスタ３１−３＝ＯＮとなり、ラッチ回路３
２−３はデータバスＲＤ０上のリードデータＤＴ０をラ
ッチし、その後、出力ポインタ信号po３＝Ｈレベルとさ
れると、ラッチしているリードデータＤＴ０を反転した
データを出力することになる。

【００９２】また、３６はデータラッチ回路３０−０、
３０−１、３０−２、３０−３から出力されるデータを
入力して出力データＤＱ０をパッド３７に出力するデー
タ出力バッファである。

【００９３】図２はバースト長を４とした場合における
本発明の実施の第１形態の動作を示すタイミングチャー
トであり、図２（Ａ）は外部クロックＣＬＫ、図２
（Ｂ）は出力イネーブル信号ＯＥ、図２（Ｃ）はデータ
バス駆動回路活性化信号ＤＲＶ、図２（Ｄ）はデータバ
スＲＤ０の電位、図２（Ｅ）はデータバス状態遷移モニ
タ信号ｉＣＬＫを示している。

【００９４】また、図２（Ｆ）は入力ポインタ信号pi
０、pi１、pi２、pi３、図２（Ｇ）はデータラッチ回路
３０−０、３０−１、３０−２、３０−３のノードＬ
０、Ｌ１、Ｌ２、Ｌ３の電位、図２（Ｈ）は出力ポイン
タ信号po０、po１、po２、po３、図２（Ｉ）は出力デー
タＤＱ０を示している。

【００９５】即ち、本発明の実施の第１形態において
は、リードコマンドが取り込まれると、入力ポインタ信
号pi０＝Ｈレベルにされる。

【００９６】なお、メモリコア部１からデータが読み出
される前には、データバス駆動回路活性化信号ＤＲＶ＝
Ｌレベルとされ、データバスＲＤ０、ＲＤ１・・・ＲＤ
７はＬレベルとされている。

【００９７】そして、メモリコア部から出力されるリー
ドデータＤＴ０、ＤＴ１、・・・ＤＴ７がデータバス駆
動回路１０−０、１０−１、・・・１０−７に与えられ
るが、図２では、リードデータＤＴ０として、４個のデ
ータＤ０（論理「１」＝Ｈレベル）、Ｄ１（論理「０」
＝Ｌレベル）、Ｄ２（論理「１」＝Ｈレベル）、Ｄ３
（論理「０」＝Ｌレベル）が連続してデータバス駆動回
路１０−０に出力された場合を示している。

【００９８】ここに、データバス駆動回路活性化信号Ｄ
ＲＶは、バースト長を４とされているので、データバス
駆動時には、図２（Ｃ）に示すように、外部クロックＣ
ＬＫに同期させて４回にわたってＬレベルからＨレベル
への状態遷移を行うことになる。

【００９９】この結果、図２（Ｄ）に示すように、第１
番目のデータ伝送サイクル時には、データバスＲＤ０の
電位は、データバス駆動回路１０−０によってＨレベル
とされ、この電位は、次のデータ伝送サイクル時まで、
データバス電位保持回路２６−０により保持されること
になる。

【０１００】また、第２番目のデータ伝送サイクル時に
は、データバスＲＤ０の電位は、データバス駆動回路１
０−０によってＬレベルとされ、この電位は、次のデー
タ伝送サイクル時まで、データバス電位保持回路２６−
０により保持されることになる。

【０１０１】また、第３番目のデータ伝送サイクル時に
は、データバスＲＤ０の電位は、データバス駆動回路１
０−０によってＨレベルとされ、この電位は、次のデー
タ伝送サイクル時まで、データバス電位保持回路２６−
０により保持されることになる。

【０１０２】また、第４番目のデータ伝送サイクル時に
は、データバスＲＤ０の電位は、データバス駆動回路１
０−０によってＬレベルとされ、この電位は、次のデー
タ伝送サイクル時まで、データバス電位保持回路２６−
０により保持されることになる。

【０１０３】他方、データバス駆動回路活性化信号ＤＲ
Ｖが図２（Ｃ）に示すように変化する場合には、これに
対応して、入力ポインタ信号pi０、pi１、pi２、pi３
は、図２（Ｆ）に示すように変化することになる。

【０１０４】この結果、データバスＲＤ０に順番に出力
されたデータＤ０、Ｄ１、Ｄ２、Ｄ３は、図２（Ｇ）に
示すように、順番にデータラッチ回路３０−０、３０−
１、３０−２、３０−３にラッチされることになる。

【０１０５】但し、この例では、データバス状態遷移モ
ニタ信号ｉＣＬＫの立ち上がりよりも、入力ポインタ信
号pi０、pi１、pi２、pi３の立ち上がりのタイミングの
方が先行しているので、データラッチ回路３０−０、３
０−１、３０−２、３０−３には、前サイクルのデータ
が入力されてしまうが、その後、正規のデータＤ０、Ｄ
１、Ｄ２、Ｄ３が入力されるので、動作上は問題は生じ
ない。

【０１０６】他方、リードコマンドが取り込まれた場合
には、出力イネーブル信号ＯＥは、図２（Ｂ）に示すよ
うにＨレベルとされて、シフトレジスタ２５が活性状態
とされるので、その後、外部クロックＣＬＫが立ち上が
るごとに、図２（Ｈ）に示すように、出力ポインタ信号
po０、po１、po２、po３が１個づつ順番にＨレベルとさ
れる。

【０１０７】この結果、データラッチ回路３０−０、３
０−１、３０−２、３０−３に順番にラッチされるデー
タＤ０、Ｄ１、Ｄ２、Ｄ３は、順にデータ出力バッファ
３６に伝送され、パッド３７には出力データＤＱ０とし
て、データＤ０、Ｄ１、Ｄ２、Ｄ３が順番に出力される
ことになる。

【０１０８】このように、本発明の実施の第１形態によ
れば、出力回路部２９−０に、データバスＲＤ０上を連
続して伝送されてくる複数のリードデータを順番にラッ
チするデータラッチ回路３０−０、３０−１、３０−
２、３０−３を備えさせ、出力回路部２９−１、・・・
２９−７についても同様としているので、ウエーブパイ
プライン処理を行うことができる。

【０１０９】また、メモリコア部からのリードデータＤ
Ｔ０、ＤＴ１、・・・ＤＴ７を伝送するデータバスとし
て単線のデータバスＲＤ０、ＲＤ１、・・・ＲＤ７を備
えるとしているので、データ伝送サイクルごとに、デー
タバスＲＤ０、ＲＤ１、・・・ＲＤ７をプリチャージす
る必要がなく、データバスＲＤ０、ＲＤ１、・・・ＲＤ
７はクロックサイクルタイムの間に１回しか状態遷移し
ないことになる。

【０１１０】したがって、動作周波数を実効的に１／２
とすることができ、データバスＲＤ０、ＲＤ１、・・・
ＲＤ７を充放電するために消費される電流を１／２にす
ることができるので、消費電力の低減化を図ることがで
きる。

【０１１１】また、データバス状態遷移モニタ信号生成
回路１８を設けると共に、データバス状態遷移モニタ信
号ｉＣＬＫをカウントアップクロックとして入力して、
入力ポインタ信号pi０、pi１、pi２、pi３を出力するシ
フトレジスタ２４を設けるとしているので、データラッ
チ回路３０−０、３０−１、３０−２、３０−３におけ
るデータラッチのタイミングを簡単に制御することがで
きる。他の出力回路部２９−１、・・・２９−７のデー
タラッチ回路についても、同様である。

【０１１２】また、データバスＲＤ０、ＲＤ１、・・・
ＲＤ７の電位をデータバス駆動回路１０−０、１０−
１、・・・１０−７により与えられた電位に保持させる
データバス電位保持回路２６−０、２６−１、・・・２
６−７を備えるとしているので、簡単な回路構成で、ク
ロックサイクルごとにデータバスをプリチャージする必
要がない構成とすることができる。

【０１１３】第２形態・・図３〜図７ 図３は本発明の実施の第２形態の要部を示す回路図であ
り、本発明の実施の第２形態は、図１に示す出力回路部
２９−０、２９−１、・・・２９−７の代わりに、これ
ら出力回路部２９−０、２９−１、・・・２９−７と回
路構成の異なる出力回路部４０−０、４０−１、・・・
４０−７を設け、その他については、本発明の実施の第
１形態と同様に構成したものである。

【０１１４】これら出力回路部４０−０、４０−１、・
・・４０−７は、同一の回路構成とされており、出力回
路部４０−０において、４１はデータバスＲＤ０上を伝
送されてきたリードデータＤＴ０をデータバス状態遷移
モニタ信号ｉＣＬＫに同期させて相補信号化してなるデ
ータパルスＲＤＰ０、／ＲＤＰ０を生成するデータパル
ス生成回路、４２、４３はデータパルス生成回路４０−
０からデータパルスＲＤＰ０、／ＲＤＰ０が出力される
データパルス線である。

【０１１５】図４はデータパルス生成回路４１の構成を
示す回路図である。図４中、４５はソースをＶＣＣ電源
線に接続され、ドレインをデータパルス線４３に接続さ
れ、データバス状態遷移モニタ信号ｉＣＬＫによりＯ
Ｎ、ＯＦＦが制御されるｐＭＯＳトランジスタである。

【０１１６】また、４６はドレインをデータパルス線４
３に接続され、データバス状態遷移モニタ信号ｉＣＬＫ
によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ
である。

【０１１７】また、４７はドレインをｎＭＯＳトランジ
スタ４６のソースに接続され、ソースを接地線に接続さ
れ、データバスＲＤ０の電位によりＯＮ、ＯＦＦが制御
されるｎＭＯＳトランジスタである。

【０１１８】また、４８はソースをＶＣＣ電源線に接続
され、ドレインをデータパルス線４２に接続され、デー
タバス状態遷移モニタ信号ｉＣＬＫによりＯＮ、ＯＦＦ
が制御されるｐＭＯＳトランジスタである。

【０１１９】また、４９はドレインをデータパルス線４
２に接続され、データバス状態遷移モニタ信号ｉＣＬＫ
によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ
である。

【０１２０】また、５０はデータバスＲＤ０上を伝送さ
れてきたデータを反転するインバータ、５１はドレイン
をｎＭＯＳトランジスタ４９のソースに接続され、ソー
スを接地線に接続され、インバータ５０の出力によりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタである。

【０１２１】このデータパルス生成回路４１において
は、データバス状態遷移モニタ信号ｉＣＬＫ＝Ｌレベル
の場合には、ｐＭＯＳトランジスタ４５＝ＯＮ、ｐＭＯ
Ｓトランジスタ４８＝ＯＮ、ｎＭＯＳトランジスタ４６
＝ＯＦＦ、ｎＭＯＳトランジスタ４９＝ＯＦＦとなり、
データパルスＲＤＰ０＝Ｈレベル、データパルス／ＲＤ
Ｐ０＝Ｈレベルとなる。

【０１２２】これに対して、データバス状態遷移モニタ
信号ｉＣＬＫ＝Ｈレベルの場合には、ｐＭＯＳトランジ
スタ４５＝ＯＦＦ、ｐＭＯＳトランジスタ４８＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳトラン
ジスタ４９＝ＯＮとなる。

【０１２３】この結果、データバスＲＤ０の電位＝Ｈレ
ベルの場合には、ｎＭＯＳトランジスタ４７＝ＯＮ、イ
ンバータ５０の出力＝Ｌレベル、ｎＭＯＳトランジスタ
５１＝ＯＦＦとなり、データパルス／ＲＤＰ０＝Ｌレベ
ルとなる。

【０１２４】これに対して、データバスＲＤ０の電位＝
Ｌレベルの場合には、ｎＭＯＳトランジスタ４７＝ＯＦ
Ｆ、インバータ５０の出力＝Ｈレベル、ｎＭＯＳトラン
ジスタ５１＝ＯＮとなり、データパルスＲＤＰ０＝Ｌレ
ベルとなる。

【０１２５】また、図３において、５２はデータパルス
生成回路４１からデータパルス線４２に出力されるデー
タパルスＲＤＰ０をラッチする第１データラッチ回路
部、５３はデータパルス生成回路４１からデータパルス
線４３に出力されるデータパルス／ＲＤＰ０をラッチす
る第２データラッチ回路部である。

【０１２６】なお、この例では、データバス状態遷移モ
ニタ信号生成回路１８と、シフトレジスタ２４とで、第
１データラッチ回路部５２及び第２データラッチ回路部
５３に対するデータ入力制御回路が構成されており、シ
フトレジスタ２５が第１データラッチ回路部５２及び第
２データラッチ回路部５３に対するデータ出力制御回路
とされている。

【０１２７】図５は、第１データラッチ回路部５２の構
成を示す回路図である。図５中、５５−０、５５−１、
５５−２、５５−３はデータパルス線４２上のデータパ
ルスＲＤＰ０をラッチするデータラッチ回路である。

【０１２８】データラッチ回路５５−０において、５６
−０はドレインをデータパルス線４２に接続され、入力
ポインタ信号pi０によりＯＮ、ＯＦＦが制御されるｎＭ
ＯＳトランジスタである。

【０１２９】また、５７−０はインバータ５８−０、５
９−０からなるラッチ回路であり、ラッチ回路５７−０
は、インバータ５９−０の出力端とインバータ５８−０
の入力端との接続点をｎＭＯＳトランジスタ５６−０の
ソースに接続されている。

【０１３０】また、６０−０は出力ポインタ信号po１を
反転するインバータ、６１−０はソースをＶＣＣ電源線
に接続され、ドレインをインバータ５８−０の入力端に
接続され、ゲートをインバータ６０−０の出力端に接続
され、インバータ６０−０の出力によりＯＮ、ＯＦＦが
制御されるｐＭＯＳトランジスタである。

【０１３１】また、６２−０はインバータ５８−０の出
力と出力ポインタ信号po０とをＮＡＮＤ処理するＮＡＮ
Ｄ回路である。

【０１３２】このデータラッチ回路５５−０において
は、出力ポインタ信号po０＝Ｌレベルの場合には、ＮＡ
ＮＤ回路６２−０の出力＝Ｈレベルとされる。

【０１３３】そして、出力ポインタ信号po１＝Ｌレベ
ル、インバータ６０−０の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ６１−０＝ＯＦＦの状態で、入力ポインタ信
号pi０＝Ｈレベルとされると、ｎＭＯＳトランジスタ５
６−０＝ＯＮとなり、ラッチ回路５７−０は、データパ
ルスＲＤＰ０をラッチすることになる。

【０１３４】その後、出力ポインタ信号po１＝Ｌレベ
ル、インバータ６０−０の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ６１−０＝ＯＦＦの状態のままで、出力ポイ
ンタ信号po０＝Ｈレベルとなると、ＮＡＮＤ回路６２−
０は、インバータ５８−０の出力を反転したデータ、即
ち、ラッチ回路５７−０がラッチしたデータを出力する
ことになる。

【０１３５】そして、次に、出力ポインタ信号po１＝Ｈ
レベルとなると、インバータ６０−０の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ６１−０＝ＯＮ、ノードＰ０
のレベル＝Ｈレベルとなり、ラッチ回路５７−０は、Ｈ
レベルをラッチし、インバータ５８−０の出力＝Ｌレベ
ル、ＮＡＮＤ回路６２−０の出力＝Ｈレベルとされる。

【０１３６】また、データラッチ回路５５−１におい
て、５６−１はドレインをデータパルス線４２に接続さ
れ、入力ポインタ信号pi１によりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。

【０１３７】また、５７−１はインバータ５８−１、５
９−１からなるラッチ回路であり、ラッチ回路５７−１
は、インバータ５９−１の出力端とインバータ５８−１
の入力端との接続点をｎＭＯＳトランジスタ５６−１の
ソースに接続されている。

【０１３８】また、６０−１は出力ポインタ信号po２を
反転するインバータ、６１−１はソースをＶＣＣ電源線
に接続され、ドレインをインバータ５８−１の入力端に
接続され、ゲートをインバータ６０−１の出力端に接続
され、インバータ６０−１の出力によりＯＮ、ＯＦＦが
制御されるｐＭＯＳトランジスタである。

【０１３９】また、６２−１はインバータ５８−１の出
力と出力ポインタ信号po１とをＮＡＮＤ処理するＮＡＮ
Ｄ回路である。

【０１４０】このデータラッチ回路５５−１において
は、出力ポインタ信号po１＝Ｌレベルの場合には、ＮＡ
ＮＤ回路６２−１の出力＝Ｈレベルとされる。

【０１４１】そして、出力ポインタ信号po２＝Ｌレベ
ル、インバータ６０−１の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ６１−１＝ＯＦＦの状態で、入力ポインタ信
号pi１＝Ｈレベルとされると、ｎＭＯＳトランジスタ５
６−１＝ＯＮとなり、ラッチ回路５７−１は、データパ
ルスＲＤＰ０をラッチすることになる。

【０１４２】その後、出力ポインタ信号po２＝Ｌレベ
ル、インバータ６０−１の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ６１−１＝ＯＦＦの状態のままで、出力ポイ
ンタ信号po１＝Ｈレベルとなると、ＮＡＮＤ回路６２−
１は、インバータ５８−１の出力を反転したデータ、即
ち、ラッチ回路５７−１がラッチしたデータを出力する
ことになる。

【０１４３】そして、次に、出力ポインタ信号po２＝Ｈ
レベルとなると、インバータ６０−１の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ６１−１＝ＯＮ、ノードＰ１
のレベル＝Ｈレベルとなり、ラッチ回路５７−１は、Ｈ
レベルをラッチし、インバータ５８−１の出力＝Ｌレベ
ル、ＮＡＮＤ回路６２−１の出力＝Ｈレベルとされる。

【０１４４】また、データラッチ回路５５−２におい
て、５６−２はドレインをデータパルス線４２に接続さ
れ、入力ポインタ信号pi２によりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。

【０１４５】また、５７−２はインバータ５８−２、５
９−２からなるラッチ回路であり、ラッチ回路５７−２
は、インバータ５９−２の出力端とインバータ５８−２
の入力端との接続点をｎＭＯＳトランジスタ５６−２の
ソースに接続されている。

【０１４６】また、６０−２は出力ポインタ信号po３を
反転するインバータ、６１−２はソースをＶＣＣ電源線
に接続され、ドレインをインバータ５８−２の入力端に
接続され、ゲートをインバータ６０−２の出力端に接続
され、インバータ６０−２の出力によりＯＮ、ＯＦＦが
制御されるｐＭＯＳトランジスタである。

【０１４７】また、６２−２はインバータ５８−２の出
力と出力ポインタ信号po２とをＮＡＮＤ処理するＮＡＮ
Ｄ回路である。

【０１４８】このデータラッチ回路５５−２において
は、出力ポインタ信号po２＝Ｌレベルの場合には、ＮＡ
ＮＤ回路６２−２の出力＝Ｈレベルとされる。

【０１４９】そして、出力ポインタ信号po３＝Ｌレベ
ル、インバータ６０−２の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ６１−２＝ＯＦＦの状態で、入力ポインタ信
号pi２＝Ｈレベルとされると、ｎＭＯＳトランジスタ５
６−２＝ＯＮとなり、ラッチ回路５７−２は、データパ
ルスＲＤＰ０をラッチすることになる。

【０１５０】その後、出力ポインタ信号po３＝Ｌレベ
ル、インバータ６０−２の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ６１−２＝ＯＦＦの状態のままで、出力ポイ
ンタ信号po２＝Ｈレベルとなると、ＮＡＮＤ回路６２−
２は、インバータ５８−２の出力を反転したデータ、即
ち、ラッチ回路５７−２がラッチしたデータを出力する
ことになる。

【０１５１】そして、次に、出力ポインタ信号po３＝Ｈ
レベルとなると、インバータ６０−２の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ６１−２＝ＯＮ、ノードＰ２
のレベル＝Ｈレベルとなり、ラッチ回路５７−２は、Ｈ
レベルをラッチし、インバータ５８−２の出力＝Ｌレベ
ル、ＮＡＮＤ回路６２−２の出力＝Ｈレベルとされる。

【０１５２】また、データラッチ回路５５−３におい
て、５６−３はドレインをデータパルス線４２に接続さ
れ、入力ポインタ信号pi３によりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。

【０１５３】また、５７−３はインバータ５８−３、５
９−３からなるラッチ回路であり、ラッチ回路５７−３
は、インバータ５９−３の出力端とインバータ５８−３
の入力端との接続点をｎＭＯＳトランジスタ５６−３の
ソースに接続されている。

【０１５４】また、６０−３は出力ポインタ信号po０を
反転するインバータ、６１−３はソースをＶＣＣ電源線
に接続され、ドレインをインバータ５８−３の入力端に
接続され、ゲートをインバータ６０−３の出力端に接続
され、インバータ６０−３の出力によりＯＮ、ＯＦＦが
制御されるｐＭＯＳトランジスタである。

【０１５５】また、６２−３はインバータ５８−３の出
力と出力ポインタ信号po３とをＮＡＮＤ処理するＮＡＮ
Ｄ回路である。

【０１５６】このデータラッチ回路５５−３において
は、出力ポインタ信号po３＝Ｌレベルの場合には、ＮＡ
ＮＤ回路６２−３の出力＝Ｈレベルとされる。

【０１５７】そして、出力ポインタ信号po０＝Ｌレベ
ル、インバータ６０−３の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ６１−３＝ＯＦＦの状態で、入力ポインタ信
号pi３＝Ｈレベルとされると、ｎＭＯＳトランジスタ５
６−３＝ＯＮとなり、ラッチ回路５７−３は、データパ
ルスＲＤＰ０をラッチすることになる。

【０１５８】その後、出力ポインタ信号po０＝Ｌレベ
ル、インバータ６０−３の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ６１−３＝ＯＦＦの状態のままで、出力ポイ
ンタ信号po３＝Ｈレベルとなると、ＮＡＮＤ回路６２−
３は、インバータ５８−３の出力を反転したデータ、即
ち、ラッチ回路５７−３がラッチしたデータを出力する
ことになる。

【０１５９】そして、次に、出力ポインタ信号po０＝Ｈ
レベルとなると、インバータ６０−３の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ６１−３＝ＯＮ、ノードＰ３
のレベル＝Ｈレベルとなり、ラッチ回路５７−３は、Ｈ
レベルをラッチし、インバータ５８−３の出力＝Ｌレベ
ル、ＮＡＮＤ回路６２−３の出力＝Ｈレベルとされる。

【０１６０】また、６３はＮＡＮＤ回路６２−０、６２
−１、６２−２、６２−３の出力をＮＡＮＤ処理するＮ
ＡＮＤ回路である。

【０１６１】図６は、第２データラッチ回路部５３の構
成を示す回路図である。図６中、６５−０、６５−１、
６５−２、６５−３はデータパルス線４３上のデータパ
ルス／ＲＤＰ０をラッチするデータラッチ回路である。

【０１６２】データラッチ回路６５−０において、６６
−０はドレインをデータパルス線４３に接続され、入力
ポインタ信号pi０によりＯＮ、ＯＦＦが制御されるｎＭ
ＯＳトランジスタである。

【０１６３】また、６７−０はインバータ６８−０、６
９−０からなるラッチ回路であり、ラッチ回路６７−０
は、インバータ６９−０の出力端とインバータ６８−０
の入力端との接続点をｎＭＯＳトランジスタ６６−０の
ソースに接続されている。

【０１６４】また、７０−０は出力ポインタ信号po１を
反転するインバータ、７１−０はソースをＶＣＣ電源線
に接続され、ドレインをインバータ６８−０の入力端に
接続され、ゲートをインバータ７０−０の出力端に接続
され、インバータ７０−０の出力によりＯＮ、ＯＦＦが
制御されるｐＭＯＳトランジスタである。

【０１６５】また、７２−０はインバータ６８−０の出
力と出力ポインタ信号po０とをＮＡＮＤ処理するＮＡＮ
Ｄ回路である。

【０１６６】このデータラッチ回路６５−０において
は、出力ポインタ信号po０＝Ｌレベルの場合には、ＮＡ
ＮＤ回路７２−０の出力＝Ｈレベルとされる。

【０１６７】そして、出力ポインタ信号po１＝Ｌレベ
ル、インバータ７０−０の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ７１−０＝ＯＦＦの状態で、入力ポインタ信
号pi０＝Ｈレベルとされると、ｎＭＯＳトランジスタ６
６−０＝ＯＮとなり、ラッチ回路６７−０は、データパ
ルス／ＲＤＰ０をラッチすることになる。

【０１６８】その後、出力ポインタ信号po１＝Ｌレベ
ル、インバータ７０−０の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ７１−０＝ＯＦＦの状態のままで、出力ポイ
ンタ信号po０＝Ｈレベルとなると、ＮＡＮＤ回路７２−
０は、インバータ６８−０の出力を反転したデータ、即
ち、ラッチ回路６７−０がラッチしたデータを出力する
ことになる。

【０１６９】そして、次に、出力ポインタ信号po１＝Ｈ
レベルとなると、インバータ７０−０の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ７１−０＝ＯＮ、ノードＱ０
のレベル＝Ｈレベルとなり、ラッチ回路６７−０は、Ｈ
レベルをラッチし、インバータ６８−０の出力＝Ｌレベ
ル、ＮＡＮＤ回路７２−０の出力＝Ｈレベルとされる。

【０１７０】また、データラッチ回路６５−１におい
て、６６−１はドレインをデータパルス線４３に接続さ
れ、入力ポインタ信号pi１によりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。

【０１７１】また、６７−１はインバータ６８−１、６
９−１からなるラッチ回路であり、ラッチ回路６７−１
は、インバータ６９−１の出力端とインバータ６８−１
の入力端との接続点をｎＭＯＳトランジスタ６６−１の
ソースに接続されている。

【０１７２】また、７０−１は出力ポインタ信号po２を
反転するインバータ、７１−１はソースをＶＣＣ電源線
に接続され、ドレインをインバータ６８−１の入力端に
接続され、ゲートをインバータ７０−１の出力端に接続
され、インバータ７０−１の出力によりＯＮ、ＯＦＦが
制御されるｐＭＯＳトランジスタである。

【０１７３】また、７２−１はインバータ６８−１の出
力と出力ポインタ信号po１とをＮＡＮＤ処理するＮＡＮ
Ｄ回路である。

【０１７４】このデータラッチ回路６５−１において
は、出力ポインタ信号po１＝Ｌレベルの場合には、ＮＡ
ＮＤ回路７２−１の出力＝Ｈレベルとされる。

【０１７５】そして、出力ポインタ信号po２＝Ｌレベ
ル、インバータ７０−１の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ７１−１＝ＯＦＦの状態で、入力ポインタ信
号pi１＝Ｈレベルとされると、ｎＭＯＳトランジスタ６
６−１＝ＯＮとなり、ラッチ回路６７−１は、データパ
ルス／ＲＤＰ０をラッチすることになる。

【０１７６】その後、出力ポインタ信号po２＝Ｌレベ
ル、インバータ７０−１の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ７１−１＝ＯＦＦの状態のままで、出力ポイ
ンタ信号po１＝Ｈレベルとなると、ＮＡＮＤ回路７２−
１は、インバータ６８−１の出力を反転したデータ、即
ち、ラッチ回路６７−１がラッチしたデータを出力する
ことになる。

【０１７７】そして、次に、出力ポインタ信号po２＝Ｈ
レベルとなると、インバータ７０−１の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ７１−１＝ＯＮ、ノードＱ１
のレベル＝Ｈレベルとなり、ラッチ回路６７−１は、Ｈ
レベルをラッチし、インバータ６８−１の出力＝Ｌレベ
ル、ＮＡＮＤ回路７２−１の出力＝Ｈレベルとされる。

【０１７８】また、データラッチ回路６５−２におい
て、６６−２はドレインをデータパルス線４３に接続さ
れ、入力ポインタ信号pi２によりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。

【０１７９】また、６７−２はインバータ６８−２、６
９−２からなるラッチ回路であり、ラッチ回路６７−２
は、インバータ６９−２の出力端とインバータ６８−２
の入力端との接続点をｎＭＯＳトランジスタ６６−２の
ソースに接続されている。

【０１８０】また、７０−２は出力ポインタ信号po３を
反転するインバータ、７１−２はソースをＶＣＣ電源線
に接続され、ドレインをインバータ６８−２の入力端に
接続され、ゲートをインバータ７０−２の出力端に接続
され、インバータ７０−２の出力によりＯＮ、ＯＦＦが
制御されるｐＭＯＳトランジスタである。

【０１８１】また、７２−２はインバータ６８−２の出
力と出力ポインタ信号po２とをＮＡＮＤ処理するＮＡＮ
Ｄ回路である。

【０１８２】このデータラッチ回路６５−２において
は、出力ポインタ信号po２＝Ｌレベルの場合には、ＮＡ
ＮＤ回路７２−２の出力＝Ｈレベルとされる。

【０１８３】そして、出力ポインタ信号po３＝Ｌレベ
ル、インバータ７０−２の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ７１−２＝ＯＦＦの状態で、入力ポインタ信
号pi２＝Ｈレベルとされると、ｎＭＯＳトランジスタ６
６−２＝ＯＮとなり、ラッチ回路６７−２は、データパ
ルス／ＲＤＰ０をラッチすることになる。

【０１８４】その後、出力ポインタ信号po３＝Ｌレベ
ル、インバータ７０−２の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ７１−２＝ＯＦＦの状態のままで、出力ポイ
ンタ信号po２＝Ｈレベルとなると、ＮＡＮＤ回路７２−
２は、インバータ６８−２の出力を反転したデータ、即
ち、ラッチ回路６７−２がラッチしたデータを出力する
ことになる。

【０１８５】そして、次に、出力ポインタ信号po３＝Ｈ
レベルとなると、インバータ７０−２の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ７１−２＝ＯＮ、ノードＱ２
のレベル＝Ｈレベルとなり、ラッチ回路６７−２は、Ｈ
レベルをラッチし、インバータ６８−２の出力＝Ｌレベ
ル、ＮＡＮＤ回路７２−２の出力＝Ｈレベルとされる。

【０１８６】また、データラッチ回路６５−３におい
て、６６−３はドレインをデータパルス線４３に接続さ
れ、入力ポインタ信号pi３によりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。

【０１８７】また、６７−３はインバータ６８−３、６
９−３からなるラッチ回路であり、ラッチ回路６７−３
は、インバータ６９−３の出力端とインバータ６８−３
の入力端との接続点をｎＭＯＳトランジスタ６６−３の
ソースに接続されている。

【０１８８】また、７０−３は出力ポインタ信号po０を
反転するインバータ、７１−３はソースをＶＣＣ電源線
に接続され、ドレインをインバータ６８−３の入力端に
接続され、ゲートをインバータ７０−３の出力端に接続
され、インバータ７０−３の出力によりＯＮ、ＯＦＦが
制御されるｐＭＯＳトランジスタである。

【０１８９】また、７２−３はインバータ６８−３の出
力と出力ポインタ信号po３とをＮＡＮＤ処理するＮＡＮ
Ｄ回路である。

【０１９０】このデータラッチ回路６５−３において
は、出力ポインタ信号po３＝Ｌレベルの場合には、ＮＡ
ＮＤ回路７２−３の出力＝Ｈレベルとされる。

【０１９１】そして、出力ポインタ信号po０＝Ｌレベ
ル、インバータ７０−３の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ７１−３＝ＯＦＦの状態で、入力ポインタ信
号pi３＝Ｈレベルとされると、ｎＭＯＳトランジスタ６
６−３＝ＯＮとなり、ラッチ回路６７−３は、データパ
ルス／ＲＤＰ０をラッチすることになる。

【０１９２】その後、出力ポインタ信号po０＝Ｌレベ
ル、インバータ７０−３の出力＝Ｈレベル、ｐＭＯＳト
ランジスタ７１−３＝ＯＦＦの状態のままで、出力ポイ
ンタ信号po３＝Ｈレベルとなると、ＮＡＮＤ回路７２−
３は、インバータ６８−３の出力を反転したデータ、即
ち、ラッチ回路６７−３がラッチしたデータを出力する
ことになる。

【０１９３】そして、次に、出力ポインタ信号po０＝Ｈ
レベルとなると、インバータ７０−３の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ７１−３＝ＯＮ、ノードＱ３
のレベル＝Ｈレベルとなり、ラッチ回路６７−３は、Ｈ
レベルをラッチし、インバータ６８−３の出力＝Ｌレベ
ル、ＮＡＮＤ回路７２−３の出力＝Ｈレベルとされる。

【０１９４】また、７３はＮＡＮＤ回路７２−０、７２
−１、７２−２、７２−３の出力をＮＡＮＤ処理するＮ
ＡＮＤ回路である。

【０１９５】また、図３において、７５は第１データラ
ッチ回路部５２の出力、即ち、ＮＡＮＤ回路６３の出力
と、第２データラッチ回路部５３の出力、即ち、ＮＡＮ
Ｄ回路７３の出力とを入力してパッド７６に出力データ
ＤＱ０を出力するデータ出力バッファである。

【０１９６】図７はバースト長を４とする場合における
本発明の実施の第２形態の動作を示すタイミングチャー
トであり、図７（Ａ）は外部クロックＣＬＫ、図７
（Ｂ）は出力イネーブル信号ＯＥ、図７（Ｃ）はデータ
バス駆動回路活性化信号ＤＲＶ、図７（Ｄ）はデータバ
スＲＤ０の電位、図７（Ｅ）はデータバス状態遷移モニ
タ信号ｉＣＬＫ、図７（Ｆ）はデータパルスＲＤＰ０、
／ＲＤＰ０を示している。

【０１９７】また、図７（Ｇ）は入力ポインタ信号pi
０、pi１、pi２、pi３、図７（Ｈ）は第１データラッチ
回路部５２のノードＰ０、Ｐ１、Ｐ２、Ｐ３の電位及び
第２データラッチ回路部５３のノードＱ０、Ｑ１、Ｑ
２、Ｑ３の電位、図７（Ｉ）は出力ポインタ信号po０、
po１、po２、po３、図７（Ｊ）は出力データＤＱ０を示
している。

【０１９８】即ち、本発明の実施の第２形態において
は、リードコマンドが取り込まれると、入力ポインタ信
号pi０＝Ｈレベルにされる。

【０１９９】なお、メモリコア部１からデータが読み出
される前には、データバス駆動回路活性化信号ＤＲＶ＝
Ｌレベルとされ、データバスＲＤ０、ＲＤ１・・・ＲＤ
７はＬレベルとされている。

【０２００】そして、メモリコア部から出力されるリー
ドデータＤＴ０、ＤＴ１、・・・ＤＴ７がデータバス駆
動回路１０−０、１０−１、・・・１０−７に与えられ
るが、図７では、リードデータＤＴ０として、４個のデ
ータＤ０（論理「１」＝Ｈレベル）、Ｄ１（論理「０」
＝Ｌレベル）、Ｄ２（論理「１」＝Ｈレベル）、Ｄ３
（論理「０」＝Ｌレベル）が連続してデータバス駆動回
路１０−０に出力された場合を示している。

【０２０１】ここに、データバス駆動回路活性化信号Ｄ
ＲＶは、バースト長を４とされているので、データバス
駆動時には、図７（Ｃ）に示すように、外部クロックＣ
ＬＫに同期させて４回にわたってＬレベルからＨレベル
への状態遷移を行うことになる。

【０２０２】この結果、図７（Ｄ）に示すように、第１
番目のデータ伝送サイクル時には、データバスＲＤ０の
電位は、データバス駆動回路１０−０によってＨレベル
とされ、この電位は、次のデータ伝送サイクル時まで、
データバス電位保持回路２６−０により保持されること
になる。

【０２０３】また、第２番目のデータ伝送サイクル時に
は、データバスＲＤ０の電位は、データバス駆動回路１
０−０によってＬレベルとされ、この電位は、次のデー
タ伝送サイクル時まで、データバス電位保持回路２６−
０により保持されることになる。

【０２０４】また、第３番目のデータ伝送サイクル時に
は、データバスＲＤ０の電位は、データバス駆動回路１
０−０によってＨレベルとされ、この電位は、次のデー
タ伝送サイクル時まで、データバス電位保持回路２６−
０により保持されることになる。

【０２０５】また、第４番目のデータ伝送サイクル時に
は、データバスＲＤ０の電位は、データバス駆動回路１
０−０によってＬレベルとされ、この電位は、次のデー
タ伝送サイクル時まで、データバス電位保持回路２６−
０により保持されることになる。

【０２０６】また、データバスＲＤ０の電位が図７
（Ｄ）に示すように変化し、データバス状態遷移モニタ
信号ｉＣＬＫが図７（Ｅ）に示すように変化すると、デ
ータパルスＲＤＰ０、／ＲＤＰ０は、図７（Ｆ）に示す
ように変化することになる。

【０２０７】他方、データバス駆動回路活性化信号ＤＲ
Ｖが図７（Ｃ）に示すように変化する場合には、これに
対応して、入力ポインタ信号pi０、pi１、pi２、pi３
は、図７（Ｇ）に示すように変化することになる。

【０２０８】この結果、データパルス線４２に順に出力
されるデータパルスＲＤＰ０は、図７（Ｈ）に示すよう
に、順にデータラッチ回路５５−０、５５−１、５５−
２、５５−３にラッチされると共に、データパルス線４
３に順に出力されるデータパルス／ＲＤＰ０は、順にデ
ータラッチ回路６５−０、６５−１、６５−２、６５−
３にラッチされることになる。

【０２０９】なお、この例では、データラッチ回路５５
−０、５５−１、５５−２、５５−３がデータを入力す
る前は、データパルス線４２の電位は、Ｈレベルに維持
されると共に、ノードＰ０、Ｐ１、Ｐ２、Ｐ３のレベル
は、Ｈレベルに維持されるので、データラッチ回路５５
−０、５５−１、５５−２、５５−３に前サイクルのデ
ータが入力されることはない。

【０２１０】また、データラッチ回路６５−０、６５−
１、６５−２、６５−３がデータを入力する前は、デー
タパルス線４３の電位は、Ｈレベルに維持されると共
に、ノードＱ０、Ｑ１、Ｑ２、Ｑ３のレベルはＨレベル
に維持されるので、前サイクルのデータが入力されるこ
とはない。

【０２１１】他方、リードコマンドが取り込まれた場合
には、出力イネーブル信号ＯＥは、図７（Ｂ）に示すよ
うにＨレベルとされて、シフトレジスタ２５が活性状態
とされるので、その後、外部クロックＣＬＫが立ち上が
るごとに、図７（Ｉ）に示すように、出力ポインタ信号
po０、po１、po２、po３が１個づつ順番にＨレベルとさ
れる。

【０２１２】この結果、データラッチ回路５５−０、５
５−１、５５−２、５５−３に順にラッチされるデータ
パルスＲＤＰ０は、順番にＮＡＮＤ回路６３に供給され
ると共に、データラッチ回路６５−０、６５−１、６５
−２、６５−３にラッチされるデータパルス／ＲＤＰ０
は、順番にＮＡＮＤ回路７３に供給され、これらＮＡＮ
Ｄ回路６３、７３の出力がデータ出力バッファ７５に供
給され、パッド７６に出力データＤＱ０としてデータＤ
０、Ｄ１、Ｄ２、Ｄ３が順番に出力されることになる。

【０２１３】このように、本発明の実施の第２形態によ
れば、出力回路部４０−０に、データパルス線４２に連
続して出力されるデータパルスＲＤＰ０を順番にラッチ
するデータラッチ回路５５−０、５５−１、５５−２、
５５−３を備えると共に、データパルス線４３に連続し
て出力されるデータパルス／ＲＤＰ０を順番にラッチす
るデータラッチ回路６５−０、６５−１、６５−２、６
５−３を備えるとしているので、ウエーブパイプライン
処理を行うことができる。

【０２１４】また、メモリコア部からのリードデータＤ
Ｔ０、ＤＴ１、・・・ＤＴ７を伝送するデータバスとし
て単線のデータバスＲＤ０、ＲＤ１、・・・ＲＤ７を備
えるとしているので、データ伝送サイクルごとに、デー
タバスＲＤ０、ＲＤ１、・・・ＲＤ７をプリチャージす
る必要がなく、データバスＲＤ０、ＲＤ１、・・・ＲＤ
７はクロックサイクルタイムの間に１回しか状態遷移し
ないことになる。

【０２１５】したがって、動作周波数を実効的に１／２
とすることができ、データバスＲＤ０、ＲＤ１、・・・
ＲＤ７を充放電するために消費される電流を１／２にす
ることができるので、消費電力の低減化を図ることがで
きる。

【０２１６】また、データバス状態遷移モニタ信号生成
回路１８を設けると共に、データバス状態遷移モニタ信
号ｉＣＬＫをカウントアップクロックとして入力し、入
力ポインタ信号pi０、pi１、pi２、pi３を出力するシフ
トレジスタ２４を設けるとしているので、第１データラ
ッチ回路部５２及び第２データラッチ回路部５３におけ
るデータラッチのタイミングを簡単に制御することがで
きる。他の出力回路部４０−０、４０−１、・・・４０
−７の第１、第２データラッチ回路部についても同様で
ある。

【０２１７】また、データバスＲＤ０、ＲＤ１、・・・
ＲＤ７の電位をデータバス駆動回路１０−０、１０−
１、・・・１０−７により与えられた電位に保持させる
データバス電位保持回路２６−０、２６−１、・・・２
６−７を備えるとしているので、簡単な回路構成で、ク
ロックサイクルごとにデータバスをプリチャージする必
要がない構成とすることができる。

【０２１８】

【発明の効果】以上のように、本発明中、第１の発明
（請求項１記載の半導体記憶装置）によれば、リードデ
ータを伝送するデータバスとして単線のデータバスを備
えるとしたことにより、データ伝送サイクルごとにデー
タバスをプリチャージする必要がなく、データ伝送サイ
クルタイムの間に１回しか状態遷移しないようにできる
ので、動作周波数を実効的に１／２として、データバス
で消費される電流を１／２にし、消費電力の低減化を図
ることができる。

【０２１９】本発明中、第２の発明（請求項２記載の半
導体記憶装置）によれば、第１の発明と同様の効果を得
ることができると共に、複数のデータラッチ回路におけ
るデータ入力のタイミング制御を簡単に行うことができ
る。

【０２２０】本発明中、第３の発明（請求項３記載の半
導体記憶装置）によれば、第１の発明と同様の効果を得
ることができると共に、データバス駆動回路を簡単な構
成とし、データ伝送サイクルごとに、データバスをプリ
チャージする必要がない構成とすることができる。

【０２２１】本発明中、第４の発明（請求項４記載の半
導体記憶装置）によれば、リードデータを伝送するデー
タバスとして単線のデータバスを備えるとしたことによ
り、データ伝送サイクルごとにデータバスをプリチャー
ジする必要がなく、データ伝送サイクルタイムの間に１
回しか状態遷移しないようにできるので、動作周波数を
実効的に１／２として、データバスで消費される電流を
１／２にし、消費電力の低減化を図ることができる。

【０２２２】本発明中、第５の発明（請求項５記載の半
導体記憶装置）によれば、第４の発明と同様の効果を得
ることができると共に、データバス上のリードデータを
相補化してなる第１、第２のデータパルスを生成するタ
イミング制御を簡単な構成で行うことができる。

【０２２３】本発明中、第６の発明（請求項６記載の半
導体記憶装置）によれば、第５の発明と同様の効果を得
ることができると共に、第１、第２の複数のデータラッ
チ回路におけるデータ入力のタイミング制御を簡単に行
うことができる。

【０２２４】本発明中、第７の発明（請求項７記載の半
導体記憶装置）によれば、第４の発明と同様の効果を得
ることができると共に、データバス駆動回路を簡単な構
成とし、データ伝送サイクルごとに、データバスをプリ
チャージする必要がない構成とすることができる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態の要部を示す回路図で
ある。

【図２】本発明の実施の第１形態の動作を示すタイミン
グチャートである。

【図３】本発明の実施の第２形態の要部を示す回路図で
ある。

【図４】本発明の実施の第２形態が備えるデータパルス
生成回路の構成を示す回路図である。

【図５】本発明の実施の第２形態が備える第１データラ
ッチ回路部の構成を示す回路図である。

【図６】本発明の実施の第２形態が備える第２データラ
ッチ回路部の構成を示す回路図である。

【図７】本発明の実施の第２形態の動作を示すタイミン
グチャートである。

【図８】従来のシンクロナスＤＲＡＭの一例の要部を示
す回路図である。

【図９】図８に示す従来のシンクロナスＤＲＡＭの動作
を示すタイミングチャートである。

【符号の説明】

ＤＴ０ リードデータ ＲＤ０、ＲＤ１、ＲＤ７ データバス １０−０、１０−１、１０−７ データバス駆動回路 １８ データバス状態遷移モニタ信号生成回路 ２９−０、２９−１、２９−７ 出力回路部 ３０−０、３０−１、３０−２、３０−３ データラッ
チ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 相川 忠雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 望月 裕彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】メモリコア部からのリードデータを伝送す
   る単線のデータバスと、 データ入力端を前記データバスに接続された複数のデー
   タラッチ回路と、 これら複数のデータラッチ回路を順番にデータ入力状態
   とし、前記データバス上を連続して伝送されてくるリー
   ドデータを前記複数のデータラッチ回路に入力させるデ
   ータ入力制御回路と、 前記複数のデータラッチ回路を順番にデータ出力状態と
   し、ラッチされたリードデータから順番に出力させるデ
   ータ出力制御回路とを備えていることを特徴とする半導
   体記憶装置。
2. 【請求項２】前記データ入力制御回路は、前記データバ
   スの状態遷移をモニタし、前記複数のデータラッチ回路
   におけるデータ入力のタイミングを決定するように構成
   されていることを特徴とする請求項１記載の半導体記憶
   装置。
3. 【請求項３】前記データバスの電位を、前記データバス
   にリードデータを出力するデータバス駆動回路により与
   えられた電位に保持させるデータバス電位保持回路を備
   えていることを特徴とする請求項１記載の半導体記憶装
   置。
4. 【請求項４】メモリコア部からのリードデータを伝送す
   る単線のデータバスと、 データ入力端を前記データバスに接続され、前記データ
   バス上を伝送されてくるリードデータを相補信号化して
   なる第１、第２のデータパルスを生成し、これら第１、
   第２のデータパルスをそれぞれ第１、第２のデータパル
   ス線に出力するデータパルス生成回路と、 データ入力端を前記第１のデータパルス線に接続された
   第１の複数のデータラッチ回路と、 データ入力端を前記第２のデータパルス線に接続された
   第２の複数のデータラッチ回路と、 前記第１の複数のデータラッチ回路を順番にデータ入力
   状態とすると共に、前記第２の複数のデータラッチ回路
   を順番にデータ入力状態とし、前記第１のデータパルス
   線に連続して出力される第１のデータパルスを前記第１
   の複数のデータラッチ回路に入力させると共に、前記第
   ２のデータパルス線に連続して出力される第２のデータ
   パルスを前記第２の複数のデータラッチ回路に入力させ
   るデータ入力制御回路と、 前記第１の複数のデータラッチ回路を順番にデータ出力
   状態とすると共に、前記第２の複数のデータラッチ回路
   を順番にデータ出力状態とし、ラッチされたリードデー
   タから順番に出力させるデータ出力制御回路とを備えて
   いることを特徴とする半導体記憶装置。
5. 【請求項５】前記データバスの状態遷移をモニタし、前
   記データバスの状態遷移のタイミングを示すデータバス
   状態遷移モニタ信号を生成するデータバス状態遷移モニ
   タ信号生成回路を有し、 前記データパルス生成回路は、前記データバス状態遷移
   モニタ信号により制御されて前記第１、第２のデータパ
   ルスを生成するように構成されていることを特徴とする
   請求項４記載の半導体記憶装置。
6. 【請求項６】前記データ入力制御回路は、前記データバ
   ス状態遷移モニタ信号を使用し、前記第１、第２の複数
   のデータラッチ回路におけるデータ入力のタイミングを
   制御するように構成されていることを特徴とする請求項
   ５記載の半導体記憶装置。
7. 【請求項７】前記データバスの電位を、前記データバス
   にリードデータを出力するデータバス駆動回路により与
   えられた電位に保持させるデータバス電位保持回路を備
   えていることを特徴とする請求項４記載の半導体記憶装
   置。