JPS61150193A - ラツチ回路 - Google Patents
ラツチ回路Info
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- JPS61150193A JPS61150193A JP59272309A JP27230984A JPS61150193A JP S61150193 A JPS61150193 A JP S61150193A JP 59272309 A JP59272309 A JP 59272309A JP 27230984 A JP27230984 A JP 27230984A JP S61150193 A JPS61150193 A JP S61150193A
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- Japan
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- output
- level
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はラッチ回路に係り、特にＲＯＭ（ＲｅａｄＯｎ
ｌｙ Ｍｅｍｏｒｙ ）の出力回路として使用されるラ
ッチ回路に関する。
ｌｙ Ｍｅｍｏｒｙ ）の出力回路として使用されるラ
ッチ回路に関する。
ＲＯＭには大別してスタティック形ＮＯＲ形式、ダイナ
ミック形ＮＯＲ形式、スタティック形ＮＡＮＤ形式、ダ
イナミックＮＡＮＯ形式の４方べがある。
ミック形ＮＯＲ形式、スタティック形ＮＡＮＤ形式、ダ
イナミックＮＡＮＯ形式の４方べがある。
第１０図に０Ｍ０８回路で構成されたスタティック形Ｎ
’ＯＲ方式のＲＯＭを示す。ｎ個の入力信号Ａ１．Ａ２
．・・・Ａｎをゲート入力とするとｎ個のｐチャンネル
ＭＯ８ＦＥＴＩ １ 、ｌ ２． ・ １ ｎとｎ個の
ｎチャンネルＭＯ３ＦＥＴ２１，２２゜・・・２ｎとが
設けられている。このようにスタティック形ＮＯＲ形式
のＲＯＭでは１本の出力信号線に対して２ｎ個のＭＯＳ
ＦＥＴが必要となる。出力信号線がｍ本あるとすると、
ＭＯＳＦＥＴは合計２ｍｎ個となる。実際に２ｍｎ個の
ＭＯＳＦＥＴが設けられていない場合でも、ＲＯＭの場
合績８２ｍｎ個のＭＯＳＦＥＴ全てが設けられた場合と
同じ面積を必要とする。このため、スタティック形のＲ
ＯＭは大きな面積を必要とし、半導体チップサイズが大
きくなるという問題があった。
’ＯＲ方式のＲＯＭを示す。ｎ個の入力信号Ａ１．Ａ２
．・・・Ａｎをゲート入力とするとｎ個のｐチャンネル
ＭＯ８ＦＥＴＩ １ 、ｌ ２． ・ １ ｎとｎ個の
ｎチャンネルＭＯ３ＦＥＴ２１，２２゜・・・２ｎとが
設けられている。このようにスタティック形ＮＯＲ形式
のＲＯＭでは１本の出力信号線に対して２ｎ個のＭＯＳ
ＦＥＴが必要となる。出力信号線がｍ本あるとすると、
ＭＯＳＦＥＴは合計２ｍｎ個となる。実際に２ｍｎ個の
ＭＯＳＦＥＴが設けられていない場合でも、ＲＯＭの場
合績８２ｍｎ個のＭＯＳＦＥＴ全てが設けられた場合と
同じ面積を必要とする。このため、スタティック形のＲ
ＯＭは大きな面積を必要とし、半導体チップサイズが大
きくなるという問題があった。
第１１図に０Ｍ０８回路で構成されたダイナミック形Ｎ
ＯＲ方式のＲＯＭを示す。ｎ個の入力信号、ＡＩ、Ａ２
．・・・Ａｎをゲート入力とするｎ個のｎチャンネルＭ
Ｏ８ＦＥＴ３１．３２．−。
ＯＲ方式のＲＯＭを示す。ｎ個の入力信号、ＡＩ、Ａ２
．・・・Ａｎをゲート入力とするｎ個のｎチャンネルＭ
Ｏ８ＦＥＴ３１．３２．−。
３ｎとクロック信号φをゲート入力とするプリチャージ
用のｐチャンネルＭＯ８ＦＥＴ４１とｎチャンネルＭＯ
８ＦＥＴ４２とが設けられている。
用のｐチャンネルＭＯ８ＦＥＴ４１とｎチャンネルＭＯ
８ＦＥＴ４２とが設けられている。
これらＭＯ８ＦＥＴ３１．３２． ・、３ｎ、４１゜４
２とで構成されたダイナミックＮＯＲ回路の出力信号Ａ
は、転送ゲート用ＭＯ８ＦＥＴ４３゜４４を介してラッ
チ回路に接続される。ラッチ回路は２つの直列接続され
たインバータ４５．４６とインバータ４６の出力をイン
バータ４５の入力にフィードバックするＭＯ８ＦＥＴ４
７．４８とで構成されている。このようにダイナミック
形ＮＯＲ形式のＲＯＭでは１本の出力信号線に対して、
ラッチ回路の分を除いてｎ＋４個のＭＯＳＦＥＴが必要
となる。出力信号線がｍ本あるとすると、ＭＯＳＦＥＴ
は合計量 （ｎ＋４）個になる。
２とで構成されたダイナミックＮＯＲ回路の出力信号Ａ
は、転送ゲート用ＭＯ８ＦＥＴ４３゜４４を介してラッ
チ回路に接続される。ラッチ回路は２つの直列接続され
たインバータ４５．４６とインバータ４６の出力をイン
バータ４５の入力にフィードバックするＭＯ８ＦＥＴ４
７．４８とで構成されている。このようにダイナミック
形ＮＯＲ形式のＲＯＭでは１本の出力信号線に対して、
ラッチ回路の分を除いてｎ＋４個のＭＯＳＦＥＴが必要
となる。出力信号線がｍ本あるとすると、ＭＯＳＦＥＴ
は合計量 （ｎ＋４）個になる。
通常、入力信号ｎの数はかなり多いため、ダイナミック
形の方がスタティック形に比較して必要とするＭＯＳＦ
ＥＴが少なくてすむ。したがってダイナミック形のＲＯ
Ｍが必要とする面積は小さいという利点がある。
形の方がスタティック形に比較して必要とするＭＯＳＦ
ＥＴが少なくてすむ。したがってダイナミック形のＲＯ
Ｍが必要とする面積は小さいという利点がある。
このダイナミック形ＮＯＲ形式のＲＯＭの動作を第１２
図を用いて説明する。クロック信号φがＬレベルになる
とｐチャンネルＭＯ８ＦＥＴ４１がオンし、出力信号線
ＡはＨレベルにプリチャージされている。クロック信号
φがＨレベルになると、入力信号Ａ１のレベルに従って
出力信号ＡはＨレベルまたはＬレベルとなる。この出力
信号Ａは、クロック信号φに同期して動作する転送ゲー
ト用ＭＯ３ＦＥＴ４３．４４によりラッチ回路に転送さ
れラッチされる。
図を用いて説明する。クロック信号φがＬレベルになる
とｐチャンネルＭＯ８ＦＥＴ４１がオンし、出力信号線
ＡはＨレベルにプリチャージされている。クロック信号
φがＨレベルになると、入力信号Ａ１のレベルに従って
出力信号ＡはＨレベルまたはＬレベルとなる。この出力
信号Ａは、クロック信号φに同期して動作する転送ゲー
ト用ＭＯ３ＦＥＴ４３．４４によりラッチ回路に転送さ
れラッチされる。
しかしながら、低速動作によりクロック信号φの周期が
長くなると電荷のリークにより出力信号Ａのレベルが変
化して誤ったレベル信号をラッチするおそれがある。低
速動作になると第１３図に示すようにクロック信号φの
周期が長くなる。クロック信号φがＬレベルの間は第１
２図と同様出力信号ＡはＨレベルにプリチャージされる
。クロック信号φがＨレベルになると、ｐチャンネルＭ
Ｏ８ＦＥＴ４１がオフし、ｎチャンネルＭＯ８ＦＥＴ４
２がオンする。出力信号Ａ１がＨレベルのときは、ｎチ
ャンネルＭＯ８ＦＥＴ３１がオンし、出力信号ＡはＬレ
ベルになり正しい出力信号がラッチ回路によりラッチさ
れる。しかしすべてての入力信号Ａ１．・・・、Ａｎが
ＨレベルになるとｎチャンネルＭＯ８ＦＥＴ３１．−．
３ｎがいずれもオフ状態になる。したがって出力信号Ａ
はフローディング状態になる。クロック信号φの周期が
長くＨレベルの期間が長くなると、プリチャージされた
出力信号線Ａの雷同が徐々にリークする。
長くなると電荷のリークにより出力信号Ａのレベルが変
化して誤ったレベル信号をラッチするおそれがある。低
速動作になると第１３図に示すようにクロック信号φの
周期が長くなる。クロック信号φがＬレベルの間は第１
２図と同様出力信号ＡはＨレベルにプリチャージされる
。クロック信号φがＨレベルになると、ｐチャンネルＭ
Ｏ８ＦＥＴ４１がオフし、ｎチャンネルＭＯ８ＦＥＴ４
２がオンする。出力信号Ａ１がＨレベルのときは、ｎチ
ャンネルＭＯ８ＦＥＴ３１がオンし、出力信号ＡはＬレ
ベルになり正しい出力信号がラッチ回路によりラッチさ
れる。しかしすべてての入力信号Ａ１．・・・、Ａｎが
ＨレベルになるとｎチャンネルＭＯ８ＦＥＴ３１．−．
３ｎがいずれもオフ状態になる。したがって出力信号Ａ
はフローディング状態になる。クロック信号φの周期が
長くＨレベルの期間が長くなると、プリチャージされた
出力信号線Ａの雷同が徐々にリークする。
すると出力信号線Ａのレベルが第１３図に示すように徐
々に下がりついにはＬレベルになり、ラッチ回路にはＬ
レベルがラッチされる。
々に下がりついにはＬレベルになり、ラッチ回路にはＬ
レベルがラッチされる。
このように従来のダイナミック形のＲＯＭの場合、低速
動作におい″Ｃ誤動作するという問題があった。
動作におい″Ｃ誤動作するという問題があった。
このような従来のダイナミック形のＲＯＭを誤動作しな
いようにするため、ｎチャンネルＭＯ８ＦＥＴ４２を取
り除き、ｎチャンネルＭＯ８ＦＥＴ３１．・・・、３ｎ
のソースを接地し、プリチャージ内ｐチャンネルＭＯ８
ＦＥＴ４１をブリアップ抵抗に置き換える方法が考えら
れる。しかしながらプルアップ抵抗を用いると、常時こ
のブリアップ抵抗に電流が流れ消費電力が増大するとい
う問題があった。
いようにするため、ｎチャンネルＭＯ８ＦＥＴ４２を取
り除き、ｎチャンネルＭＯ８ＦＥＴ３１．・・・、３ｎ
のソースを接地し、プリチャージ内ｐチャンネルＭＯ８
ＦＥＴ４１をブリアップ抵抗に置き換える方法が考えら
れる。しかしながらプルアップ抵抗を用いると、常時こ
のブリアップ抵抗に電流が流れ消費電力が増大するとい
う問題があった。
（発明の目的）
本発明は上記事情を考慮してなされたもので、ダイナミ
ック回路の消費電力を増大させることなく低速動作中に
もダイナミック回路のダイナミック出力を誤動作せず、
ラッチすることができるラッチ回路を提供することを目
的とする。
ック回路の消費電力を増大させることなく低速動作中に
もダイナミック回路のダイナミック出力を誤動作せず、
ラッチすることができるラッチ回路を提供することを目
的とする。
上記目的を達成するために本発明によるラッチ回路は、
第１のレベルから第２のレベルに変化したダイナミック
出力が電荷のリークにより再び第１のレベルに変化する
以前の所定期間だけクロック信号に同期したイネーブル
信号を出力するイネーブル信号出力手段と、このイネー
ブル信号出力手段からのイネーブル信号により前記ダイ
ナミック出力をラッチするラッチ手段とを備えたことを
特徴とする。
第１のレベルから第２のレベルに変化したダイナミック
出力が電荷のリークにより再び第１のレベルに変化する
以前の所定期間だけクロック信号に同期したイネーブル
信号を出力するイネーブル信号出力手段と、このイネー
ブル信号出力手段からのイネーブル信号により前記ダイ
ナミック出力をラッチするラッチ手段とを備えたことを
特徴とする。
本発明を図示の実施例に基づいて説明する。第１図に本
発明の第１の実施例によるラッチ回路を示す。このラッ
チ回路は第１１図と同様０Ｍ０３回路で構成されたダイ
ナミック形ＮＯＲ形式のＲＯＭの出力をラッチするもの
である。ダイナミック形ＮＯＲ回路は、ｎ個の入力信号
Ａ１．Ａ２゜・・・、Ａｎをゲート入力とし並列接続さ
れたｎ個のｎチャンネルＭＯ８ＦＥＴ３１．３２．−．
３ｎと、クロック信号φをゲート入力とし、ソースが電
源に接続され、ドレインがＭＯ８ＦＥＴ３１゜・・・、
３ｎのドレインに接続されたｐチャンネルＭＯ８ＦＥＴ
４１と、クロック信号φをゲート入力とし、ソースが接
地され、ドレインがＭＯ８ＦＥＴ３１．・・・、３ｎの
ソースに接続されたｒ）チｉｔンネルＭＯ３ＦＥＴ４２
とで構成されている。
発明の第１の実施例によるラッチ回路を示す。このラッ
チ回路は第１１図と同様０Ｍ０３回路で構成されたダイ
ナミック形ＮＯＲ形式のＲＯＭの出力をラッチするもの
である。ダイナミック形ＮＯＲ回路は、ｎ個の入力信号
Ａ１．Ａ２゜・・・、Ａｎをゲート入力とし並列接続さ
れたｎ個のｎチャンネルＭＯ８ＦＥＴ３１．３２．−．
３ｎと、クロック信号φをゲート入力とし、ソースが電
源に接続され、ドレインがＭＯ８ＦＥＴ３１゜・・・、
３ｎのドレインに接続されたｐチャンネルＭＯ８ＦＥＴ
４１と、クロック信号φをゲート入力とし、ソースが接
地され、ドレインがＭＯ８ＦＥＴ３１．・・・、３ｎの
ソースに接続されたｒ）チｉｔンネルＭＯ３ＦＥＴ４２
とで構成されている。
このＭＯ８回路の出力信号Ａはラッチ回路５１によりラ
ッチされる。従来はクロック信号φをイネーブル信号と
したが、本実施例ではイネーブル信号出力回路５２によ
り出力される信号をイネーブル信号とする。
ッチされる。従来はクロック信号φをイネーブル信号と
したが、本実施例ではイネーブル信号出力回路５２によ
り出力される信号をイネーブル信号とする。
イネーブル信号出力回路５２は、反転遅延回路５３とＡ
ＮＤゲート５４で構成されている。反転遅延回路５３は
クロック信号φを入力し、このクロック信号φを反転し
て遅延し第２図に示す信号りを出力する。ＡＮＤゲート
５４には信号りとクロック信号φが入力する。ＡＮＤゲ
ート５４はこれら信号の論理積であるイネーブル信号φ
１を出力する。反転遅延回路５３の遅延時間によりイネ
ーブル信号φ１がＨレベルである所定期間が定まる。
ＮＤゲート５４で構成されている。反転遅延回路５３は
クロック信号φを入力し、このクロック信号φを反転し
て遅延し第２図に示す信号りを出力する。ＡＮＤゲート
５４には信号りとクロック信号φが入力する。ＡＮＤゲ
ート５４はこれら信号の論理積であるイネーブル信号φ
１を出力する。反転遅延回路５３の遅延時間によりイネ
ーブル信号φ１がＨレベルである所定期間が定まる。
イネーブル信号φ１がＨレベルである所定期間は、第２
図に示すようにクロック信号φの立上りの後、出力信号
Ａが電荷のリークによりＬレベルに変化する前の期間で
ある。詳しく言えば出力信号Ａのレベルがラッチ回路５
１の入力ゲートのしきい値より小さくなる前に、イネー
ブル信号φ１をＬレベルにする。
図に示すようにクロック信号φの立上りの後、出力信号
Ａが電荷のリークによりＬレベルに変化する前の期間で
ある。詳しく言えば出力信号Ａのレベルがラッチ回路５
１の入力ゲートのしきい値より小さくなる前に、イネー
ブル信号φ１をＬレベルにする。
このように本実施例ではラッチ回路のイネーブル信号を
ダイナミック回路の出力信号がレベルを変化する前にＬ
レベルとしているため、クロック信号φの周期が長くな
っても正しい出力信号のレベルをラッチすることができ
る。
ダイナミック回路の出力信号がレベルを変化する前にＬ
レベルとしているため、クロック信号φの周期が長くな
っても正しい出力信号のレベルをラッチすることができ
る。
なお、イネーブル信号出力回路５２は第３図に示すよう
にクロック信号φを遅延する遅延回路５５と、この遅延
回路５５の出力と反転クロック信号φを入力するＮＯＲ
ゲート５６とにより構成してもよい。第２図と同様のイ
ネーブル信号φ１が出力される。
にクロック信号φを遅延する遅延回路５５と、この遅延
回路５５の出力と反転クロック信号φを入力するＮＯＲ
ゲート５６とにより構成してもよい。第２図と同様のイ
ネーブル信号φ１が出力される。
本発明の第２の実施例によるラッチ回路を第４図に示す
。このラッチ回路は０Ｍ０８回路で構成されたダイナミ
ック形ＮＯＲ形式のＲＯＭの出力信号をラッチする。ラ
ッチする出力信号へを出力するダイナミック形ＮＯＲ回
路は、第１１図と同様の構成である。
。このラッチ回路は０Ｍ０８回路で構成されたダイナミ
ック形ＮＯＲ形式のＲＯＭの出力信号をラッチする。ラ
ッチする出力信号へを出力するダイナミック形ＮＯＲ回
路は、第１１図と同様の構成である。
ダイナミック形ＮＯＲ回路の出力信号線Ａは、並列接続
されたｐチャンネルＭＯ８ＦＥＴ７１とｎチャンネルＭ
Ｏ８ＦＥＴ７２を介してラッチ回路７０に接続されてい
る。ｐチャンネルＭＯ８ＦＥＴ７１のゲートには反転イ
ネーブル信号ｎが入力される。ｎチャンネルＭＯ８ＦＥ
Ｔ７２のゲートにはイネーブル信号φ１が入力される。
されたｐチャンネルＭＯ８ＦＥＴ７１とｎチャンネルＭ
Ｏ８ＦＥＴ７２を介してラッチ回路７０に接続されてい
る。ｐチャンネルＭＯ８ＦＥＴ７１のゲートには反転イ
ネーブル信号ｎが入力される。ｎチャンネルＭＯ８ＦＥ
Ｔ７２のゲートにはイネーブル信号φ１が入力される。
これらＭＯ８ＦＥＴ７１．７２には直列接続されたイン
バータ７３．７４が接続されている。インバータ７４の
出力信号Ｂは、帰還してインバータ７３に入力されてい
る。帰還ルート中には、並列接続されたｐチャンネルＭ
Ｏ８ＦＥＴ７５とｎチャンネルＭＯ８ＦＥＴ７６とが挿
入されている。
バータ７３．７４が接続されている。インバータ７４の
出力信号Ｂは、帰還してインバータ７３に入力されてい
る。帰還ルート中には、並列接続されたｐチャンネルＭ
Ｏ８ＦＥＴ７５とｎチャンネルＭＯ８ＦＥＴ７６とが挿
入されている。
ｐチャンネルＭＯ８ＦＥＴ７５のゲートにはイネーブル
信号φ１が入力され、ｎチャンネルＭＯ３ＦＥＴ７６は
ゲートには反転イネーブル信号が入力される。イネーブ
ル信号φ１がＨレベルでＭＯ３ＦＥＴ７１．７２がオン
の状態の場合には、ＭＯ８ＦＥＴ７５．７６がオフ状態
となり、イネーブル信号φ１がＬレベルでＭＯ８ＦＥＴ
７１゜７２がオフ状態の場合にはＭＯ８ＦＥＴ７５゜７
６はオン状態となる。
信号φ１が入力され、ｎチャンネルＭＯ３ＦＥＴ７６は
ゲートには反転イネーブル信号が入力される。イネーブ
ル信号φ１がＨレベルでＭＯ３ＦＥＴ７１．７２がオン
の状態の場合には、ＭＯ８ＦＥＴ７５．７６がオフ状態
となり、イネーブル信号φ１がＬレベルでＭＯ８ＦＥＴ
７１゜７２がオフ状態の場合にはＭＯ８ＦＥＴ７５゜７
６はオン状態となる。
ラッチ回路の出力信号Ｂは、並列接続されたｐチャンネ
ルＭＯ８ＦＥＴ８１とｎチャンネルＭＯ８ＦＥＴ８２を
介してラッチ回路８０に接続されている。ｐチャンネル
ＭＯ８ＦＥＴ８１のゲートには反転クロック信号φが入
力される。ｎチャンネルＭＯ８ＦＥＴ８２のゲートには
クロック信号Ｔが入力される。これらＭＯ８ＦＥＴ８１
゜８２には直列接続された２つのインバータ８３゜８４
が接続されている。インバータ８４の出力信号は帰還ル
ートを通ってインバータ８３に入力される。この帰還ル
ートには並列接続されたｐチャンネルＭＯ８ＦＥＴ８５
とｎチャンネルＭＯ８ＦＥＴ８６とが挿入されている。
ルＭＯ８ＦＥＴ８１とｎチャンネルＭＯ８ＦＥＴ８２を
介してラッチ回路８０に接続されている。ｐチャンネル
ＭＯ８ＦＥＴ８１のゲートには反転クロック信号φが入
力される。ｎチャンネルＭＯ８ＦＥＴ８２のゲートには
クロック信号Ｔが入力される。これらＭＯ８ＦＥＴ８１
゜８２には直列接続された２つのインバータ８３゜８４
が接続されている。インバータ８４の出力信号は帰還ル
ートを通ってインバータ８３に入力される。この帰還ル
ートには並列接続されたｐチャンネルＭＯ８ＦＥＴ８５
とｎチャンネルＭＯ８ＦＥＴ８６とが挿入されている。
ｐチャンネルＭＯ８ＦＥＴ８５のゲートにはクロック信
号φが入力される。ｎチャンネルＭＯ８ＦＥＴ８６のゲ
ートには反転クロック信号φが入力される。クロック信
号φがＨレベルでＭＯ８ＦＥＴ８１．８２がオン状態の
ときはＭＯ８ＦＥＴ８５．８６はオフ状態となり、クロ
ック信号φがＬレベルでＭＯ３ＦＥＴ８１．８２がオフ
状態のときはＭＯ３ＦＥＴ８５．８６がオン状態となる
。
号φが入力される。ｎチャンネルＭＯ８ＦＥＴ８６のゲ
ートには反転クロック信号φが入力される。クロック信
号φがＨレベルでＭＯ８ＦＥＴ８１．８２がオン状態の
ときはＭＯ８ＦＥＴ８５．８６はオフ状態となり、クロ
ック信号φがＬレベルでＭＯ３ＦＥＴ８１．８２がオフ
状態のときはＭＯ３ＦＥＴ８５．８６がオン状態となる
。
クロック信号φから第４図に示すイネーブル信号出力回
路によりイネーブル信号φ１が生成される。ゲートにク
ロック信号φが入力したｐチＶンネルＭＯ８ＦＥＴ６０
と、ゲートに電源が入力したｎヂャンネルＭＯ８ＦＥＴ
６１．６２と、ゲートにクロック信号φが入力したｎチ
ャンネルＭＯ８ＦＥＴ６３とが直列接続されている。ｐ
チャンネルＭＯ８ＦＥＴ６０のソースは電源に接続され
、ｎチャンネルＭＯ８ＦＥＴ６３のソースは接地されて
いる。２個のｎチャンネルＭＯ８ＦＥＴ６１．６２が挿
入されているので、出力信号Ｃは、出力信号Ａがレベル
変化した後にレベル変化する。出力信号線Ａと接地との
間には２個の’ ＭＯＳＦＥＴが挿入されているの
に対し、信号線Ｃと接地との間には３個のＭＯＳＦＥＴ
が挿入されているからである。
路によりイネーブル信号φ１が生成される。ゲートにク
ロック信号φが入力したｐチＶンネルＭＯ８ＦＥＴ６０
と、ゲートに電源が入力したｎヂャンネルＭＯ８ＦＥＴ
６１．６２と、ゲートにクロック信号φが入力したｎチ
ャンネルＭＯ８ＦＥＴ６３とが直列接続されている。ｐ
チャンネルＭＯ８ＦＥＴ６０のソースは電源に接続され
、ｎチャンネルＭＯ８ＦＥＴ６３のソースは接地されて
いる。２個のｎチャンネルＭＯ８ＦＥＴ６１．６２が挿
入されているので、出力信号Ｃは、出力信号Ａがレベル
変化した後にレベル変化する。出力信号線Ａと接地との
間には２個の’ ＭＯＳＦＥＴが挿入されているの
に対し、信号線Ｃと接地との間には３個のＭＯＳＦＥＴ
が挿入されているからである。
信号線Ｃには４つのインバータ６４．６５゜６６．６７
が直列接続されている。インバータ６７の出力信号りは
ＮＡＮＤゲート６８の入力端に入力され、ＮＡＮＤゲー
ト６８の他の入力端にはクロック信号φが入力されてい
る。ＮＡＮＤゲート６８からは反転イネーブル信号Ｃが
出力される。反転イネーブル信号ｎは、インバータ６９
により反転されてイネーブル信号φ１を発生する。
が直列接続されている。インバータ６７の出力信号りは
ＮＡＮＤゲート６８の入力端に入力され、ＮＡＮＤゲー
ト６８の他の入力端にはクロック信号φが入力されてい
る。ＮＡＮＤゲート６８からは反転イネーブル信号Ｃが
出力される。反転イネーブル信号ｎは、インバータ６９
により反転されてイネーブル信号φ１を発生する。
次に第５図を用いて動作を説明する。クロック信号φが
ＬレベルになるとｐチャンネルＭＯ８ＦＥＴ４１がオン
し、出力信号ＡをＨレベルにプリチャージする。またｐ
チャンネルＭＯ８ＦＥＴ６０がオンし、信号ＣをＨレベ
ルにする。すると信号りは遅延してＨレベルになる。Ｎ
ＡＮＤゲート６８の他の入力端にはクロック信号φのＬ
レベルが入力しているため、信号りのレベルにかかわり
なくイネーブル信号φ１はＬレベルとなる。したがって
クロック信号φがＬレベルになるのと同時にＭＯ８ＦＥ
Ｔ７１．７２はオフし、ラッチ回路７０に出力信号Ａが
ラッチされるのを防止する。
ＬレベルになるとｐチャンネルＭＯ８ＦＥＴ４１がオン
し、出力信号ＡをＨレベルにプリチャージする。またｐ
チャンネルＭＯ８ＦＥＴ６０がオンし、信号ＣをＨレベ
ルにする。すると信号りは遅延してＨレベルになる。Ｎ
ＡＮＤゲート６８の他の入力端にはクロック信号φのＬ
レベルが入力しているため、信号りのレベルにかかわり
なくイネーブル信号φ１はＬレベルとなる。したがって
クロック信号φがＬレベルになるのと同時にＭＯ８ＦＥ
Ｔ７１．７２はオフし、ラッチ回路７０に出力信号Ａが
ラッチされるのを防止する。
次にクロック信号φがＨレベルになるとｎチャンネ、ル
ＭＯ８ＦＥＴ６３がオンしｐチャンネルＭＯ８ＦＥＴ６
０がオフして、信号ＣをＬレベルにする。信号Ｃはイン
バータ６４．６５．６６゜６７で遅延され、第５図に示
すように、信号りは所定時間経過後Ｌレベルになる。Ｎ
ＡＮＤゲート６８の他の入力端にはクロック信号φが入
力されているので、イネーブル信号φ１は所定期間だけ
Ｈレベルを維持し、その後Ｌレベルとなる。
ＭＯ８ＦＥＴ６３がオンしｐチャンネルＭＯ８ＦＥＴ６
０がオフして、信号ＣをＬレベルにする。信号Ｃはイン
バータ６４．６５．６６゜６７で遅延され、第５図に示
すように、信号りは所定時間経過後Ｌレベルになる。Ｎ
ＡＮＤゲート６８の他の入力端にはクロック信号φが入
力されているので、イネーブル信号φ１は所定期間だけ
Ｈレベルを維持し、その後Ｌレベルとなる。
信号Ｃは信号Ａよりも少し遅れてＬレベルになる。信号
線Ａとアースとの間にはｎチャンネルＭＯ８ＦＥＴが直
列に２個あるが、信号線Ｃとアースとの間には３個の直
列接続されたｎチャンネルＭＯ８ＦＥＴ６１．６２．６
３がある。したがってクロック信号φがＨレベルになっ
てから信号ＣがＬレベルになるためには、信号ＣがＬレ
ベルになるよりも時間がかかる。すなわち、信号Ｃは信
号への出力信号変化が完了した後にＬレベルとなる。こ
のようにクロック信号φは、インバータ６４．６５，６
６．６７により遅延するとともにＭＯ８ＦＥＴ６１．６
２．６３でも遅延する。このように２段にわけて遅延し
たのは、実際の構成において信号線Ａ１信号線Ｃの長さ
は他の条件により変化する可能性があるため、１段で遅
延しただけでは遅延時間が短かすぎることがあるからで
ある。
線Ａとアースとの間にはｎチャンネルＭＯ８ＦＥＴが直
列に２個あるが、信号線Ｃとアースとの間には３個の直
列接続されたｎチャンネルＭＯ８ＦＥＴ６１．６２．６
３がある。したがってクロック信号φがＨレベルになっ
てから信号ＣがＬレベルになるためには、信号ＣがＬレ
ベルになるよりも時間がかかる。すなわち、信号Ｃは信
号への出力信号変化が完了した後にＬレベルとなる。こ
のようにクロック信号φは、インバータ６４．６５，６
６．６７により遅延するとともにＭＯ８ＦＥＴ６１．６
２．６３でも遅延する。このように２段にわけて遅延し
たのは、実際の構成において信号線Ａ１信号線Ｃの長さ
は他の条件により変化する可能性があるため、１段で遅
延しただけでは遅延時間が短かすぎることがあるからで
ある。
イネーブル信号φ１がＨレベルになると転送用ＭＯ８Ｆ
ＥＴ７１．７２がオンし、出力信号Ａがラッチ回路７０
に入力される。クロック信号φがＨレベルになると、ｐ
チャンネルＭＯ８ＦＥＴ４１がオフし、入力信号Ａ１．
・・−、ＡｎのいずれもＬレベルになるとｎチャンネル
ＭＯ８ＦＥＴ３１、・−，３ｎがオフし、入力信号線Ａ
はフローティング状態になる。したがって、第５図に示
すように出力信号Ａは電荷のリークにより徐々にそのレ
ベルが下がる。しかし出力信号Ａのレベルがインバータ
７３のしきい値以下になる前に、イネーブル信号φ１が
Ｌレベルになり、ＭＯ８ＦＥＴ７１．７２がオフするの
で、誤った出力信号Ａがラッチ回路７０に転送されるこ
とはない。イネーブル信号φ１がＬレベルになると帰還
ループに挿入されたＭＯ８ＦＥＴ７５．７６がオンし、
ラッチ回路７０では出力信号へをラッチする。
ＥＴ７１．７２がオンし、出力信号Ａがラッチ回路７０
に入力される。クロック信号φがＨレベルになると、ｐ
チャンネルＭＯ８ＦＥＴ４１がオフし、入力信号Ａ１．
・・−、ＡｎのいずれもＬレベルになるとｎチャンネル
ＭＯ８ＦＥＴ３１、・−，３ｎがオフし、入力信号線Ａ
はフローティング状態になる。したがって、第５図に示
すように出力信号Ａは電荷のリークにより徐々にそのレ
ベルが下がる。しかし出力信号Ａのレベルがインバータ
７３のしきい値以下になる前に、イネーブル信号φ１が
Ｌレベルになり、ＭＯ８ＦＥＴ７１．７２がオフするの
で、誤った出力信号Ａがラッチ回路７０に転送されるこ
とはない。イネーブル信号φ１がＬレベルになると帰還
ループに挿入されたＭＯ８ＦＥＴ７５．７６がオンし、
ラッチ回路７０では出力信号へをラッチする。
ラッチ回路７０の出力信号Ｂはラッチ回路８０でラッチ
される。このラッチ回路８０はクロック信号φをイネー
ブル信号とするものである。ラッチ回路７０でラッチさ
れた信号をラッチし、出力信号０ＬＩＴとして出力する
。なお、このラッチ回路８０および転送用ＭＯ８ＦＥＴ
８１．８２を設けたのは、高速動作時にも高信頼性で正
しい出力信号をラッチするためのものである。したがっ
て低速動作的にはこれらラッチ回路８０およびＭＯ８Ｆ
ＥＴ８１．８２は設けな（ともよい。
される。このラッチ回路８０はクロック信号φをイネー
ブル信号とするものである。ラッチ回路７０でラッチさ
れた信号をラッチし、出力信号０ＬＩＴとして出力する
。なお、このラッチ回路８０および転送用ＭＯ８ＦＥＴ
８１．８２を設けたのは、高速動作時にも高信頼性で正
しい出力信号をラッチするためのものである。したがっ
て低速動作的にはこれらラッチ回路８０およびＭＯ８Ｆ
ＥＴ８１．８２は設けな（ともよい。
第６図にイネーブル信号発生回路の変形例を示１゜この
回路は超高速動作させる場合に用いられる。第４図のイ
ネーブル信号°発生回路のインバータ６５．６７をＮＡ
ＮＤゲート９１．９２とし、他方の入力端にクロック信
号φを入力したものである。これによりクロック信号φ
がＬである間、ＮＡＮＤゲート９１．９２の出力信号は
Ｈレベルになりより安定した動作が実施できる。
回路は超高速動作させる場合に用いられる。第４図のイ
ネーブル信号°発生回路のインバータ６５．６７をＮＡ
ＮＤゲート９１．９２とし、他方の入力端にクロック信
号φを入力したものである。これによりクロック信号φ
がＬである間、ＮＡＮＤゲート９１．９２の出力信号は
Ｈレベルになりより安定した動作が実施できる。
本発明の第３の実施例によるラッチ回路である。
第２の実施例によるラッチ回路と同様０Ｍ０８回路で構
成されているが、ＮＡＮＯ形式のＲＯＭの出力をラッチ
するものである。入力信号Ａ１．・・・Ａｎは、直列接
続それたｎチャンネルＭＯ８ＦＥＴ１０１．１０２．
・・・、１０ｎのゲートにそれぞれ入力されている。入
力信号Ａ１．・・・、Ａｎの否定論理積が出力信号Ａと
なる。
成されているが、ＮＡＮＯ形式のＲＯＭの出力をラッチ
するものである。入力信号Ａ１．・・・Ａｎは、直列接
続それたｎチャンネルＭＯ８ＦＥＴ１０１．１０２．
・・・、１０ｎのゲートにそれぞれ入力されている。入
力信号Ａ１．・・・、Ａｎの否定論理積が出力信号Ａと
なる。
出力信号線へとアースとの間にはｎチャンネルＭＯ８Ｆ
ＥＴが直列にｎ＋１１１１ある。第２の実施例と同様に
信号Ｃを信号Ａよりも後にレベル変化を完了させるよう
にすることが望ましい。このためには信号ｌ１ｉＣとア
ースとの間にｎ＋２個以上のＭＯ８ＦＥＴ１１１，１１
２．−．１１ｍ、８３を設けるようにする。
ＥＴが直列にｎ＋１１１１ある。第２の実施例と同様に
信号Ｃを信号Ａよりも後にレベル変化を完了させるよう
にすることが望ましい。このためには信号ｌ１ｉＣとア
ースとの間にｎ＋２個以上のＭＯ８ＦＥＴ１１１，１１
２．−．１１ｍ、８３を設けるようにする。
上記実施例ではラッチ回路を０Ｍ０８回路で構成したが
、ｎチャンネルＭＯ８回路またはｐチャンネルＭＯ８回
路で構成してもよい。
、ｎチャンネルＭＯ８回路またはｐチャンネルＭＯ８回
路で構成してもよい。
第８図はダイナミック形ＮＯＲ形式のＲＯＭをｎチャン
ネルＭＯ８回路により構成したものである。Ｍ４図と同
一要素には同一符号を付し説明を省略する。第４図のｐ
チャンネルＭＯ８ＦＥＴ４１．６０を、ｎチャンネルＭ
Ｏ８ＦＥＴ１４１゜１６０に代え、これらｎチャンネル
ＭＯ８ＦＥＴ１４１．１６０のゲートには反転クロック
信号φを入力する。また第８図ではｐチャンネルＭＯ８
ＦＥＴ７１．７５，８１．８５を除いた構成である。こ
のラッチ回路の動作は第４図と同じである。
ネルＭＯ８回路により構成したものである。Ｍ４図と同
一要素には同一符号を付し説明を省略する。第４図のｐ
チャンネルＭＯ８ＦＥＴ４１．６０を、ｎチャンネルＭ
Ｏ８ＦＥＴ１４１゜１６０に代え、これらｎチャンネル
ＭＯ８ＦＥＴ１４１．１６０のゲートには反転クロック
信号φを入力する。また第８図ではｐチャンネルＭＯ８
ＦＥＴ７１．７５，８１．８５を除いた構成である。こ
のラッチ回路の動作は第４図と同じである。
第９図はダイナミック形ＮＡＮＤ形式のＲＯＭをｎチャ
ンネルＭＯ８回路により構成したものである。第７図、
第８図と同一要素には同一符号を付し説明を省略する。
ンネルＭＯ８回路により構成したものである。第７図、
第８図と同一要素には同一符号を付し説明を省略する。
このラッチ回路の動作は第７図と同様である。
（発明の効果）
以上の通り本発明によれば、ダイナミック回路の消費電
力を増大させることなく、ダイナミック回路のダイナミ
ック出力を誤りなくラッチすることができる。またダイ
ナミック形であるため素子数が少なく、小さな面積で形
成できる。
力を増大させることなく、ダイナミック回路のダイナミ
ック出力を誤りなくラッチすることができる。またダイ
ナミック形であるため素子数が少なく、小さな面積で形
成できる。
第１図は本発明の第１の実施例によるラッチ回路のクロ
ック図、 第２図は同ラッチ回路の動作を示すタイムチャート、 第３図は同ラッチ回路におけるイネーブル信号出力回路
の変形例を示す回路図、 第４図は本発明の第２の実施例によるラッチ回路の回路
図、 第５図は同ラッチ回路の動作を示すタイムチャート、 第６図は同ラッチ回路のイネーブル信号出力回路の変形
例を示す回路図、 第７図は本発明の第３の実施例によるラッチ回路の回路
図、 第８図、第９図はそれぞれ本発明の他の実施例によるラ
ッチ回路の回路図、 第１０図は従来のスタティック形ラッチ回路の回路図、 第１１図は従来のダイナミック形うッチ回路の回路図、 第１２図、第１３図は同ダイナミック形ラッチ回路の動
作を示すタイムチャートである。 ３１〜３ ｎ、 ４２−ｎチャンネルＭＯ８ＦＥＴ。 ４１・・・ｐヂ１１ンネルＭＯ８ＦＥＴ、５１・・・ラ
ッチ回路、５２・・・イネーブル信号出力回路、５３・
・・反転遅延回路、５４・・・ＡＮＤゲート、５５・・
・遅延回路、５６・・・ＮＯＲゲート、φ・・・クロッ
ク信号、φ１・・・イネーブル信号。 出願人代理人 猪 股 清 第６図 第７図 亮８図
ック図、 第２図は同ラッチ回路の動作を示すタイムチャート、 第３図は同ラッチ回路におけるイネーブル信号出力回路
の変形例を示す回路図、 第４図は本発明の第２の実施例によるラッチ回路の回路
図、 第５図は同ラッチ回路の動作を示すタイムチャート、 第６図は同ラッチ回路のイネーブル信号出力回路の変形
例を示す回路図、 第７図は本発明の第３の実施例によるラッチ回路の回路
図、 第８図、第９図はそれぞれ本発明の他の実施例によるラ
ッチ回路の回路図、 第１０図は従来のスタティック形ラッチ回路の回路図、 第１１図は従来のダイナミック形うッチ回路の回路図、 第１２図、第１３図は同ダイナミック形ラッチ回路の動
作を示すタイムチャートである。 ３１〜３ ｎ、 ４２−ｎチャンネルＭＯ８ＦＥＴ。 ４１・・・ｐヂ１１ンネルＭＯ８ＦＥＴ、５１・・・ラ
ッチ回路、５２・・・イネーブル信号出力回路、５３・
・・反転遅延回路、５４・・・ＡＮＤゲート、５５・・
・遅延回路、５６・・・ＮＯＲゲート、φ・・・クロッ
ク信号、φ１・・・イネーブル信号。 出願人代理人 猪 股 清 第６図 第７図 亮８図
Claims (1)
- 【特許請求の範囲】 １、第１のレベルから第２のレベルに変化したダイナミ
ック出力が電荷のリークにより再び第１のレベルに変化
する以前の所定期間だけクロック信号に同期したイネー
ブル信号を出力するイネーブル信号出力手段と、 このイネーブル信号出力手段からのイネーブル信号によ
り前記ダイナミック出力をラッチするラッチ手段と を備えたラッチ回路。 ２、特許請求の範囲第１項記載のラッチ回路において、
前記イネーブル信号出力手段は、前記クロック信号を反
転して遅延した信号を出力する遅延手段と、この遅延手
段の出力信号と前記クロック信号との論理積をとる論理
積手段とを有し、この論理積手段の出力信号をイネーブ
ル信号とすることを特徴とするラッチ回路。 ３、特許請求の範囲第２項記載のラッチ回路において、 前記遅延手段は、 前記クロック信号を入力し、このクロック信号に応じた
スタティック信号を第１の期間だけ遅延して出力するス
タティック信号出力手段と、このスタティック信号出力
手段からのスタティック信号を第２の期間だけ遅延する
遅延手段とを有し、 前記第１の期間と前記第２の期間との和を前記所定期間
とすることを特徴とするラッチ回路。 ４、特許請求の範囲第１項記載のラッチ回路において、
前記イネーブル信号出力手段は、前記クロック信号を遅
延した信号を出力する遅延手段と、この遅延手段の出力
信号と前記クロック信号との否定和手段とを有し、この
否定和手段の出力信号をイネーブル信号とすることを特
徴とするラッチ回路。 ５、第１のレベルから第２のレベルに変化したダイナミ
ック出力が電荷のリークにより再び第１のレベルに変化
する前の所定期間だけクロック信号に同期したイネーブ
ル信号を出力するイネーブル信号出力手段と、 このイネーブル信号出力手段からのイネーブル信号によ
り前記ダイナミック出力をラッチする第１のラッチ手段
と、 前記クロック信号をイネーブル信号として前記第１のラ
ッチ手段の出力をラッチする第２のラッチ手段と を備えたラッチ回路。 ６、特許請求の範囲第５項記載のラッチ回路において、
前記イネーブル信号出力手段は、前記クロック信号を反
転して遅延した信号を出力する遅延手段と、この遅延手
段の出力信号と前記クロック信号との論理積をとる論理
積手段とを有し、この論理積手段の出力信号をイネーブ
ル信号とすることを特徴とするラッチ回路。 ７、特許請求の範囲第６項記載のラッチ回路において、 前記遅延手段は、 前記クロック信号を入力し、このクロック信号に応じた
スタティック信号を第１の期間だけ遅延して出力するス
タィック信号出力手段と、 このスタティック信号出力手段からのスタティック信号
を第２の期間だけ遅延する遅延手段とを有し、 前記第１の期間と前記第２の期間との和を前記所定期間
とすることを特徴とするラッチ回路。 ８、特許請求の範囲第５項記載のラッチ回路において、
前記イネーブル信号出力手段は、前記クロック信号を遅
延した信号を出力する遅延手段と、この遅延手段の出力
信号と前記クロック信号との否定和手段とを有し、この
否定和手段の出力信号をイネーブル信号となることを特
徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272309A JPS61150193A (ja) | 1984-12-24 | 1984-12-24 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272309A JPS61150193A (ja) | 1984-12-24 | 1984-12-24 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150193A true JPS61150193A (ja) | 1986-07-08 |
Family
ID=17512080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272309A Pending JPS61150193A (ja) | 1984-12-24 | 1984-12-24 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482400A (en) * | 1987-09-22 | 1989-03-28 | Nec Corp | Dynamic rom holding time measuring circuit |
| JPH0223600A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | ダイナミックｒｏｍのデータ読出し回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56127996A (en) * | 1980-03-10 | 1981-10-07 | Nec Corp | Semiconductor circuit |
-
1984
- 1984-12-24 JP JP59272309A patent/JPS61150193A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56127996A (en) * | 1980-03-10 | 1981-10-07 | Nec Corp | Semiconductor circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482400A (en) * | 1987-09-22 | 1989-03-28 | Nec Corp | Dynamic rom holding time measuring circuit |
| JPH0223600A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | ダイナミックｒｏｍのデータ読出し回路 |
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