JPH0223600A - ダイナミックｒｏｍのデータ読出し回路 - Google Patents
ダイナミックｒｏｍのデータ読出し回路Info
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- JPH0223600A JPH0223600A JP63174709A JP17470988A JPH0223600A JP H0223600 A JPH0223600 A JP H0223600A JP 63174709 A JP63174709 A JP 63174709A JP 17470988 A JP17470988 A JP 17470988A JP H0223600 A JPH0223600 A JP H0223600A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＯＭのデータ読出し回路に関し、特にダイナ
ミックＲＯＭを含む半導体集積回路のＲＯＭデータ読出
し回路に関する。
ミックＲＯＭを含む半導体集積回路のＲＯＭデータ読出
し回路に関する。
従来、ダイナミックＲＯＭを含む半導体集積回路におい
てはＲＯＭの掃き出しデータのチエツクのみならず、ダ
イナミックＲＯＭのデータ保持時間が規格の動作範囲を
満足しているかどうかの測定も行なわなければならない
。第７図に従来のダイナミックＲＯＭの回路を示し説明
を行なう。
てはＲＯＭの掃き出しデータのチエツクのみならず、ダ
イナミックＲＯＭのデータ保持時間が規格の動作範囲を
満足しているかどうかの測定も行なわなければならない
。第７図に従来のダイナミックＲＯＭの回路を示し説明
を行なう。
７０１〜７０８はＲＯＭセルのＮチャンネルトランジス
タでイオン注入されないＲＯＭセルはＮチャンネルトラ
ンジスタが形成され、イオン注入されたＲＯＭセルはノ
ーマリオンのデブレッシミン特性になり見掛は上Ｎチャ
ンネルトランジスタは形成されない。第７図の回路のタ
イミングチャートを第８図に示す。アドレスプリチャー
ジ信号ＰＡがローレベルの時アドレスデコーダのＮＡＮ
Ｄ７１７〜７２４の出力はノ１イレベルでＲＯＭセルフ
０１〜７０８は全てオン状態になり、ＲＯＭプリチャー
ジ信号ＰＲもローレベルなのでＮチャンネルトランジス
タ７１０はオフ、Ｐチャンネルトランジスタ７０９がオ
ンになりＲＯＭ保持容量７１１はハイレベルにプリチャ
ージされている。
タでイオン注入されないＲＯＭセルはＮチャンネルトラ
ンジスタが形成され、イオン注入されたＲＯＭセルはノ
ーマリオンのデブレッシミン特性になり見掛は上Ｎチャ
ンネルトランジスタは形成されない。第７図の回路のタ
イミングチャートを第８図に示す。アドレスプリチャー
ジ信号ＰＡがローレベルの時アドレスデコーダのＮＡＮ
Ｄ７１７〜７２４の出力はノ１イレベルでＲＯＭセルフ
０１〜７０８は全てオン状態になり、ＲＯＭプリチャー
ジ信号ＰＲもローレベルなのでＮチャンネルトランジス
タ７１０はオフ、Ｐチャンネルトランジスタ７０９がオ
ンになりＲＯＭ保持容量７１１はハイレベルにプリチャ
ージされている。
この期間にアドレスカウンタ７１３の出力を所望のアド
レスに切り換えておく。次にアドレスプリチャージ信号
ＰＡがハイレベルになると１つだけがローレベルで他は
ハイレベルとなるアドレスデコーダのＮＡＮＤ７１７〜
７２４の出力がセルフ０１〜７０８に印加される。
レスに切り換えておく。次にアドレスプリチャージ信号
ＰＡがハイレベルになると１つだけがローレベルで他は
ハイレベルとなるアドレスデコーダのＮＡＮＤ７１７〜
７２４の出力がセルフ０１〜７０８に印加される。
ＲＯＭプリチャージ信号ＰＲが７１イレベルになるとＮ
チャンネルトランジスタ７１０がオンになり選択された
ＲＯＭセルがイオン注入されていればゲートがローレベ
ルでもＲＯＭセルはオンになりＲＯＭ保持容量７１１に
プリチャージされていた電荷はＮチャンネルトランジス
タ７１０を通ってなくなるのでＲＯＭ保持容量７１１の
電位はローレベルになりこれがＲＯＭの出力となる。−
力選択されたＲＯＭセルがイオン注入されていなければ
ゲートがローレベルのＲＯＭセルはオフになるのでＲＯ
Ｍ保持容量７１１にプリチャージされていた電荷はその
まま残ったままの状態になるのでＲＯＭ保持容量７１１
の電位はハイレベルのままでこれがＲＯＭの出力となる
。
チャンネルトランジスタ７１０がオンになり選択された
ＲＯＭセルがイオン注入されていればゲートがローレベ
ルでもＲＯＭセルはオンになりＲＯＭ保持容量７１１に
プリチャージされていた電荷はＮチャンネルトランジス
タ７１０を通ってなくなるのでＲＯＭ保持容量７１１の
電位はローレベルになりこれがＲＯＭの出力となる。−
力選択されたＲＯＭセルがイオン注入されていなければ
ゲートがローレベルのＲＯＭセルはオフになるのでＲＯ
Ｍ保持容量７１１にプリチャージされていた電荷はその
まま残ったままの状態になるのでＲＯＭ保持容量７１１
の電位はハイレベルのままでこれがＲＯＭの出力となる
。
ＲＯＭ保持容量７１１に電荷がプリチャージされている
状態において逆バイアスのＰＮジャンクションリークま
たはウェハー拡散時の回合せずれまたはゴミの付着等に
よる拡散不良でＲＯＭデータ保持部分にリーク電流が生
じるとＲＯＭ保持容量７１１の電荷はリーク電流により
しだいに減少していくことになる。
状態において逆バイアスのＰＮジャンクションリークま
たはウェハー拡散時の回合せずれまたはゴミの付着等に
よる拡散不良でＲＯＭデータ保持部分にリーク電流が生
じるとＲＯＭ保持容量７１１の電荷はリーク電流により
しだいに減少していくことになる。
ＲＯＭプリチャージ信号ＰＲがハイレベルになってから
ＲＯＭのデータをラッチする信号ＬＲが立下がる迄の時
間がＲＯＭデータ保持時間でこの間ＲＯＭ保持容景７ｌ
１はハイレベルの電荷を保持していなくてはならない。
ＲＯＭのデータをラッチする信号ＬＲが立下がる迄の時
間がＲＯＭデータ保持時間でこの間ＲＯＭ保持容景７ｌ
１はハイレベルの電荷を保持していなくてはならない。
上述した従来のダイナミックＲＯＭの読出し回路は、Ｒ
ＯＭデータ保持時間を測定する時１アドレスごとに保持
時間を測定していかなければならない。具体的な数値と
しては１ビツト出力の８にピッ）ＲＯＭの場合、常温で
の測定時高温動作を保証する為に高温時よりも長いＲＯ
Ｍ保持時間でテストしなければならず、通常常温で１ｍ
冠程度の保持時間が必要となり、８にビット全部の保持
時間を測定する為には少なくとも８．１９２秒のテスト
時間が必要となる。
ＯＭデータ保持時間を測定する時１アドレスごとに保持
時間を測定していかなければならない。具体的な数値と
しては１ビツト出力の８にピッ）ＲＯＭの場合、常温で
の測定時高温動作を保証する為に高温時よりも長いＲＯ
Ｍ保持時間でテストしなければならず、通常常温で１ｍ
冠程度の保持時間が必要となり、８にビット全部の保持
時間を測定する為には少なくとも８．１９２秒のテスト
時間が必要となる。
現在ＬＳＩの設計においてはＲＯＭ大容量化、ＬＳＩテ
スタは高速化の方向にあり、従来のダイナミックＲＯＭ
の回路はＲＯＭ容量が増加すればそれに比例してＲＯＭ
保持測定時間も増加し、高性能のＬＳＩテスタの能力を
充分使わずにＲＯＭ保持時間測定の為に長時間ＬＳＩテ
スタの測定時間を浪費するという欠点がある。
スタは高速化の方向にあり、従来のダイナミックＲＯＭ
の回路はＲＯＭ容量が増加すればそれに比例してＲＯＭ
保持測定時間も増加し、高性能のＬＳＩテスタの能力を
充分使わずにＲＯＭ保持時間測定の為に長時間ＬＳＩテ
スタの測定時間を浪費するという欠点がある。
本発明のダイナミックＲＯＭのデータ読出し回路は、少
なくとも２つ以上のダイナミック保持出力を有し、ダイ
ナミック保持出力を定常的に記憶するラッチと、ＲＯＭ
アドレスまたは外部からのテスト信号で２つ以上のダイ
ナミック保持出力を切り換える切換回路と、ラッチと切
換回路を制御する信号を発生する回路を有している。
なくとも２つ以上のダイナミック保持出力を有し、ダイ
ナミック保持出力を定常的に記憶するラッチと、ＲＯＭ
アドレスまたは外部からのテスト信号で２つ以上のダイ
ナミック保持出力を切り換える切換回路と、ラッチと切
換回路を制御する信号を発生する回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
１０１〜１０８はイオン注入しないとＮチャンネルトラ
ンジスタが形成され、イオン注入されると７−マリオン
のデプレッション特性になり見掛は上Ｎチャンネルトラ
ンジスタが形成されなくなるＲＯＭセル、１０９，１１
０はプリチャージ用Ｐチャンネルトランジスタ、１１１
，１１２はディスチャージ用Ｎチャンネルトランジスタ
、１１３゜１１４は保持容量、１１５．１１８はインバ
ータ、１１７はＲＯＭアドレスカウンタ、１１８．１１
９はアドレスデユーダ用インバータ、１２０〜１２３は
アドレスデコーダ用ＮＡＮＤゲート、１２４はラッチと
切換回路を制御するタイミング信号発生回路、１２５，
１２６はセットリセットフリッフフロラ７’、１２７，
１２８はトランスファゲート、１２９，１３０はダイナ
ミック保持出力を定常的に記憶するラッチである。
ンジスタが形成され、イオン注入されると７−マリオン
のデプレッション特性になり見掛は上Ｎチャンネルトラ
ンジスタが形成されなくなるＲＯＭセル、１０９，１１
０はプリチャージ用Ｐチャンネルトランジスタ、１１１
，１１２はディスチャージ用Ｎチャンネルトランジスタ
、１１３゜１１４は保持容量、１１５．１１８はインバ
ータ、１１７はＲＯＭアドレスカウンタ、１１８．１１
９はアドレスデユーダ用インバータ、１２０〜１２３は
アドレスデコーダ用ＮＡＮＤゲート、１２４はラッチと
切換回路を制御するタイミング信号発生回路、１２５，
１２６はセットリセットフリッフフロラ７’、１２７，
１２８はトランスファゲート、１２９，１３０はダイナ
ミック保持出力を定常的に記憶するラッチである。
通常動作時にＲＯＭテスト信号ＴＥＳＴをローレベルに
することにより、第２図のタイミングチャートに示すよ
うにアドレスカウンタ出力Ａ３が１２６ＳＲＦＦのセッ
ト信号、Ａ３の反転信号が１２５８ＲＦＰのセット信号
となり５ＲＦＰのＱ出力でトランスフアゲ−）１２７，
１２８を切り換えている。ラッチ１２９，１３０のラッ
チ信号Ｌｌ、ＬＲは同一信号でＲＯＭのデータ出力をラ
ッチしＲＯＭアドレスＡｌ、Ａ２．Ａ３に対応するＲＯ
Ｍデータが’ＲＯＭ０ＵＴに出力される。
することにより、第２図のタイミングチャートに示すよ
うにアドレスカウンタ出力Ａ３が１２６ＳＲＦＦのセッ
ト信号、Ａ３の反転信号が１２５８ＲＦＰのセット信号
となり５ＲＦＰのＱ出力でトランスフアゲ−）１２７，
１２８を切り換えている。ラッチ１２９，１３０のラッ
チ信号Ｌｌ、ＬＲは同一信号でＲＯＭのデータ出力をラ
ッチしＲＯＭアドレスＡｌ、Ａ２．Ａ３に対応するＲＯ
Ｍデータが’ＲＯＭ０ＵＴに出力される。
次にＲＯＭ保持時間を測定する時はＲＯＭテスト信号Ｔ
ＥＳＴをハイレベルにすることにより、第３図のタイミ
ングチャートに示すように１２５８ＲＦＰのセット信号
Ｓ１と１２９ラツチのラッチ信号Ｌ１が同一信号になり
１１５インバータからのダイナミックＲＯＭ保持出力を
１３０ラツチにラッチし１１６インバータからのダイナ
ミックＲＯＭ保持出力を１２９ラツチにラッチする。
ＥＳＴをハイレベルにすることにより、第３図のタイミ
ングチャートに示すように１２５８ＲＦＰのセット信号
Ｓ１と１２９ラツチのラッチ信号Ｌ１が同一信号になり
１１５インバータからのダイナミックＲＯＭ保持出力を
１３０ラツチにラッチし１１６インバータからのダイナ
ミックＲＯＭ保持出力を１２９ラツチにラッチする。
１２５８ＲＦＰのセット信号Ｓ１の中間に１２６８ＲＦ
Ｐのセット信号Ｓ２を発生させ、Ｓｌと８２をＯＲした
信号を１３０ラッチ信号ＬＲとしているので１３０ラツ
チのＱ出力にはＲＯＭ読出しの１周期の間の８１と８２
とタイミングでＲＯＭの下位アドレスＡｌ、Ａ２が同じ
でＲＯＭの上位アドレスＡ３が異なる２ケ所のＲＯＭア
ドレスからＲＯＭデータ保持時間が同一になっているデ
ータが出力される。
Ｐのセット信号Ｓ２を発生させ、Ｓｌと８２をＯＲした
信号を１３０ラッチ信号ＬＲとしているので１３０ラツ
チのＱ出力にはＲＯＭ読出しの１周期の間の８１と８２
とタイミングでＲＯＭの下位アドレスＡｌ、Ａ２が同じ
でＲＯＭの上位アドレスＡ３が異なる２ケ所のＲＯＭア
ドレスからＲＯＭデータ保持時間が同一になっているデ
ータが出力される。
通常ＲＯＭデータ保持時間の常温で１ｍ５ｅｃ程度に比
較してＲＯＭプリチャージ時間は無視できるほど小さい
のでＲＯＭ読出しの１周期の時間はほぼＲＯＭ保持時間
と同じになっている。ＬＳＩテスタでＲＯＭ０ＵＴをＲ
ＯＭ読出しの１周期の間に２回測定しＲＯＭ保持容量１
１３，１１４にプリチャージされた電荷がリークで減少
してＲＯＭのデータが反転していないかをチエツクすれ
ばよい。
較してＲＯＭプリチャージ時間は無視できるほど小さい
のでＲＯＭ読出しの１周期の時間はほぼＲＯＭ保持時間
と同じになっている。ＬＳＩテスタでＲＯＭ０ＵＴをＲ
ＯＭ読出しの１周期の間に２回測定しＲＯＭ保持容量１
１３，１１４にプリチャージされた電荷がリークで減少
してＲＯＭのデータが反転していないかをチエツクすれ
ばよい。
この場合ＲＯＭのアドレスとしてはＡｌ、Ａ２゜Ａ３の
全アドレスのうちＡ３はローレベルまたはハイレベルの
どちらかに固定してＡＩ、Ａ２を変化させれば全アドレ
スのＲＯＭデータ保持時間が」１１定できる。
全アドレスのうちＡ３はローレベルまたはハイレベルの
どちらかに固定してＡＩ、Ａ２を変化させれば全アドレ
スのＲＯＭデータ保持時間が」１１定できる。
第４図は本発明の実施例２の回路図である。
４０１〜４１６はイオン注入しないとＮチャンネルトラ
ンジスタが形成され、イオン注入されるとノーマリオン
のデプレッション特性になり見掛は上Ｎチャンネルトラ
ンジスタが形成されなくなるＲＯＭセル、４１７〜４２
０はプリチャージ用Ｐチャンネルトランジスタ、４２１
〜４２４はディスチャージ用Ｎチャンネルトランジスタ
、４２５〜４２８は保持容量、４２９〜４３２はインバ
ータ、４３３はＲＯＭアドレスカウンタ、４３４，４３
５はアドレスデコーダ用インバータ、４３６〜４３９は
アドレスデコーダ用ＮＡＮＤゲート、４４０はラッチと
切換回路を制御するタイミング信号発生回路、４４１〜
４４４はＯＲゲート、４４５〜４４８はセットリセット
フリップフロッフ、４４９〜４５２はトランスファゲー
ト、４５３〜４５６はダイナミック保持出力を定常的に
記憶するラッチである。
ンジスタが形成され、イオン注入されるとノーマリオン
のデプレッション特性になり見掛は上Ｎチャンネルトラ
ンジスタが形成されなくなるＲＯＭセル、４１７〜４２
０はプリチャージ用Ｐチャンネルトランジスタ、４２１
〜４２４はディスチャージ用Ｎチャンネルトランジスタ
、４２５〜４２８は保持容量、４２９〜４３２はインバ
ータ、４３３はＲＯＭアドレスカウンタ、４３４，４３
５はアドレスデコーダ用インバータ、４３６〜４３９は
アドレスデコーダ用ＮＡＮＤゲート、４４０はラッチと
切換回路を制御するタイミング信号発生回路、４４１〜
４４４はＯＲゲート、４４５〜４４８はセットリセット
フリップフロッフ、４４９〜４５２はトランスファゲー
ト、４５３〜４５６はダイナミック保持出力を定常的に
記憶するラッチである。
通常動作時ＲＯＭテスト信号ＴＥＳＴをローレベルにす
ることにより、第５図のタイミングチャートに示すよう
にアドレスカウンタ出力Ａ３．Ａ４をデコードして１つ
だけハイレベルで他はロー１ノベルの８１〜Ｓ４を４４
５〜４４８の５ＲＦＦのセット信号とし、１つの５ＲＦ
Ｐのセット信号で他の５ＲＦＰをリセットする。
ることにより、第５図のタイミングチャートに示すよう
にアドレスカウンタ出力Ａ３．Ａ４をデコードして１つ
だけハイレベルで他はロー１ノベルの８１〜Ｓ４を４４
５〜４４８の５ＲＦＦのセット信号とし、１つの５ＲＦ
Ｐのセット信号で他の５ＲＦＰをリセットする。
５ＲＦＰのＱ出力でトランスゲート４４９〜４５２を切
り換えている。
り換えている。
ラッチ４５３〜４５６のラッチ信号Ｌｌ、ＬＲは同一信
号でＲＯＭのデータ出力をラッチしＲＯＭアドレスＡｌ
、Ａ２．Ａ３．Ａ４に対応するＲＯＭデータがＲＯＭ０
ＵＴに圧力される。
号でＲＯＭのデータ出力をラッチしＲＯＭアドレスＡｌ
、Ａ２．Ａ３．Ａ４に対応するＲＯＭデータがＲＯＭ０
ＵＴに圧力される。
次にＲＯＭ保持時間を測定する時はＲＯＭテスト信号Ｔ
ＥＳＴをハイレベルにすることにより、第６図のタイミ
ングチャートに示すように４４５８ＲＦＰのセット信号
Ｓ１と４５３〜４５５ラツチのラッチ信号Ｌ１が同一信
号になり４２９インバータからのダイナミックＲＯＭ保
持出力を４５６ラツチし４３０〜４３２インバータから
のダイナミック保持出力を４５３〜４５５ラツチにラッ
チする。４４５８ＲＦＰのセット信号Ｓ１の中間に４４
６〜４４８８ＲＦＰのセット信号Ｓ２，８３．８４を発
生させ、Ｓ１〜Ｓ４をＯＲした信号を４５６ラツチのラ
ッチ信号ＬＲとしているので４５６ラツチのＱ出力には
ｌＲＯＭ読出しの１周期の間の８１〜Ｓ４のタイミング
でＲＯＭの下位アドレスＡ１．Ａ２が同じでｌＲＯＭの
上位アドレスＡ３゜Ａ４が異なる４ケ所のＲＯＭアドレ
スからＲＯＭデータ保持時間が同一になっているデータ
が出力される。
ＥＳＴをハイレベルにすることにより、第６図のタイミ
ングチャートに示すように４４５８ＲＦＰのセット信号
Ｓ１と４５３〜４５５ラツチのラッチ信号Ｌ１が同一信
号になり４２９インバータからのダイナミックＲＯＭ保
持出力を４５６ラツチし４３０〜４３２インバータから
のダイナミック保持出力を４５３〜４５５ラツチにラッ
チする。４４５８ＲＦＰのセット信号Ｓ１の中間に４４
６〜４４８８ＲＦＰのセット信号Ｓ２，８３．８４を発
生させ、Ｓ１〜Ｓ４をＯＲした信号を４５６ラツチのラ
ッチ信号ＬＲとしているので４５６ラツチのＱ出力には
ｌＲＯＭ読出しの１周期の間の８１〜Ｓ４のタイミング
でＲＯＭの下位アドレスＡ１．Ａ２が同じでｌＲＯＭの
上位アドレスＡ３゜Ａ４が異なる４ケ所のＲＯＭアドレ
スからＲＯＭデータ保持時間が同一になっているデータ
が出力される。
ＬＳＩテスタでＲｏＭＯＵＴをＲＯＭ読出しの１周期の
間に４回測定しＲＯＭ保持容量４２５〜４２８にプリチ
ャージされた電荷がリークで減少してＲＯＭのデータが
反転していないかをチエツクすればよい。
間に４回測定しＲＯＭ保持容量４２５〜４２８にプリチ
ャージされた電荷がリークで減少してＲＯＭのデータが
反転していないかをチエツクすればよい。
この場合ＲＯＭのアドレスとしてはＡ１．Ａ２゜Ａ３．
Ａ４の全アドレスのうちＡ３．Ａ４はローレベルまたは
ハイレベルのどちらかに固定してＡｌ。
Ａ４の全アドレスのうちＡ３．Ａ４はローレベルまたは
ハイレベルのどちらかに固定してＡｌ。
Ａ２を変化させれば全アドレスのＲＯＭデータ保持時間
が測定できる。
が測定できる。
以上説明したように本発明は、ダイナミックＲＯＭのデ
ータ保持時間を測定する時少なくとも２つ以上のダイナ
ミック保持出力をそれぞれ定常的にラッチし外部からの
ＲＯＭテスト信号でラッチと切換回路のタイミング信号
を切り換えて２ケ所以上のＲＯＭアドレスについて同時
にＲＯＭ保持時間の測定を行なうことにより、ＲＯＭ保
持時間の測定時間を従来の回路に比べて半分以下に短縮
できる効果がある。
ータ保持時間を測定する時少なくとも２つ以上のダイナ
ミック保持出力をそれぞれ定常的にラッチし外部からの
ＲＯＭテスト信号でラッチと切換回路のタイミング信号
を切り換えて２ケ所以上のＲＯＭアドレスについて同時
にＲＯＭ保持時間の測定を行なうことにより、ＲＯＭ保
持時間の測定時間を従来の回路に比べて半分以下に短縮
できる効果がある。
具体的な例で示すと、１ビツト出力の８にビ。
）ＲＯＭの場合常温で１ｍ叢程度の保持時間が必要な場
合、従来の回路で１アドレスごとにＲＯＭ保持時間を測
定していくと８にビット全部の保持時間を測定するのに
８．１９２秒かかる。本発明の実施例１のデータ読出し
回路では２アドレス同時にＲＯＭ保持時間が測定できＲ
ＯＭ保持時間に対してＲＯＭプリチャージ時間は無視で
きる程短いので８にビット全部のＲＯＭ保持時間を測定
するのに４．０９６秒ですむことになる。
合、従来の回路で１アドレスごとにＲＯＭ保持時間を測
定していくと８にビット全部の保持時間を測定するのに
８．１９２秒かかる。本発明の実施例１のデータ読出し
回路では２アドレス同時にＲＯＭ保持時間が測定できＲ
ＯＭ保持時間に対してＲＯＭプリチャージ時間は無視で
きる程短いので８にビット全部のＲＯＭ保持時間を測定
するのに４．０９６秒ですむことになる。
また本発明の実施例２のデータ読比し回路では４アドレ
ス同時にＲＯＭ保持時間が測定できるので８にビット全
部のＲＯＭ保持時間を測定するのに２．０４８秒ですむ
ことになる。
ス同時にＲＯＭ保持時間が測定できるので８にビット全
部のＲＯＭ保持時間を測定するのに２．０４８秒ですむ
ことになる。
以上のようにＲＯＭ保持の測定時間が半分以下に短縮で
きるので高性能ＬＳＩテスタの能力を十分使わずにＲＯ
Ｍ保持時間測定の為に長時間ＬＳＩテスタの測定時間を
浪費させずにすみ、ＲＯＭ容世が増加してもＲＯＭ保持
測定時間を増加させずにすむのでダイナミックＲＯＭを
含む半導体集積回路のＲＯＭ保持のテスト時間短縮に効
果がある。
きるので高性能ＬＳＩテスタの能力を十分使わずにＲＯ
Ｍ保持時間測定の為に長時間ＬＳＩテスタの測定時間を
浪費させずにすみ、ＲＯＭ容世が増加してもＲＯＭ保持
測定時間を増加させずにすむのでダイナミックＲＯＭを
含む半導体集積回路のＲＯＭ保持のテスト時間短縮に効
果がある。
第１図は本発明の実施例１を示す回路図、第２図は第１
図の回路でＲＯＭテスト信号が０の通常動作時のタイミ
ングチャート、第３図は第１図の回路でＲＯＭテスト信
号が１のＲＯＭ保持時間測定時のタイミングチャート、
第４図は本発明の実施例２を示す回路図、第５図は第４
図の回路でＲＯ：Ｍテス）８号がＯの通常動作時のタイ
ミングチャート、第６図は第４図の回路でＲＯＭテスト
信号がｌのＲＯＭ保持時間測定時のタイミングチャート
、第７図は従来使用されている回路、第８図は第７図の
回路のタイミングチャートである。 １０１〜１０８，４０１〜４１６，７０１〜７０８・・
・・・・ＲＯＭセル、１０９，１１０，４１７〜４２０
．７０９・・・・・・ＲＯＭプリチャージ用Ｐチャンネ
ルトランジスタ、１１１，１１２，４２１〜４２４．７
１０・・・・・・ＲＯＭディスチャージ用Ｎチャンネル
トランジスタ、１１３，１１４，４２５〜４２８．７１
１・・・・・・ＲＯＭ保持容量、１１５゜１１８．１１
８，１１９，４２９〜４３２，４３４゜４３５．７１２
．７１４〜７１６・・・・・・インバータ、１１７．４
３３，７１３・・・・・・アドレスカウンタ、１２０〜
１２３，４３６〜４３９，７１７〜７２４・・・・・・
アドレスデコーダ用ＮＡＮＤゲート、１２４゜４４０・
・・・・・タイミング信号発生回路、１２５゜１２６．
４４５〜４４８・旧・・セットリセットフリップフロッ
プ、１２７，１２８，４４９〜４５２・・・・・・トラ
ンスファゲート、 １２９゜ １３０．４５３〜 ４５６゜ ７２５・・・・・・ラッチ、 ４４１〜４４４・・・・・・ ＯＲゲート。
図の回路でＲＯＭテスト信号が０の通常動作時のタイミ
ングチャート、第３図は第１図の回路でＲＯＭテスト信
号が１のＲＯＭ保持時間測定時のタイミングチャート、
第４図は本発明の実施例２を示す回路図、第５図は第４
図の回路でＲＯ：Ｍテス）８号がＯの通常動作時のタイ
ミングチャート、第６図は第４図の回路でＲＯＭテスト
信号がｌのＲＯＭ保持時間測定時のタイミングチャート
、第７図は従来使用されている回路、第８図は第７図の
回路のタイミングチャートである。 １０１〜１０８，４０１〜４１６，７０１〜７０８・・
・・・・ＲＯＭセル、１０９，１１０，４１７〜４２０
．７０９・・・・・・ＲＯＭプリチャージ用Ｐチャンネ
ルトランジスタ、１１１，１１２，４２１〜４２４．７
１０・・・・・・ＲＯＭディスチャージ用Ｎチャンネル
トランジスタ、１１３，１１４，４２５〜４２８．７１
１・・・・・・ＲＯＭ保持容量、１１５゜１１８．１１
８，１１９，４２９〜４３２，４３４゜４３５．７１２
．７１４〜７１６・・・・・・インバータ、１１７．４
３３，７１３・・・・・・アドレスカウンタ、１２０〜
１２３，４３６〜４３９，７１７〜７２４・・・・・・
アドレスデコーダ用ＮＡＮＤゲート、１２４゜４４０・
・・・・・タイミング信号発生回路、１２５゜１２６．
４４５〜４４８・旧・・セットリセットフリップフロッ
プ、１２７，１２８，４４９〜４５２・・・・・・トラ
ンスファゲート、 １２９゜ １３０．４５３〜 ４５６゜ ７２５・・・・・・ラッチ、 ４４１〜４４４・・・・・・ ＯＲゲート。
Claims (1)
- ダイナミックＲＯＭを含む半導体集積回路において、少
なくとも２つ以上のダイナミック保持出力をＲＯＭアド
レスで切り換える切換回路とダイナミック保持出力を定
常的に記憶するラッチを有し、ダイナミックＲＯＭ保持
時間測定時には一度のＲＯＭ読出し期間の間に２つ以上
のダイナミック保持出力を同時にラッチし、次のＲＯＭ
読出し期間に２つ以上のダイナミック保持出力を定常的
にラッチしたデータを切換回路で切り換えて読出し、２
ケ所以上のＲＯＭアドレスのＲＯＭ保持時間を並列に測
定する事を特徴とするダイナミックＲＯＭのデータ読出
し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17470988A JPH07101560B2 (ja) | 1988-07-12 | 1988-07-12 | ダイナミックｒｏｍのデータ読出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17470988A JPH07101560B2 (ja) | 1988-07-12 | 1988-07-12 | ダイナミックｒｏｍのデータ読出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223600A true JPH0223600A (ja) | 1990-01-25 |
| JPH07101560B2 JPH07101560B2 (ja) | 1995-11-01 |
Family
ID=15983282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17470988A Expired - Lifetime JPH07101560B2 (ja) | 1988-07-12 | 1988-07-12 | ダイナミックｒｏｍのデータ読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101560B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150281A (ja) * | 1985-07-26 | 1986-03-12 | Hitachi Ltd | メモリ |
| JPS61150193A (ja) * | 1984-12-24 | 1986-07-08 | Toshiba Corp | ラツチ回路 |
-
1988
- 1988-07-12 JP JP17470988A patent/JPH07101560B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150193A (ja) * | 1984-12-24 | 1986-07-08 | Toshiba Corp | ラツチ回路 |
| JPS6150281A (ja) * | 1985-07-26 | 1986-03-12 | Hitachi Ltd | メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101560B2 (ja) | 1995-11-01 |
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