JP2518308B2 - ダイナミックｒｏｍ保持時間測定回路 - Google Patents
ダイナミックｒｏｍ保持時間測定回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はROM保持時間測定回路に関し、特にダイナミ
ックROMを含む半導体集積回路のROM保持時間測定回路に
関する。
ックROMを含む半導体集積回路のROM保持時間測定回路に
関する。
従来、ダイナミックROMを含む半導体集積回路におい
てはROMの掃き出しデータのチェックのみならず、ダイ
ナミックROMの保持時間が規格の動作範囲を満足してい
るかどうかの測定も行なわなければならない。第５図に
従来のダイナミックROMの回路を示し説明を行なう。501
〜508はROMセルのＮチャンネルトランジスタでイオン注
入されないROMセルはＮチャンネルトランジスタが形成
され、イオン注入されたROMセルはノーマリオンのデプ
レッション特性になり見掛け上Ｎチャンネルトランジス
タは形成されない。第５図の回路のタイミングチャート
を第６図に示す。アドレスプリチャージ信号PAがローレ
ベルの時アドレスデコーダのNAND516〜523の出力はハイ
レベルでROMセル501〜508は全てオン状態になってい
て、ROMプリチャージ信号PRもローレベルなのでＮチャ
ンネルトランジスタ510はオフ、Ｐチャンネルトランジ
スタ509がオンになりROM保持容量511はハイレベルにプ
リチャージされている。この期間にアドレスカウンタ51
2の出力を所望のアドレスに切り換えておく。次にアド
レスプリチャージ信号PAがハイレベルになると１本だけ
がローレベルで他はハイレベルのアドレスデコーダのNA
ND516〜523の出力がROMセル501〜508に印加される。
てはROMの掃き出しデータのチェックのみならず、ダイ
ナミックROMの保持時間が規格の動作範囲を満足してい
るかどうかの測定も行なわなければならない。第５図に
従来のダイナミックROMの回路を示し説明を行なう。501
〜508はROMセルのＮチャンネルトランジスタでイオン注
入されないROMセルはＮチャンネルトランジスタが形成
され、イオン注入されたROMセルはノーマリオンのデプ
レッション特性になり見掛け上Ｎチャンネルトランジス
タは形成されない。第５図の回路のタイミングチャート
を第６図に示す。アドレスプリチャージ信号PAがローレ
ベルの時アドレスデコーダのNAND516〜523の出力はハイ
レベルでROMセル501〜508は全てオン状態になってい
て、ROMプリチャージ信号PRもローレベルなのでＮチャ
ンネルトランジスタ510はオフ、Ｐチャンネルトランジ
スタ509がオンになりROM保持容量511はハイレベルにプ
リチャージされている。この期間にアドレスカウンタ51
2の出力を所望のアドレスに切り換えておく。次にアド
レスプリチャージ信号PAがハイレベルになると１本だけ
がローレベルで他はハイレベルのアドレスデコーダのNA
ND516〜523の出力がROMセル501〜508に印加される。
ROMプリチャージ信号PRがハイレベルになるとＮチャ
ンネルトランジスタ510がオンになり選択されたROMセル
がイオン注入されていればゲートがローレベルでもROM
セルはオンになりROM保持容量511にプリチャージされて
いた電荷はＮチャンネルトランジスタ510を通ってなく
なるのでROM保持容量511の電位はローレベルになりこれ
がROMの出力となる。一方選択されたROMセルがイオン注
入されていなければゲートがローレベルのROMセルはオ
フになるのでROM保持容量511にプリチャージされていた
電荷はそのまま残ったままの状態になるのでROM保持容
量511の電位はハイレベルのままでこれがROMの出力とな
る。ROM保持容量511に電荷がプリチャージされている状
態において逆バイアスのPNジャンクションリークまたは
ウエハー拡散時の目合せずれまたはゴミの付着等による
拡散不良でROMデータ保持部分にリークが生じるとROM保
持容量511の電荷はリークによりしだいに減少している
ことになる。ROMプリチャージ信号PRがハイレベルにな
ってからROMのデータをラッチする信号Ｌが立下がる迄
の時間がROMデータ保持時間でこの間ROM保持容量511は
ハイレベルの電荷を保持していなくてはならない。
ンネルトランジスタ510がオンになり選択されたROMセル
がイオン注入されていればゲートがローレベルでもROM
セルはオンになりROM保持容量511にプリチャージされて
いた電荷はＮチャンネルトランジスタ510を通ってなく
なるのでROM保持容量511の電位はローレベルになりこれ
がROMの出力となる。一方選択されたROMセルがイオン注
入されていなければゲートがローレベルのROMセルはオ
フになるのでROM保持容量511にプリチャージされていた
電荷はそのまま残ったままの状態になるのでROM保持容
量511の電位はハイレベルのままでこれがROMの出力とな
る。ROM保持容量511に電荷がプリチャージされている状
態において逆バイアスのPNジャンクションリークまたは
ウエハー拡散時の目合せずれまたはゴミの付着等による
拡散不良でROMデータ保持部分にリークが生じるとROM保
持容量511の電荷はリークによりしだいに減少している
ことになる。ROMプリチャージ信号PRがハイレベルにな
ってからROMのデータをラッチする信号Ｌが立下がる迄
の時間がROMデータ保持時間でこの間ROM保持容量511は
ハイレベルの電荷を保持していなくてはならない。
上述した従来のダイナミックROMの回路は、ROMデータ
保持時間を測定する時１アドレスごとに保持時間を測定
していかなければならない。具体的な数値としては１ビ
ット出力の8KビットROMの場合、常温で測定する場合高
温動作を保証する為に高温時よりも長いROM保持時間で
テストしなければならず、通常常温で1msec程度の保持
時間が必要となり、8Kビット全部の保持時間を測定する
為には少なくとも8.192秒必要となる。
保持時間を測定する時１アドレスごとに保持時間を測定
していかなければならない。具体的な数値としては１ビ
ット出力の8KビットROMの場合、常温で測定する場合高
温動作を保証する為に高温時よりも長いROM保持時間で
テストしなければならず、通常常温で1msec程度の保持
時間が必要となり、8Kビット全部の保持時間を測定する
為には少なくとも8.192秒必要となる。
現在LSIの設計においてはROMの大容量化、LSIテスタ
は高速化の方向にあり、従来のダイナミックROMの回路
はROM容量が増加すればそれに比例してROM保持測定時間
も増加し、高性能のLSIテスタの能力を十分使わずにROM
保持時間測定の為に長時間LSIテスタの測定時間を浪費
することになるという欠点がある。
は高速化の方向にあり、従来のダイナミックROMの回路
はROM容量が増加すればそれに比例してROM保持測定時間
も増加し、高性能のLSIテスタの能力を十分使わずにROM
保持時間測定の為に長時間LSIテスタの測定時間を浪費
することになるという欠点がある。
本発明のダイナミックROM保持時間測定回路は、第１
のプリチャージ節点に接続された第１のROMセル群と、
第２のプリチャージ節点に接続された第２のROMセル群
と、アドレス信号の一部に応答して第１および第２のRO
Mセル群の所定のROMセルをそれぞれ選択する手段と、制
御信号を受け、制御信号が第１のレベルの時は第１のプ
リチャージ節点のレベルを出力し、制御端子が第２のレ
ベルの時は第２のプリチャージ節点のレベルを出力する
出力回路と、第１および第２のプリチャージ節点の少な
くとも一方と出力回路との間に設けられ、データラッチ
信号に応答して対応するプリチャージ節点のレベルをラ
ッチし出力するラッチ手段と、通常動作時には、アドレ
ス信号の他の一部に応答して制御信号のレベルを制御
し、ROM保持時間測定時には、テスト信号の論理レベル
に応答して制御信号を第１又は第２のレベルに制御する
手段とを備え、データラッチ信号がラッチ手段に供給さ
れた後にテスト信号の論理レベルを一方の論理レベルか
ら他方の論理レベルに変化するようにしたことを特徴と
する。
のプリチャージ節点に接続された第１のROMセル群と、
第２のプリチャージ節点に接続された第２のROMセル群
と、アドレス信号の一部に応答して第１および第２のRO
Mセル群の所定のROMセルをそれぞれ選択する手段と、制
御信号を受け、制御信号が第１のレベルの時は第１のプ
リチャージ節点のレベルを出力し、制御端子が第２のレ
ベルの時は第２のプリチャージ節点のレベルを出力する
出力回路と、第１および第２のプリチャージ節点の少な
くとも一方と出力回路との間に設けられ、データラッチ
信号に応答して対応するプリチャージ節点のレベルをラ
ッチし出力するラッチ手段と、通常動作時には、アドレ
ス信号の他の一部に応答して制御信号のレベルを制御
し、ROM保持時間測定時には、テスト信号の論理レベル
に応答して制御信号を第１又は第２のレベルに制御する
手段とを備え、データラッチ信号がラッチ手段に供給さ
れた後にテスト信号の論理レベルを一方の論理レベルか
ら他方の論理レベルに変化するようにしたことを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
101〜108はイオン注入しないとＮチャンネルトランジ
スタが形成され、イオン注入されるとノーマリオンのデ
プレッション特性になり見掛け上Ｎチャンネルトランジ
スタが形成されなくなるROMセル、109,110はプリチャー
ジ用Ｐチャンネルトランジスタ、111,112はデイスチャ
ージ用Ｎチャンネルトランジスタ、113,114は保持容
量、115はアドレスカウンタ、116,117はアドレスデコー
ダ用インバータ、118〜121はアドレスデコーダ用NANDゲ
ート、122,123はアドレスカウンタのA3出力とROMテスト
信号１をROMテスト信号２で切り換える切り換え回路、1
24〜127はインバータ131の出力とインバータ134の出力
をAND−OR123の出力で切り換える切り換え回路、128はR
OMデータラッチ信号反転用インバータ、129,132はROM保
持容量113,114の電位を出力するインバータ、130,133は
トランスファゲート、131,134はラッチ出力用インバー
タである。通常動作時ROMテスト信号２をローレベルに
しておけば、ROMのアドレスカウンタ115の出力A1,A2,A3
がROMアドレスになる。
スタが形成され、イオン注入されるとノーマリオンのデ
プレッション特性になり見掛け上Ｎチャンネルトランジ
スタが形成されなくなるROMセル、109,110はプリチャー
ジ用Ｐチャンネルトランジスタ、111,112はデイスチャ
ージ用Ｎチャンネルトランジスタ、113,114は保持容
量、115はアドレスカウンタ、116,117はアドレスデコー
ダ用インバータ、118〜121はアドレスデコーダ用NANDゲ
ート、122,123はアドレスカウンタのA3出力とROMテスト
信号１をROMテスト信号２で切り換える切り換え回路、1
24〜127はインバータ131の出力とインバータ134の出力
をAND−OR123の出力で切り換える切り換え回路、128はR
OMデータラッチ信号反転用インバータ、129,132はROM保
持容量113,114の電位を出力するインバータ、130,133は
トランスファゲート、131,134はラッチ出力用インバー
タである。通常動作時ROMテスト信号２をローレベルに
しておけば、ROMのアドレスカウンタ115の出力A1,A2,A3
がROMアドレスになる。
ROM保持時間を測定する時はROMテスト信号２をハイレ
ベルにしてアドレスカウンタ115の出力A3のかわりにROM
テスト信号１がROMアドレスとなるようにする。第１図
の回路でROMテスト信号２がハイレベルの時のタイミン
グチャートを第２図に示している。アドレスプリチャー
ジ信号PAがハイレベルになるとアドレスカウンタ115の
出力A1とA2をデコードしたROMアドレスがNAND118〜121
に出力され選択されたROMセルのゲートだけローレベル
で他はハイレベルになっている。
ベルにしてアドレスカウンタ115の出力A3のかわりにROM
テスト信号１がROMアドレスとなるようにする。第１図
の回路でROMテスト信号２がハイレベルの時のタイミン
グチャートを第２図に示している。アドレスプリチャー
ジ信号PAがハイレベルになるとアドレスカウンタ115の
出力A1とA2をデコードしたROMアドレスがNAND118〜121
に出力され選択されたROMセルのゲートだけローレベル
で他はハイレベルになっている。
次にROMプリチャージ信号PRがハイレベルになると選
択されたROMセルにイオン注入されていればプリチャー
ジされた電荷がディスチャージ用Ｎチャンネルトランジ
スタ111,112を通ってディスチャージされるのでROM保持
容量113,114の電位はローレベルになり、選択されたROM
セルにイオン注入されていなければプリチャージされた
電荷がそのままROM保持容量113,114に残っているのでRO
M保持容量113,114の電位はハイレベルになる。ROM保持
容量113にはORアドレス０〜３のデータが出力され、ROM
保持容量114にはROMアドレス４〜７のデータが出力され
ることになる。ROMデータラッチ信号Ｌがハイからロー
に立下がった所でROM保持容量113,114の電位を出力する
インバータ129,132の出力をインバータ131,134にラッチ
する。ROMプリチャージ信号PRがローからハイに立上が
ってからROMデータラッチ信号Ｌがハイからローに立下
がるまでの時間がROMデータ保持時間で第１図の回路の
場合ROMアドレス０〜３とROMアドレス４〜７でそれぞれ
選択された２つのアドレスのROM保持時間が同時に測定
できその結果がラッチの出力用インバータ131,134にラ
ッチされているので、ROMテスト信号１をローレベルに
すればラッチの出力用インバータ134の出力がOR127のRO
M出力に出力され、ROMテスト信号１をハイレベルにすれ
ばラッチの出力用インバータ131の出力がOR127のROM出
力に出力されるので、次にROMデータラッチ信号Ｌがハ
イレベルになるまでにROM保持容量113とROM保持容量114
にプリチャージされた電荷がリークで減少してROMのデ
ータがハイレベルからローレベルに変化しないかをROM
の出力を見てチェックすればよい。
択されたROMセルにイオン注入されていればプリチャー
ジされた電荷がディスチャージ用Ｎチャンネルトランジ
スタ111,112を通ってディスチャージされるのでROM保持
容量113,114の電位はローレベルになり、選択されたROM
セルにイオン注入されていなければプリチャージされた
電荷がそのままROM保持容量113,114に残っているのでRO
M保持容量113,114の電位はハイレベルになる。ROM保持
容量113にはORアドレス０〜３のデータが出力され、ROM
保持容量114にはROMアドレス４〜７のデータが出力され
ることになる。ROMデータラッチ信号Ｌがハイからロー
に立下がった所でROM保持容量113,114の電位を出力する
インバータ129,132の出力をインバータ131,134にラッチ
する。ROMプリチャージ信号PRがローからハイに立上が
ってからROMデータラッチ信号Ｌがハイからローに立下
がるまでの時間がROMデータ保持時間で第１図の回路の
場合ROMアドレス０〜３とROMアドレス４〜７でそれぞれ
選択された２つのアドレスのROM保持時間が同時に測定
できその結果がラッチの出力用インバータ131,134にラ
ッチされているので、ROMテスト信号１をローレベルに
すればラッチの出力用インバータ134の出力がOR127のRO
M出力に出力され、ROMテスト信号１をハイレベルにすれ
ばラッチの出力用インバータ131の出力がOR127のROM出
力に出力されるので、次にROMデータラッチ信号Ｌがハ
イレベルになるまでにROM保持容量113とROM保持容量114
にプリチャージされた電荷がリークで減少してROMのデ
ータがハイレベルからローレベルに変化しないかをROM
の出力を見てチェックすればよい。
最近ではLSIの動作速度は拡散プロセスの進歩により
向上する傾向にあり、LSIテスタも高速化されてきてい
るので、ROMデータ保持時間の通常1msec程度に比較して
ROMテスト信号１を切り換えてROMの出力をチェックする
時間はほとんど無視できるほど短かくできる。
向上する傾向にあり、LSIテスタも高速化されてきてい
るので、ROMデータ保持時間の通常1msec程度に比較して
ROMテスト信号１を切り換えてROMの出力をチェックする
時間はほとんど無視できるほど短かくできる。
〔実施例２〕 第３図は本発明の実施例２を示す回路図である。
301〜308はイオン注入しないとＮチャンネルトランズ
スタが形成され、イオン注入されるとノーマリオンのデ
プレッション特性になり見掛け上Ｎチャンネルトランジ
スタが形成されなくなるROMセル、309,310はプリチャー
ジ用Ｐチャンネルトランジスタ、311,312はディスチャ
ージ用Ｎチャンネルトランジスタ、313,314は保持容
量、315はアドレスカウンタ、316,317はアドレスデコー
ダ用インバータ、318〜321はアドレスデコーダ用NANDゲ
ート、322,323はアドレスカウンタのA3出力とROMテスト
信号１をROMテスト信号２で切り換える切り換え回路、3
24〜327はインバータ331の出力とROM保持容量313の出力
をAND−OR323の出力で切り換える切り換え回路、328はR
OMデータラッチ信号反転用インバータ、329はROM保持容
量314の電位を出力するインバータ、330はトランスファ
ゲート、331はラッチ出力用インバータである。前述の
実施例１に比較してROM保持容量の電位をラッチするラ
ッチ回路を１つ減らした回路になっている。
スタが形成され、イオン注入されるとノーマリオンのデ
プレッション特性になり見掛け上Ｎチャンネルトランジ
スタが形成されなくなるROMセル、309,310はプリチャー
ジ用Ｐチャンネルトランジスタ、311,312はディスチャ
ージ用Ｎチャンネルトランジスタ、313,314は保持容
量、315はアドレスカウンタ、316,317はアドレスデコー
ダ用インバータ、318〜321はアドレスデコーダ用NANDゲ
ート、322,323はアドレスカウンタのA3出力とROMテスト
信号１をROMテスト信号２で切り換える切り換え回路、3
24〜327はインバータ331の出力とROM保持容量313の出力
をAND−OR323の出力で切り換える切り換え回路、328はR
OMデータラッチ信号反転用インバータ、329はROM保持容
量314の電位を出力するインバータ、330はトランスファ
ゲート、331はラッチ出力用インバータである。前述の
実施例１に比較してROM保持容量の電位をラッチするラ
ッチ回路を１つ減らした回路になっている。
通常動作時ROMテスト信号２をローレベルにして、ROM
保持時間を測定する時はROMテスト信号２をハイレベル
にする。第３図の回路でROMテスト信号２がハイレベル
の時のタイミングチャートを第４図に示している。
保持時間を測定する時はROMテスト信号２をハイレベル
にする。第３図の回路でROMテスト信号２がハイレベル
の時のタイミングチャートを第４図に示している。
アドレスカウンタ315の出力A1とA2がROMアドレスとな
りROM保持容量313,314にROMのデータが出力されるまで
は実施例１の動作と全く同じである。この場合ROMテス
ト信号１をROMデータラッチ信号Ｌがハイからローに立
下がる前にローレベルにしておきROM出力にROM保持容量
313の電位が出力されるようにしておく。ROMデータラッ
チ信号Ｌがハイからローに立下がった時にOR327のROM出
力をチェックすればROM保持容量313にプリチャージされ
た電荷がリークで減少してROMのデータがハイレベルか
らローレベルに変化しないかを測定できる。
りROM保持容量313,314にROMのデータが出力されるまで
は実施例１の動作と全く同じである。この場合ROMテス
ト信号１をROMデータラッチ信号Ｌがハイからローに立
下がる前にローレベルにしておきROM出力にROM保持容量
313の電位が出力されるようにしておく。ROMデータラッ
チ信号Ｌがハイからローに立下がった時にOR327のROM出
力をチェックすればROM保持容量313にプリチャージされ
た電荷がリークで減少してROMのデータがハイレベルか
らローレベルに変化しないかを測定できる。
次にROMテスト信号１をハイレベルに切り換えれば同
じROMデータ保持時間でのROM保持容量314の電位がラッ
チ出力用インバータ331にラッチされOR327のROM出力に
出力されるので、次にROMデータラッチ信号Ｌがハイレ
ベルになるまでにROMの出力を見てチェックすればよ
い。この実施例２では実施例１に比べラッチを１つ省略
することができLSI化に際してレイアウト面積が少なく
なる利点がある。
じROMデータ保持時間でのROM保持容量314の電位がラッ
チ出力用インバータ331にラッチされOR327のROM出力に
出力されるので、次にROMデータラッチ信号Ｌがハイレ
ベルになるまでにROMの出力を見てチェックすればよ
い。この実施例２では実施例１に比べラッチを１つ省略
することができLSI化に際してレイアウト面積が少なく
なる利点がある。
以上説明したように本発明は、ダイナミックROMのデ
ータ保持時間を測定する時少なくとも２つ以上のダイナ
ミック保持出力をROMアドレスで切り換えるかわりに外
部からのテスト信号で切換え、２ケ所以上のROMアドレ
スについて同時にROM保持時間の測定を行なうことによ
り、ROM保持時間の測定時間を従来の回路に比べて半分
以下に短縮できる効果がある。
ータ保持時間を測定する時少なくとも２つ以上のダイナ
ミック保持出力をROMアドレスで切り換えるかわりに外
部からのテスト信号で切換え、２ケ所以上のROMアドレ
スについて同時にROM保持時間の測定を行なうことによ
り、ROM保持時間の測定時間を従来の回路に比べて半分
以下に短縮できる効果がある。
具体的な例を示すと、１ビット出力の8KビットROMの
場合常温でｍsec程度の保持時間が必要な場合、従来の
回路で１アドレスごとにROM保持時間を測定していくと8
Kビット全部の保持時間を測定するのに8.192秒かかる。
本発明の実施例１の回路では２アドレス同時にROM保持
時間が測定できROM保持時間以外のROMテスト信号１を切
り換えてチェックする時間は無視できるほど短かいので
8Kビット全部の保持時間を測定するのに4.096秒ですむ
ことになる。
場合常温でｍsec程度の保持時間が必要な場合、従来の
回路で１アドレスごとにROM保持時間を測定していくと8
Kビット全部の保持時間を測定するのに8.192秒かかる。
本発明の実施例１の回路では２アドレス同時にROM保持
時間が測定できROM保持時間以外のROMテスト信号１を切
り換えてチェックする時間は無視できるほど短かいので
8Kビット全部の保持時間を測定するのに4.096秒ですむ
ことになる。
なお、実施例においては２つのダイナミック保持出力
を外部からのテスト信号で切り換えているが２つ以上の
ダイナミック保持出力を切り換えることができるのも明
らかである。
を外部からのテスト信号で切り換えているが２つ以上の
ダイナミック保持出力を切り換えることができるのも明
らかである。
第１図は本発明の実施例１を示す回路図、第２図は第１
図の回路のタイミングチャート、第３図は本発明の実施
例２を示す回路図、第４図は第３図の回路のタイミング
チャート、第５図は従来使用されている回路、第６図は
第５図の回路のタイミングチャートである。 101〜108,301〜308,501〜508……ROMセル、109,110,30
9,310,509……ROMプリチャージ用Ｐチャンネルトランジ
スタ、111,112,311,312,510……ROMディスチャージ用Ｎ
チャンネルトランジスタ、113,114,313,314,511……ROM
保持容量、115,315,512……アドレスカウンタ、116,11
7,316,317,513〜515……アドレスデコーダ用インバー
タ、118〜121,318〜321,516〜523……アドレスデコーダ
用NANDゲート、122,322……ROMテスト信号２反転用イン
バータ、123,323……AND−ORゲート、124,324……イン
バータ、125,126,325,326……ANDゲート、127,327……O
Rゲート、128,328,524……ROMデータラッチ信号Ｌ反転
用インバータ、129,132,329,525……ROM保持容量電位出
力用インバータ、130,133,330,526……トランスファゲ
ート、131,134,331,527……ラッチ出力用インバータ。
図の回路のタイミングチャート、第３図は本発明の実施
例２を示す回路図、第４図は第３図の回路のタイミング
チャート、第５図は従来使用されている回路、第６図は
第５図の回路のタイミングチャートである。 101〜108,301〜308,501〜508……ROMセル、109,110,30
9,310,509……ROMプリチャージ用Ｐチャンネルトランジ
スタ、111,112,311,312,510……ROMディスチャージ用Ｎ
チャンネルトランジスタ、113,114,313,314,511……ROM
保持容量、115,315,512……アドレスカウンタ、116,11
7,316,317,513〜515……アドレスデコーダ用インバー
タ、118〜121,318〜321,516〜523……アドレスデコーダ
用NANDゲート、122,322……ROMテスト信号２反転用イン
バータ、123,323……AND−ORゲート、124,324……イン
バータ、125,126,325,326……ANDゲート、127,327……O
Rゲート、128,328,524……ROMデータラッチ信号Ｌ反転
用インバータ、129,132,329,525……ROM保持容量電位出
力用インバータ、130,133,330,526……トランスファゲ
ート、131,134,331,527……ラッチ出力用インバータ。
Claims (1)
- 【請求項１】第１のプリチャージ節点に接続された第１
のROMセル群と、 第２のプリチャージ節点に接続された第２のROMセル群
と、 アドレス信号の一部に応答して前記第１および第２のRO
Mセル群の所定のROMセルをそれぞれ選択する手段と、 制御信号を受け、前記制御信号が第１のレベルの時は前
記第１のプリチャージ節点のレベルを出力し、前記制御
端子が第２のレベルの時は前記第２のプリチャージ節点
のレベルを出力する出力回路と、 前記第１および第２のプリチャージ節点の少なくとも一
方と前記出力回路との間に設けられ、データラッチ信号
に応答して対応するプリチャージ節点のレベルをラッチ
し出力するラッチ手段と、 通常動作時には、前記アドレス信号の他の一部に応答し
て前記制御信号のレベルを制御し、ROM保持時間測定時
には、テスト信号の論理レベルに応答して前記制御信号
を前記第１又は第２のレベルに制御する手段とを備え、 前記データラッチ信号が前記ラッチ手段に供給された後
に前記テスト信号の論理レベルを一方の論理レベルから
他方の論理レベルに変化するようにしたことを特徴とす
るダイナミックROM保持時間測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239610A JP2518308B2 (ja) | 1987-09-22 | 1987-09-22 | ダイナミックｒｏｍ保持時間測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239610A JP2518308B2 (ja) | 1987-09-22 | 1987-09-22 | ダイナミックｒｏｍ保持時間測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6482400A JPS6482400A (en) | 1989-03-28 |
| JP2518308B2 true JP2518308B2 (ja) | 1996-07-24 |
Family
ID=17047303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239610A Expired - Lifetime JP2518308B2 (ja) | 1987-09-22 | 1987-09-22 | ダイナミックｒｏｍ保持時間測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518308B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2616678B2 (ja) * | 1993-12-24 | 1997-06-04 | 日本電気株式会社 | ダイナミックｒｏｍデータ読み出し回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150193A (ja) * | 1984-12-24 | 1986-07-08 | Toshiba Corp | ラツチ回路 |
| JPS6150281A (ja) * | 1985-07-26 | 1986-03-12 | Hitachi Ltd | メモリ |
-
1987
- 1987-09-22 JP JP62239610A patent/JP2518308B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6482400A (en) | 1989-03-28 |
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