JP2672750B2 - マイクロコンピュータおよびその評価方法 - Google Patents
マイクロコンピュータおよびその評価方法Info
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- JP2672750B2 JP2672750B2 JP4190458A JP19045892A JP2672750B2 JP 2672750 B2 JP2672750 B2 JP 2672750B2 JP 4190458 A JP4190458 A JP 4190458A JP 19045892 A JP19045892 A JP 19045892A JP 2672750 B2 JP2672750 B2 JP 2672750B2
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Description
【０００１】
【産業上の利用分野】この発明は、ダイナミックＲＯＭ
を内蔵したマイクロコンピュータおよびその評価方法に
関するものである。
を内蔵したマイクロコンピュータおよびその評価方法に
関するものである。
【０００２】
【従来の技術】近年、ワンチップのマイクロコンピュー
タを構成する周辺回路の１つであるダイナミックＲＯＭ
の占有面積およびビット数は増加傾向にあり、その上、
信頼性の向上が求められている。以下、図２を参照しな
がら従来のマイクロコンピュータの評価方法を説明す
る。
タを構成する周辺回路の１つであるダイナミックＲＯＭ
の占有面積およびビット数は増加傾向にあり、その上、
信頼性の向上が求められている。以下、図２を参照しな
がら従来のマイクロコンピュータの評価方法を説明す
る。
【０００３】図２はマイクロコンピュータに内蔵されて
いるダイナミックＲＯＭの基本回路構成を示す回路図で
ある。図２において、１は行デコーダ部、２はＲＯＭセ
ル部である。３はワード線用プリチャージ／ディスチャ
ージ信号線、４はビット線用プリチャージ／ディスチャ
ージ信号線、５，６はマイクロコンピュータに内蔵した
プログラムカウンタ（図示せず）の入力信号線である。
いるダイナミックＲＯＭの基本回路構成を示す回路図で
ある。図２において、１は行デコーダ部、２はＲＯＭセ
ル部である。３はワード線用プリチャージ／ディスチャ
ージ信号線、４はビット線用プリチャージ／ディスチャ
ージ信号線、５，６はマイクロコンピュータに内蔵した
プログラムカウンタ（図示せず）の入力信号線である。
【０００４】７，８，９，１０はビット線であり、１
１，１２，１３，１４はワード線である。１５はワード
線１１，１２，１３，１４のプリチャージ用Ｐチャンネ
ルトランジスタ、１６はプログラムカウンタの出力デー
タをデコードするＮチャンネルトランジスタ、１７はワ
ード線１１，１２，１３，１４のディスチャージ用Ｎチ
ャンネルトランジスタである。
１，１２，１３，１４はワード線である。１５はワード
線１１，１２，１３，１４のプリチャージ用Ｐチャンネ
ルトランジスタ、１６はプログラムカウンタの出力デー
タをデコードするＮチャンネルトランジスタ、１７はワ
ード線１１，１２，１３，１４のディスチャージ用Ｎチ
ャンネルトランジスタである。
【０００５】また、１８はビット線７，８，９，１０の
プリチャージ用Ｐチャンネルトランジスタ、１９はＲＯ
Ｍセル部２を構成するＮチャンネルトランジスタ、２０
はビット線７，８，９，１０のディスチャージ用Ｎチャ
ンネルトランジスタ、２１はインパータである。このよ
うに構成されたダイナミックＲＯＭを内蔵した従来のマ
イクロコンピュータの評価方法を説明する。
プリチャージ用Ｐチャンネルトランジスタ、１９はＲＯ
Ｍセル部２を構成するＮチャンネルトランジスタ、２０
はビット線７，８，９，１０のディスチャージ用Ｎチャ
ンネルトランジスタ、２１はインパータである。このよ
うに構成されたダイナミックＲＯＭを内蔵した従来のマ
イクロコンピュータの評価方法を説明する。
【０００６】先ず、ワード線用プリチャージ／ディスチ
ャージ信号線３をローレベルにすることにより、ワード
線１１，１２，１３，１４のプリチャージ用Ｐチャンネ
ルトランジスタ１５をオン状態とするとともに、ワード
線１１，１２，１３，１４のディスチャージ用Ｎチャン
ネルトランジスタ１７をオフ状態とする。これにより、
ワード線１１，１２，１３，１４はプリチャージ状態
（ハイレベル）に維持される。同時に、ビット線用プリ
チャージ／ディスチャージ信号線４をローレベルにする
ことにより、ビット線７，８，９，１０のプリチャージ
用Ｐチャンネルトランジスタ１８をオン状態とするとと
もに、ビット線７，８，９，１０のディスチャージ用Ｎ
チャンネルトランジスタ２０をオフ状態とする。これに
より、ビット線７，８，９，１０はプリチャージ状態
（ハイレベル）に維持される。
ャージ信号線３をローレベルにすることにより、ワード
線１１，１２，１３，１４のプリチャージ用Ｐチャンネ
ルトランジスタ１５をオン状態とするとともに、ワード
線１１，１２，１３，１４のディスチャージ用Ｎチャン
ネルトランジスタ１７をオフ状態とする。これにより、
ワード線１１，１２，１３，１４はプリチャージ状態
（ハイレベル）に維持される。同時に、ビット線用プリ
チャージ／ディスチャージ信号線４をローレベルにする
ことにより、ビット線７，８，９，１０のプリチャージ
用Ｐチャンネルトランジスタ１８をオン状態とするとと
もに、ビット線７，８，９，１０のディスチャージ用Ｎ
チャンネルトランジスタ２０をオフ状態とする。これに
より、ビット線７，８，９，１０はプリチャージ状態
（ハイレベル）に維持される。
【０００７】このように、ダイナミックＲＯＭのワード
線１１，１２，１３，１４およびビット線７，８，９，
１０をプリチャージ状態（ハイレベル）に設定した後
に、スタンバイ電流（静止時消費電流）を測定すること
で、マイクロコンピュータの消費電力を評価していた。
線１１，１２，１３，１４およびビット線７，８，９，
１０をプリチャージ状態（ハイレベル）に設定した後
に、スタンバイ電流（静止時消費電流）を測定すること
で、マイクロコンピュータの消費電力を評価していた。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のマイクロコンピュータの評価方法では、ダイ
ナミックＲＯＭのワード線１１，１２，１３，１４とビ
ット線７，８，９，１０が同電位であるために、ダイナ
ミックＲＯＭ内部でのリーク電流、すなわちワード線１
１，１２，１３，１４およびビット線７，８，９，１０
間の層間絶縁膜（図示せず）に流れるリーク電流は検出
することができないという問題があった。
うな従来のマイクロコンピュータの評価方法では、ダイ
ナミックＲＯＭのワード線１１，１２，１３，１４とビ
ット線７，８，９，１０が同電位であるために、ダイナ
ミックＲＯＭ内部でのリーク電流、すなわちワード線１
１，１２，１３，１４およびビット線７，８，９，１０
間の層間絶縁膜（図示せず）に流れるリーク電流は検出
することができないという問題があった。
【０００９】この発明の目的は上記従来の問題点を解決
するもので、ワード線およびビット線間の層間絶縁膜を
流れるリーク電流を検出可能なマイクロコンピュータお
よびその評価方法を提供することである。
するもので、ワード線およびビット線間の層間絶縁膜を
流れるリーク電流を検出可能なマイクロコンピュータお
よびその評価方法を提供することである。
【００１０】
【課題を解決するための手段】請求項１記載のマイクロ
コンピュータの評価方法は、ダイナミックＲＯＭの全て
のワード線および全てのビット線のうちのどちらか一方
をプリチャージ（ハイレベル）状態とし、他方をディス
チャージ状態（ローレベル）とした後に、スタンバイ電
流を測定することを特徴とする。
コンピュータの評価方法は、ダイナミックＲＯＭの全て
のワード線および全てのビット線のうちのどちらか一方
をプリチャージ（ハイレベル）状態とし、他方をディス
チャージ状態（ローレベル）とした後に、スタンバイ電
流を測定することを特徴とする。
【００１１】請求項２記載のマイクロコンピュータは、
オン状態となることで各ワード線をプリチャージする第
１導電型の第１のトランジスタと、オン状態となること
で各ワード線をディスチャージする第２導電型の第２の
トランジスタと、オン状態となることで各ビット線をプ
リチャージする第１導電型の第３のトランジスタと、オ
ン状態となることで各ビット線をディスチャージする第
２導電型の第４のトランジスタとを有するダイナミック
ＲＯＭを内蔵したものであり、制御信号に基づいて第１
および第４のトランジスタと第２および第３のトランジ
スタとのうちのどちらか一方をオン状態とし、他方をオ
フ状態とする制御回路を備えたものである。
オン状態となることで各ワード線をプリチャージする第
１導電型の第１のトランジスタと、オン状態となること
で各ワード線をディスチャージする第２導電型の第２の
トランジスタと、オン状態となることで各ビット線をプ
リチャージする第１導電型の第３のトランジスタと、オ
ン状態となることで各ビット線をディスチャージする第
２導電型の第４のトランジスタとを有するダイナミック
ＲＯＭを内蔵したものであり、制御信号に基づいて第１
および第４のトランジスタと第２および第３のトランジ
スタとのうちのどちらか一方をオン状態とし、他方をオ
フ状態とする制御回路を備えたものである。
【００１２】
【作用】この発明の構成によれば、ダイナミックＲＯＭ
の全てのワード線および全てのビット線のうちのどちら
か一方をプリチャージ（ハイレベル）状態とし、他方を
ディスチャージ状態（ローレベル）とすることにより、
ワード線およびビット線間に電位差を発生させることが
できる。したがって、この状態でマイクロコンピュータ
のスタンバイ電流を測定することにより、ワード線およ
びビット線間の層間絶縁膜に流れるリーク電流を検出す
ることができる。
の全てのワード線および全てのビット線のうちのどちら
か一方をプリチャージ（ハイレベル）状態とし、他方を
ディスチャージ状態（ローレベル）とすることにより、
ワード線およびビット線間に電位差を発生させることが
できる。したがって、この状態でマイクロコンピュータ
のスタンバイ電流を測定することにより、ワード線およ
びビット線間の層間絶縁膜に流れるリーク電流を検出す
ることができる。
【００１３】
【実施例】図１はこの発明の一実施例のマイクロコンピ
ュータの構成を示す回路図である。図１において、１は
行デコーダ部、２はＲＯＭセル部であり、この行デコー
ダ部１およびＲＯＭセル部２の内部構成は図２と同様の
ものであり、プリチャージ用Ｐチャンネルトランジスタ
１５が第１導電型の第１のトランジスタに対応し、ディ
スチャージ用Ｎチャンネルトランジスタ１７が第２導電
型の第２のトランジスタに対応し、プリチャージ用Ｐチ
ャンネルトランジスタ１８が第１導電型の第３のトラン
ジスタに対応し、ディスチャージ用Ｎチャンネルトラン
ジスタ２０が第２導電型の第４のトランジスタに対応す
る。
ュータの構成を示す回路図である。図１において、１は
行デコーダ部、２はＲＯＭセル部であり、この行デコー
ダ部１およびＲＯＭセル部２の内部構成は図２と同様の
ものであり、プリチャージ用Ｐチャンネルトランジスタ
１５が第１導電型の第１のトランジスタに対応し、ディ
スチャージ用Ｎチャンネルトランジスタ１７が第２導電
型の第２のトランジスタに対応し、プリチャージ用Ｐチ
ャンネルトランジスタ１８が第１導電型の第３のトラン
ジスタに対応し、ディスチャージ用Ｎチャンネルトラン
ジスタ２０が第２導電型の第４のトランジスタに対応す
る。
【００１４】３はワード線用プリチャージ／ディスチャ
ージ信号線、４はビット線用プリチャージ／ディスチャ
ージ信号線、５，６はマイクロコンピュータのプログラ
ムカウンタ（図示せず）の入力信号線である。７，８，
９，１０はビット線、１１，１２，１３，１４はワード
線、２１はインバータである。
ージ信号線、４はビット線用プリチャージ／ディスチャ
ージ信号線、５，６はマイクロコンピュータのプログラ
ムカウンタ（図示せず）の入力信号線である。７，８，
９，１０はビット線、１１，１２，１３，１４はワード
線、２１はインバータである。
【００１５】また、２２は制御回路、２３，２４，２６
はインバータ、２５は負論理和回路、２７は負論理積回
路である。また、２８はワード線１１，１２，１３，１
４のプリチャージ／ディスチャージ信号線、２９は制御
信号線、３０はビット線７，８，９，１０のプリチャー
ジ／ディスチャージ信号線である。図１に示すように、
マイクロコンピュータは、制御回路２２を有するダイナ
ミックＲＯＭを内蔵したものである。制御回路２２は、
インバータ２３，２４，２６と負論理和回路２５と負論
理積回路２７とからなる。
はインバータ、２５は負論理和回路、２７は負論理積回
路である。また、２８はワード線１１，１２，１３，１
４のプリチャージ／ディスチャージ信号線、２９は制御
信号線、３０はビット線７，８，９，１０のプリチャー
ジ／ディスチャージ信号線である。図１に示すように、
マイクロコンピュータは、制御回路２２を有するダイナ
ミックＲＯＭを内蔵したものである。制御回路２２は、
インバータ２３，２４，２６と負論理和回路２５と負論
理積回路２７とからなる。
【００１６】インバータ２３の入力端には、ワード線１
１，１２，１３，１４のプリチャージ／ディスチャージ
信号線２８を接続し、出力端を負論理和回路２５の一方
の入力端に接続してある。また、インバータ２４の入力
端には、ビット線７，８，９，１０のプリチャージ／デ
ィスチャージ信号線３０を接続し、出力端を負論理積回
路２７の一方の入力端に接続してある。
１，１２，１３，１４のプリチャージ／ディスチャージ
信号線２８を接続し、出力端を負論理和回路２５の一方
の入力端に接続してある。また、インバータ２４の入力
端には、ビット線７，８，９，１０のプリチャージ／デ
ィスチャージ信号線３０を接続し、出力端を負論理積回
路２７の一方の入力端に接続してある。
【００１７】また、制御信号線２９は、負論理和回路２
５の他方の入力端およびインバータ２６の入力端に接続
してあり、インバータ２６の出力端を負論理積回路２７
の他方の入力端に接続してある。そして、制御回路２２
の出力端、すなわち負論理和回路２５の出力端をワード
線用プリチャージ／ディスチャージ信号線３に接続する
とともに、負論理積回路２７の出力端をビット線用プリ
チャージ／ディスチャージ信号線４に接続してある。
５の他方の入力端およびインバータ２６の入力端に接続
してあり、インバータ２６の出力端を負論理積回路２７
の他方の入力端に接続してある。そして、制御回路２２
の出力端、すなわち負論理和回路２５の出力端をワード
線用プリチャージ／ディスチャージ信号線３に接続する
とともに、負論理積回路２７の出力端をビット線用プリ
チャージ／ディスチャージ信号線４に接続してある。
【００１８】このように構成したマイクロコンピュータ
の評価方法を図１および図２を参照しながら説明する。
先ず、制御信号線２９をハイレベルに設定する（ダイナ
ミックＲＯＭのリーク電流の評価以外の場合はローレベ
ルに設定する）。これにより、負論理和回路２５の出
力、すなわちワード線用プリチャージ／ディスチャージ
信号線３をローレベルに固定するとともに、負論理積回
路２７の出力、すなわちビット線用プリチャージ／ディ
スチャージ信号線４をハイレベルに固定する。
の評価方法を図１および図２を参照しながら説明する。
先ず、制御信号線２９をハイレベルに設定する（ダイナ
ミックＲＯＭのリーク電流の評価以外の場合はローレベ
ルに設定する）。これにより、負論理和回路２５の出
力、すなわちワード線用プリチャージ／ディスチャージ
信号線３をローレベルに固定するとともに、負論理積回
路２７の出力、すなわちビット線用プリチャージ／ディ
スチャージ信号線４をハイレベルに固定する。
【００１９】ワード線用プリチャージ／ディスチャージ
信号線３をローレベルに固定することで、ワード線１
１，１２，１３，１４のプリチャージ用Ｐチャンネルト
ランジスタ１５がオン状態となるとともに、ワード線１
１，１２，１３，１４のディスチャージ用Ｎチャンネル
トランジスタ１７がオフ状態となる。したがって、ワー
ド線１１，１２，１３，１４はプリチャージ状態（ハイ
レベル）を維持することとなる。
信号線３をローレベルに固定することで、ワード線１
１，１２，１３，１４のプリチャージ用Ｐチャンネルト
ランジスタ１５がオン状態となるとともに、ワード線１
１，１２，１３，１４のディスチャージ用Ｎチャンネル
トランジスタ１７がオフ状態となる。したがって、ワー
ド線１１，１２，１３，１４はプリチャージ状態（ハイ
レベル）を維持することとなる。
【００２０】また、ビット線用プリチャージ／ディスチ
ャージ信号線４はハイレベルに固定することで、ビット
線７，８，９，１０のプリチャージ用Ｐチャンネルトラ
ンジスタ１８がオフ状態となるとともに、ビット線７，
８，９，１０のディスチャージ用Ｎチャンネルトランジ
スタ２０がオン状態となる。したがって、ビット線７，
８，９，１０はディスチャージ状態（ローレベル）を維
持することとなる。
ャージ信号線４はハイレベルに固定することで、ビット
線７，８，９，１０のプリチャージ用Ｐチャンネルトラ
ンジスタ１８がオフ状態となるとともに、ビット線７，
８，９，１０のディスチャージ用Ｎチャンネルトランジ
スタ２０がオン状態となる。したがって、ビット線７，
８，９，１０はディスチャージ状態（ローレベル）を維
持することとなる。
【００２１】このように制御回路２２の制御信号線２９
をハイレベルにすることにより、ワード線１１，１２，
１３，１４はプリチャージ状態（ハイレベル）を維持
し、かつ、ビット線７，８，９，１０はディスチャージ
状態（ローレベル）を維持することによって、ワード線
１１，１２，１３，１４およびビット線７，８，９，１
０間に、層間絶縁膜（図示せず）を介して電源電圧程度
の電位差を発生させる。そして、この状態でマイクロコ
ンピュータのスタンバイ電流を測定することにより、ワ
ード線１１，１２，１３，１４およびビット線７，８，
９，１０間の層間絶縁膜を流れるリーク電流を検出す
る。
をハイレベルにすることにより、ワード線１１，１２，
１３，１４はプリチャージ状態（ハイレベル）を維持
し、かつ、ビット線７，８，９，１０はディスチャージ
状態（ローレベル）を維持することによって、ワード線
１１，１２，１３，１４およびビット線７，８，９，１
０間に、層間絶縁膜（図示せず）を介して電源電圧程度
の電位差を発生させる。そして、この状態でマイクロコ
ンピュータのスタンバイ電流を測定することにより、ワ
ード線１１，１２，１３，１４およびビット線７，８，
９，１０間の層間絶縁膜を流れるリーク電流を検出す
る。
【００２２】なお、制御信号線２９をローレベルに設定
することで、ワード線１１，１２，１３，１４のプリチ
ャージ／ディスチャージ信号線２８をローレベルとする
とワード線用プリチャージ／ディスチャージ信号線３は
ハイレベルとなり、また、ビット線７，８，９，１０の
ビット線用プリチャージ／ディスチャージ信号線４はハ
イレベルとなる。この状態でマイクロコンピュータのス
タンバイ電流を測定することにより、ダイナミックＲＯ
Ｍの消費電力の評価を行うことができる。
することで、ワード線１１，１２，１３，１４のプリチ
ャージ／ディスチャージ信号線２８をローレベルとする
とワード線用プリチャージ／ディスチャージ信号線３は
ハイレベルとなり、また、ビット線７，８，９，１０の
ビット線用プリチャージ／ディスチャージ信号線４はハ
イレベルとなる。この状態でマイクロコンピュータのス
タンバイ電流を測定することにより、ダイナミックＲＯ
Ｍの消費電力の評価を行うことができる。
【００２３】また、実施例では、全てのワード線１１，
１２，１３，１４をプリチャージ（ハイレベル）状態と
し、かつ全てのビット線７，８，９，１０をディスチャ
ージ（ローレベル）状態とすることで、ワード線１１，
１２，１３，１４およびビット線７，８，９，１０間に
電位差を発生させたが、全てのビット線７，８，９，１
０をプリチャージ（ハイレベル）状態とし、かつ全ての
ワード線１１，１２，１３，１４をディスチャージ（ロ
ーレベル）状態とすることで、ワード線１１，１２，１
３，１４およびビット線７，８，９，１０間に電位差を
発生させても良い。
１２，１３，１４をプリチャージ（ハイレベル）状態と
し、かつ全てのビット線７，８，９，１０をディスチャ
ージ（ローレベル）状態とすることで、ワード線１１，
１２，１３，１４およびビット線７，８，９，１０間に
電位差を発生させたが、全てのビット線７，８，９，１
０をプリチャージ（ハイレベル）状態とし、かつ全ての
ワード線１１，１２，１３，１４をディスチャージ（ロ
ーレベル）状態とすることで、ワード線１１，１２，１
３，１４およびビット線７，８，９，１０間に電位差を
発生させても良い。
【００２４】
【発明の効果】この発明のマイクロコンピュータおよび
その評価方法によれば、ダイナミックＲＯＭの全てのワ
ード線および全てのビット線のうちのどちらか一方をプ
リチャージ（ハイレベル）状態とし、他方をディスチャ
ージ状態（ローレベル）とすることにより、ワード線お
よびビット線間に電位差を発生させることができる。し
たがって、この状態でマイクロコンピュータのスタンバ
イ電流を測定することにより、ワード線およびビット線
間の層間絶縁膜に流れるリーク電流を検出することがで
きる。これにより、マイクロコンピュータの信頼性の向
上を実現することができる。
その評価方法によれば、ダイナミックＲＯＭの全てのワ
ード線および全てのビット線のうちのどちらか一方をプ
リチャージ（ハイレベル）状態とし、他方をディスチャ
ージ状態（ローレベル）とすることにより、ワード線お
よびビット線間に電位差を発生させることができる。し
たがって、この状態でマイクロコンピュータのスタンバ
イ電流を測定することにより、ワード線およびビット線
間の層間絶縁膜に流れるリーク電流を検出することがで
きる。これにより、マイクロコンピュータの信頼性の向
上を実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施例のマイクロコンピュータの
構成を示す回路図である。
構成を示す回路図である。
【図２】マイクロコンピュータに内蔵されているダイナ
ミックＲＯＭの基本回路構成を示す回路図である。
ミックＲＯＭの基本回路構成を示す回路図である。
７，８，９，１０ ビット線 １１，１２，１３，１４ ワード線 １５ プリチャージ用Ｐチャンネルトランジスタ（第
１導電型の第１のトランジスタ） １７ ディスチャージ用Ｎチャンネルトランジスタ
（第２導電型の第２のトランジスタ） １８ プリチャージ用Ｐチャンネルトランジスタ（第
１導電型の第３のトランジスタ） ２０ ディスチャージ用Ｎチャンネルトランジスタ
（第２導電型の第４のトランジスタ） ２２ 制御回路 ２９ 制御信号線
１導電型の第１のトランジスタ） １７ ディスチャージ用Ｎチャンネルトランジスタ
（第２導電型の第２のトランジスタ） １８ プリチャージ用Ｐチャンネルトランジスタ（第
１導電型の第３のトランジスタ） ２０ ディスチャージ用Ｎチャンネルトランジスタ
（第２導電型の第４のトランジスタ） ２２ 制御回路 ２９ 制御信号線
Claims (2)
- 【請求項１】 ダイナミックＲＯＭを内蔵したマイクロ
コンピュータの評価方法であって、 前記ダイナミックＲＯＭの全てのワード線および全ての
ビット線のうちのどちらか一方をプリチャージ（ハイレ
ベル）状態とし、他方をディスチャージ状態（ローレベ
ル）とした後に、スタンバイ電流を測定することを特徴
とするマイクロコンピュータの評価方法。 - 【請求項２】 オン状態となることで各ワード線をプリ
チャージする第１導電型の第１のトランジスタと、オン
状態となることで前記各ワード線をディスチャージする
第２導電型の第２のトランジスタと、オン状態となるこ
とで各ビット線をプリチャージする第１導電型の第３の
トランジスタと、オン状態となることで前記各ビット線
をディスチャージする第２導電型の第４のトランジスタ
とを有するダイナミックＲＯＭを内蔵したマイクロコン
ピュータであって、 制御信号に基づいて前記第１および第４のトランジスタ
と前記第２および第３のトランジスタとのうちのどちら
か一方をオン状態とし、他方をオフ状態とする制御回路
を備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190458A JP2672750B2 (ja) | 1992-07-17 | 1992-07-17 | マイクロコンピュータおよびその評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190458A JP2672750B2 (ja) | 1992-07-17 | 1992-07-17 | マイクロコンピュータおよびその評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0635743A JPH0635743A (ja) | 1994-02-10 |
| JP2672750B2 true JP2672750B2 (ja) | 1997-11-05 |
Family
ID=16258455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190458A Expired - Fee Related JP2672750B2 (ja) | 1992-07-17 | 1992-07-17 | マイクロコンピュータおよびその評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672750B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2978794B2 (ja) * | 1996-11-08 | 1999-11-15 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
1992
- 1992-07-17 JP JP4190458A patent/JP2672750B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0635743A (ja) | 1994-02-10 |
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