JP2818500B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2818500B2 JP2818500B2 JP3112032A JP11203291A JP2818500B2 JP 2818500 B2 JP2818500 B2 JP 2818500B2 JP 3112032 A JP3112032 A JP 3112032A JP 11203291 A JP11203291 A JP 11203291A JP 2818500 B2 JP2818500 B2 JP 2818500B2
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- Japan
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- circuit
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- nand
- output signal
- clock signal
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- Logic Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＲＯＭ，ＲＡＭ，ＰＬＡ等の内蔵されるデコーダ回
路のデコーダ・テスト回路に関する。
特にＲＯＭ，ＲＡＭ，ＰＬＡ等の内蔵されるデコーダ回
路のデコーダ・テスト回路に関する。
【０００２】
【従来の技術】従来のＩＣの内部のデコーダ回路をテス
トするデコ―ダ・テスト回路の一例を図２を用いて説明
する。従来のアンド回路１は、ｎ個のナンドＡｉ（ｉ＝
１〜ｎ）と、それらのデコード出力信号Ｓｉ（ｉ＝１〜
ｎ）を入力しアンド出力信号Ｃｉ（ｉ＝１〜ｎ）を出力
するインバータＢｉ（ｉ＝１〜ｎ）とを、有している。
トするデコ―ダ・テスト回路の一例を図２を用いて説明
する。従来のアンド回路１は、ｎ個のナンドＡｉ（ｉ＝
１〜ｎ）と、それらのデコード出力信号Ｓｉ（ｉ＝１〜
ｎ）を入力しアンド出力信号Ｃｉ（ｉ＝１〜ｎ）を出力
するインバータＢｉ（ｉ＝１〜ｎ）とを、有している。
【０００３】またデコーダ・テスト回路２は、デコード
出力信号Ｓｊの反転信号ＳＲｊを出力するインバータｋ
ｊと、デコード出力信号Ｓｉ（ｉ＝１〜ｎ，ｉ≠ｊ）の
（ｎ−１）ケおよび反転信号ＳＲｊを入力するｎ入力ナ
ンドＬｉ（ｉ＝１〜ｎ）と、ナンドＬ１（ｉ＝１〜ｎ）
の出力信号ｍｉ（ｉ＝１〜ｎ）を入力するｎ入力ナンド
７と、デコード出力信号Ｓｉ（ｉ＝１〜ｎ）を入力する
ｎ入力ナンド６と、ナンド７，６の出力信号Ｓ７，Ｓ６
をそれぞれ入力し出力信号Ｓ５を出力する２入力のテス
ト・ナンド５から構成される。
出力信号Ｓｊの反転信号ＳＲｊを出力するインバータｋ
ｊと、デコード出力信号Ｓｉ（ｉ＝１〜ｎ，ｉ≠ｊ）の
（ｎ−１）ケおよび反転信号ＳＲｊを入力するｎ入力ナ
ンドＬｉ（ｉ＝１〜ｎ）と、ナンドＬ１（ｉ＝１〜ｎ）
の出力信号ｍｉ（ｉ＝１〜ｎ）を入力するｎ入力ナンド
７と、デコード出力信号Ｓｉ（ｉ＝１〜ｎ）を入力する
ｎ入力ナンド６と、ナンド７，６の出力信号Ｓ７，Ｓ６
をそれぞれ入力し出力信号Ｓ５を出力する２入力のテス
ト・ナンド５から構成される。
【０００４】次に、この回路の動作を説明する。まずナ
ンドＬ１の入力は、デコード出力信号Ｓ１の反転信号Ｓ
Ｒ１とナンドＡｉのデコード出力信号Ｓｉ（但しｉ＝２
〜ｎ）が入力しているため、デコード出力信号Ｓ１が
“Ｌ”でデコード出力信号Ｓｉ（ｉ＝２〜ｎ）が“Ｈ”
状態になると、ナンド出力信号ｍ１は“Ｌ”でそれ以外
では“Ｈ”となる。
ンドＬ１の入力は、デコード出力信号Ｓ１の反転信号Ｓ
Ｒ１とナンドＡｉのデコード出力信号Ｓｉ（但しｉ＝２
〜ｎ）が入力しているため、デコード出力信号Ｓ１が
“Ｌ”でデコード出力信号Ｓｉ（ｉ＝２〜ｎ）が“Ｈ”
状態になると、ナンド出力信号ｍ１は“Ｌ”でそれ以外
では“Ｈ”となる。
【０００５】そしてナンドＬ２の入力は、デコード出力
信号Ｓ２の反転信号ＳＲ２とそれ以外のデコード出力信
号Ｓｉ（ｉ≠２）までを入力としているため、デコード
出力信号Ｓ２が“Ｌ”でデコード出力信号Ｓ１，Ｓ３〜
Ｓｎが“Ｈ”状態になると、ナンド出力信号ｍ２は
“Ｌ”、それ以外は“Ｈ”となる。以下ナンドＬ３〜Ｌ
ｎについても同様である。
信号Ｓ２の反転信号ＳＲ２とそれ以外のデコード出力信
号Ｓｉ（ｉ≠２）までを入力としているため、デコード
出力信号Ｓ２が“Ｌ”でデコード出力信号Ｓ１，Ｓ３〜
Ｓｎが“Ｈ”状態になると、ナンド出力信号ｍ２は
“Ｌ”、それ以外は“Ｈ”となる。以下ナンドＬ３〜Ｌ
ｎについても同様である。
【０００６】以上の説明のようにナンドＬ１〜ナンドＬ
ｎにおいて、アンド回路１０の出力信号Ｃｉ（ｉ＝１〜
ｎ）どれか１本選択されていれば、ナンドＬｉ（ｉ＝１
〜ｎ）の出力信号ｍｉ（ｉ＝１〜ｎ）どれか１ケが
“Ｌ”出力となり、ナンド７の出力信号Ｓ７は“Ｈ”と
なる。また、２本以上選択されれば、ナンド出力信号ｍ
ｉ（ｉ＝１〜ｎ）のすべてが“Ｈ”出力となるので、ナ
ンド７の出力信号Ｓ７は“Ｌ”となる。
ｎにおいて、アンド回路１０の出力信号Ｃｉ（ｉ＝１〜
ｎ）どれか１本選択されていれば、ナンドＬｉ（ｉ＝１
〜ｎ）の出力信号ｍｉ（ｉ＝１〜ｎ）どれか１ケが
“Ｌ”出力となり、ナンド７の出力信号Ｓ７は“Ｈ”と
なる。また、２本以上選択されれば、ナンド出力信号ｍ
ｉ（ｉ＝１〜ｎ）のすべてが“Ｈ”出力となるので、ナ
ンド７の出力信号Ｓ７は“Ｌ”となる。
【０００７】さらに、デコード出力信号Ｓｉ（ｉ＝１〜
ｎ）がすべて“Ｌ”の場合は、ナンド６の出力信号Ｓ６
が“Ｌ”となり、デコード出力信号Ｓｉ（ｉ＝１〜ｎ）
に１本以上“Ｈ”がある場合は、ナンド出力Ｓ６は
“Ｈ”となる。従って、通常、デコード出力信号Ｓｉ
（ｉ＝１〜ｎ）のうち１本が“Ｌ”で他はすべて“Ｈ”
の状態となるので、テスト・ナンド回路５の出力Ｓ５は
“Ｌ”となる。また、アンド回路１の出力が正常でない
場合は、テスト・ナンド回路５出力Ｓ５は“Ｈ”とな
る。
ｎ）がすべて“Ｌ”の場合は、ナンド６の出力信号Ｓ６
が“Ｌ”となり、デコード出力信号Ｓｉ（ｉ＝１〜ｎ）
に１本以上“Ｈ”がある場合は、ナンド出力Ｓ６は
“Ｈ”となる。従って、通常、デコード出力信号Ｓｉ
（ｉ＝１〜ｎ）のうち１本が“Ｌ”で他はすべて“Ｈ”
の状態となるので、テスト・ナンド回路５の出力Ｓ５は
“Ｌ”となる。また、アンド回路１の出力が正常でない
場合は、テスト・ナンド回路５出力Ｓ５は“Ｈ”とな
る。
【０００８】
【発明が解決しようとする課題】この従来の半導体集積
回路の内蔵デコーダ・テスト回路では、ｎ個の入力信号
に対してｎ入力ナンドをｎ＋２コ必要となり、トランジ
スタ数が多くなるという欠点があった。
回路の内蔵デコーダ・テスト回路では、ｎ個の入力信号
に対してｎ入力ナンドをｎ＋２コ必要となり、トランジ
スタ数が多くなるという欠点があった。
【０００９】
【課題を解決するための手段】そのため、本発明は、ア
ドレス信号を入力およびデコードしてｎ個のデコード出
力信号を出力するデコーダを備える半導体集積回路にお
いて、前記ｎ個のデコード出力信号をゲートにそれぞれ
入力し電位“Ｌ”により非導通となり直列にそれぞれ接
続されたｎ個のＮチャネルトランジスタを有しこれら各
Ｎチャネルトランジスタ間の各接続節点がクロック信号
に対応してそれぞれ電位“Ｈ”にプリチャージされ前記
各接続節点のうち非導通となったトランジスタに囲まれ
た各接続節点のみが前記クロック信号の変化後も変化せ
ず電位“Ｈ”をそれぞれ出力する第１のダイナミック型
論理回路と、前記各接続節点をゲートにそれぞれ接続し
電位“Ｈ”により非導通となるｎ−１個のＰチャネルト
ランジスタからなる直列回路を有しこの直列回路の一端
が前記クロック信号に対応して電位“Ｌ”にプリチャー
ジされ前記各Ｐチャネルトランジスタの１つ以上が非導
通であるとき前記クロック信号の変化後も変化せず電位
“Ｌ”を出力する第２のダイナミック型論理回路とを備
え前記デコーダをテストしている。
ドレス信号を入力およびデコードしてｎ個のデコード出
力信号を出力するデコーダを備える半導体集積回路にお
いて、前記ｎ個のデコード出力信号をゲートにそれぞれ
入力し電位“Ｌ”により非導通となり直列にそれぞれ接
続されたｎ個のＮチャネルトランジスタを有しこれら各
Ｎチャネルトランジスタ間の各接続節点がクロック信号
に対応してそれぞれ電位“Ｈ”にプリチャージされ前記
各接続節点のうち非導通となったトランジスタに囲まれ
た各接続節点のみが前記クロック信号の変化後も変化せ
ず電位“Ｈ”をそれぞれ出力する第１のダイナミック型
論理回路と、前記各接続節点をゲートにそれぞれ接続し
電位“Ｈ”により非導通となるｎ−１個のＰチャネルト
ランジスタからなる直列回路を有しこの直列回路の一端
が前記クロック信号に対応して電位“Ｌ”にプリチャー
ジされ前記各Ｐチャネルトランジスタの１つ以上が非導
通であるとき前記クロック信号の変化後も変化せず電位
“Ｌ”を出力する第２のダイナミック型論理回路とを備
え前記デコーダをテストしている。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。アンド回
路１は、アドレス信号を入力してデコード出力信号Ｓｉ
（ｉ＝１〜ｎ）を出すｎ個のナンドＡｉ（ｉ＝１〜ｎ）
と、それらのデコード出力信号Ｓｉ（ｉ＝１〜ｎ）を反
転しアンド出力信号Ｃｉ（ｉ＝１〜ｎ）を出力するイン
バータＢｉ（ｉ＝１〜ｎ）とを有している。
る。図１は本発明の一実施例の回路図である。アンド回
路１は、アドレス信号を入力してデコード出力信号Ｓｉ
（ｉ＝１〜ｎ）を出すｎ個のナンドＡｉ（ｉ＝１〜ｎ）
と、それらのデコード出力信号Ｓｉ（ｉ＝１〜ｎ）を反
転しアンド出力信号Ｃｉ（ｉ＝１〜ｎ）を出力するイン
バータＢｉ（ｉ＝１〜ｎ）とを有している。
【００１１】デコーダ・テスト回路２は、３つのダイナ
ミック型論理回路およびテスト・ナンド回路５を備えて
いる。１つ目のダイナミック型論理回路は、デコード出
力信号Ｓ１〜Ｓｎをゲートにそれぞれ入力し電位“Ｌ”
により非導通となり接続節点ｘｉ（ｉ＝１〜ｎ−１）を
介して直列にそれぞれ接続されたｎ個のＮチャネルトラ
ンジスタＤ１〜Ｄｎと、ゲートがクロック信号φを入力
しソースがＧＮＤに接地されドレインをｎ個直列接続の
ＮチャネルトランジスタＤ１〜Ｄｎの両端のソース・ド
レインにそれぞれ接続した２つのＮチャネルトランジス
タＱ１，Ｑ２と、ゲートにクロック信号φを入力しソー
スに電源電圧ＶＤＤが供給されドレインがそれぞれ対応
する接続節点ｘｉに接続するＰチャネルプルアップトラ
ンジスタＥ１〜Ｅ（ｎ−１）とを有し、各Ｎチャネルト
ランジスタＤ１〜Ｄｎ間の各接続節点ｘｉ（ｉ＝１〜
ｎ）がクロック信号φに対応してそれぞれ電位“Ｈ”に
プリチャージされ、各接続節点ｘｉ（ｉ＝１〜ｎ）のう
ち非導通となったトランジスタに囲まれた各接続節点の
みが、クロック信号φの変化後も変化せず電位“Ｈ”と
なる信号をそれぞれ出力する。２つ目のダイナミック型
論理回路は、ダイナミック型ノア回路３であり、各接続
節点ｘｉ（ｉ＝１〜ｎ−１）をゲートにそれぞれ接続し
電位“Ｈ”により非導通となるｎ−１個のＰチャネルト
ランジスタＦｉ（ｉ＝１〜ｎ−１）からなる直列回路を
有し、この直列回路の一端がクロック信号φに対応して
電位“Ｌ”にプリチャージされ各Ｐチャネルトランジス
タＦｉ（ｉ＝１〜ｎ−１）の１つ以上が非導通であると
きクロック信号φの変化後も変化せず電位“Ｌ”となる
ノア出力信号Ｓ３を出力する。３つ目のダイナミック型
論理回路は、ダイナミック型ナンド回路４であり、デコ
ード出力信号Ｓｉ（ｉ＝１〜ｎ）をゲートにそれぞれ入
力し電位“Ｈ”により導通となるｎ個のＮチャネルトラ
ンジスタＧｉ（ｉ＝１〜ｎ）からなる直列回路を有し、
この直列回路の一端がクロック信号φに対応して電位
“Ｈ”にプリチャージされ各ＮチャネルトランジスタＧ
ｉ（ｉ＝１〜ｎ）の全てが導通であるときクロック信号
φの変化後に電位“Ｌ”となるアンド出力信号Ｓ４を出
力する。また、テスト・ナンド回路５は、２入力ナンド
であり、ダイナミック型ノア回路３のノア出力信号Ｓ
３，ダイナミック型ナンド回路４のナンド出力信号Ｓ４
を入力しテスト結果信号Ｓ５を出力する。
ミック型論理回路およびテスト・ナンド回路５を備えて
いる。１つ目のダイナミック型論理回路は、デコード出
力信号Ｓ１〜Ｓｎをゲートにそれぞれ入力し電位“Ｌ”
により非導通となり接続節点ｘｉ（ｉ＝１〜ｎ−１）を
介して直列にそれぞれ接続されたｎ個のＮチャネルトラ
ンジスタＤ１〜Ｄｎと、ゲートがクロック信号φを入力
しソースがＧＮＤに接地されドレインをｎ個直列接続の
ＮチャネルトランジスタＤ１〜Ｄｎの両端のソース・ド
レインにそれぞれ接続した２つのＮチャネルトランジス
タＱ１，Ｑ２と、ゲートにクロック信号φを入力しソー
スに電源電圧ＶＤＤが供給されドレインがそれぞれ対応
する接続節点ｘｉに接続するＰチャネルプルアップトラ
ンジスタＥ１〜Ｅ（ｎ−１）とを有し、各Ｎチャネルト
ランジスタＤ１〜Ｄｎ間の各接続節点ｘｉ（ｉ＝１〜
ｎ）がクロック信号φに対応してそれぞれ電位“Ｈ”に
プリチャージされ、各接続節点ｘｉ（ｉ＝１〜ｎ）のう
ち非導通となったトランジスタに囲まれた各接続節点の
みが、クロック信号φの変化後も変化せず電位“Ｈ”と
なる信号をそれぞれ出力する。２つ目のダイナミック型
論理回路は、ダイナミック型ノア回路３であり、各接続
節点ｘｉ（ｉ＝１〜ｎ−１）をゲートにそれぞれ接続し
電位“Ｈ”により非導通となるｎ−１個のＰチャネルト
ランジスタＦｉ（ｉ＝１〜ｎ−１）からなる直列回路を
有し、この直列回路の一端がクロック信号φに対応して
電位“Ｌ”にプリチャージされ各Ｐチャネルトランジス
タＦｉ（ｉ＝１〜ｎ−１）の１つ以上が非導通であると
きクロック信号φの変化後も変化せず電位“Ｌ”となる
ノア出力信号Ｓ３を出力する。３つ目のダイナミック型
論理回路は、ダイナミック型ナンド回路４であり、デコ
ード出力信号Ｓｉ（ｉ＝１〜ｎ）をゲートにそれぞれ入
力し電位“Ｈ”により導通となるｎ個のＮチャネルトラ
ンジスタＧｉ（ｉ＝１〜ｎ）からなる直列回路を有し、
この直列回路の一端がクロック信号φに対応して電位
“Ｈ”にプリチャージされ各ＮチャネルトランジスタＧ
ｉ（ｉ＝１〜ｎ）の全てが導通であるときクロック信号
φの変化後に電位“Ｌ”となるアンド出力信号Ｓ４を出
力する。また、テスト・ナンド回路５は、２入力ナンド
であり、ダイナミック型ノア回路３のノア出力信号Ｓ
３，ダイナミック型ナンド回路４のナンド出力信号Ｓ４
を入力しテスト結果信号Ｓ５を出力する。
【００１２】次にこの回路例の動作を説明する。
【００１３】まず、クロック信号φが“Ｌ”の間にｎ個
直列接続のＮチャネルトランジスタＤ１〜Ｄｎの間の電
位をＰチャネルトランジスタＥ１〜Ｅ（ｎ−１）で電源
電圧ＶＤＤにプルアップさせる。そしてクロック信号φ
が“Ｈ”になるとＰチャネルトランジスタＥ１〜Ｅ（ｎ
−１）がオフし、ＮチャネルトランジスタＱ１，Ｑ２が
オンし“Ｌ”レベルをｎ個直列接続のＮチャネルトラン
ジスタＤ１〜Ｄｎの両端から伝達をはじめる。
直列接続のＮチャネルトランジスタＤ１〜Ｄｎの間の電
位をＰチャネルトランジスタＥ１〜Ｅ（ｎ−１）で電源
電圧ＶＤＤにプルアップさせる。そしてクロック信号φ
が“Ｈ”になるとＰチャネルトランジスタＥ１〜Ｅ（ｎ
−１）がオフし、ＮチャネルトランジスタＱ１，Ｑ２が
オンし“Ｌ”レベルをｎ個直列接続のＮチャネルトラン
ジスタＤ１〜Ｄｎの両端から伝達をはじめる。
【００１４】この時、ナンドＡ１〜Ａｎからデコード出
力信号Ｓ１〜Ｓｎが出力され、どれか１コが“Ｌ”出力
で他のすべてが“Ｈ”出力の場合、ｎ個直列接続のＮチ
ャネルトランジスタＤ１〜Ｄｎの１ケがオフし残りすべ
てがオンするので、オフしたＮチャネルトランジスタの
ソースとドレインは両端より“Ｌ”レベルが伝達され、
すべてのｎ個直列接続のＮチャネルトランジスタＤ１〜
Ｄｎの間が“Ｌ”レベルとなり、それを入力とするダイ
ナミック型ノア回路のｎ−１個直列接続のＰチャネルト
ランジスタＦ１〜Ｆ（ｎ−１）をすべてオンさせ“Ｈ”
を出力させる。
力信号Ｓ１〜Ｓｎが出力され、どれか１コが“Ｌ”出力
で他のすべてが“Ｈ”出力の場合、ｎ個直列接続のＮチ
ャネルトランジスタＤ１〜Ｄｎの１ケがオフし残りすべ
てがオンするので、オフしたＮチャネルトランジスタの
ソースとドレインは両端より“Ｌ”レベルが伝達され、
すべてのｎ個直列接続のＮチャネルトランジスタＤ１〜
Ｄｎの間が“Ｌ”レベルとなり、それを入力とするダイ
ナミック型ノア回路のｎ−１個直列接続のＰチャネルト
ランジスタＦ１〜Ｆ（ｎ−１）をすべてオンさせ“Ｈ”
を出力させる。
【００１５】また、デコード出力信号Ｓ１〜Ｓｎのうち
２コ以上“Ｌ”出力で、他のすべてが“Ｈ”出力の場
合、ｎ個直列接続のＮチャネルトランジスタＤ１〜Ｄｎ
の２ケがオフし残りがすべてオンするので、オフしたＮ
チャネルトランジスタにかこまれたソース又はドレイン
は両端よりの“Ｌ”レベルが伝達されないので“Ｈ”レ
ベルが残る。そのため、ダイナミック型ノア回路のｎ−
１個直列接続のＰチャネルトランジスタのＦ１〜Ｆ（ｎ
−１）内、１個以上オフさせるので“Ｌ”が出力され
る。
２コ以上“Ｌ”出力で、他のすべてが“Ｈ”出力の場
合、ｎ個直列接続のＮチャネルトランジスタＤ１〜Ｄｎ
の２ケがオフし残りがすべてオンするので、オフしたＮ
チャネルトランジスタにかこまれたソース又はドレイン
は両端よりの“Ｌ”レベルが伝達されないので“Ｈ”レ
ベルが残る。そのため、ダイナミック型ノア回路のｎ−
１個直列接続のＰチャネルトランジスタのＦ１〜Ｆ（ｎ
−１）内、１個以上オフさせるので“Ｌ”が出力され
る。
【００１６】そして、デコード出力信号Ｓ１〜Ｓｎがす
べて“Ｈ”出力の場合はダイナミック型ナンド回路のｎ
個直列接続のＮチャネルトランジスタＧ１〜Ｇｎがすべ
てオンするので“Ｌ”が出力される。よって、通常、デ
コード出力信号Ｓｉ（ｉ＝１〜ｎ）のうち１本が“Ｌ”
で他はすべて“Ｈ”の状態となるので、テスト・ナンド
回路５のテスト結果信号Ｓ５は“Ｌ”となり、デコード
出力信号Ｓ１〜Ｓｎが正常でない場合は、テスト・ナン
ド回路５のテスト結果信号Ｓ５は“Ｈ”となる。
べて“Ｈ”出力の場合はダイナミック型ナンド回路のｎ
個直列接続のＮチャネルトランジスタＧ１〜Ｇｎがすべ
てオンするので“Ｌ”が出力される。よって、通常、デ
コード出力信号Ｓｉ（ｉ＝１〜ｎ）のうち１本が“Ｌ”
で他はすべて“Ｈ”の状態となるので、テスト・ナンド
回路５のテスト結果信号Ｓ５は“Ｌ”となり、デコード
出力信号Ｓ１〜Ｓｎが正常でない場合は、テスト・ナン
ド回路５のテスト結果信号Ｓ５は“Ｈ”となる。
【００１７】
【発明の効果】以上説明したように本発明は、従来あっ
たｎ入力ナンドの（ｎ＋２）個の代りに、ダイナミック
型回路により回路を構成でき、デコーダ・テスト回路の
トランジスタ数を低減できる。
たｎ入力ナンドの（ｎ＋２）個の代りに、ダイナミック
型回路により回路を構成でき、デコーダ・テスト回路の
トランジスタ数を低減できる。
【図１】本発明の一実施例の回路図である。
【図２】従来の半導体集積回路の一例の回路図である。
１ アンド回路 ２ デコーダ・テスト回路 ３ ダイナミック型ノア回路 ４ ダイナミック形ナアンド回路 ５ テスト・ナンド回路 Ａｉ 第ｉのナンド Ｂｉ 第ｉのインパータ Ｃｉ 第ｉのアンド出力信号 Ｄｉ 第ｉの縦積卜ランジスタ Ｅｉ 第ｉのＰチャネルトランジスタ Ｆｉ 第ｉのＰチャネルトランジスタ Ｇｉ 第ｉのＮチャネルトランジスタ Ｑ１〜Ｑ４ Ｎチャネルトランジスタ Ｓｉ 第ｉのデコード出力信号 Ｓ３ ノア出力信号 Ｓ４ ナンド出力信号 Ｓ５ テスト結果信号 φ，φＲ クロック対 Ｘｉ 第ｉの接続節点
Claims (1)
- 【請求項１】 アドレス信号を入力およびデコードして
ｎ個のデコード出力信号を出力するデコーダを備える半
導体集積回路において、 前記ｎ個のデコード出力信号をゲートにそれぞれ入力し
電位“Ｌ”により非導通となり直列にそれぞれ接続され
たｎ個のＮチャネルトランジスタを有しこれら各Ｎチャ
ネルトランジスタ間の各接続節点がクロック信号に対応
してそれぞれ電位“Ｈ”にプリチャージされ前記各接続
節点のうち非導通となったトランジスタに囲まれた各接
続節点のみが前記クロック信号の変化後も変化せず電位
“Ｈ”をそれぞれ出力する第１のダイナミック型論理回
路と、 前記各接続節点をゲートにそれぞれ接続し電位“Ｈ”に
より非導通となるｎ−１個のＰチャネルトランジスタか
らなる直列回路を有しこの直列回路の一端が前記クロッ
ク信号に対応して電位“Ｌ”にプリチャージされ前記各
Ｐチャネルトランジスタの１つ以上が非導通であるとき
前記クロック信号の変化後も変化せず電位“Ｌ”を出力
する第２のダイナミック型論理回路とを備え前記デコー
ダをテストすることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112032A JP2818500B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112032A JP2818500B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340487A JPH04340487A (ja) | 1992-11-26 |
| JP2818500B2 true JP2818500B2 (ja) | 1998-10-30 |
Family
ID=14576304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112032A Expired - Lifetime JP2818500B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818500B2 (ja) |
-
1991
- 1991-05-17 JP JP3112032A patent/JP2818500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04340487A (ja) | 1992-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980721 |