JPS58107741A - パリテイ回路 - Google Patents
パリテイ回路Info
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- JPS58107741A JPS58107741A JP57192028A JP19202882A JPS58107741A JP S58107741 A JPS58107741 A JP S58107741A JP 57192028 A JP57192028 A JP 57192028A JP 19202882 A JP19202882 A JP 19202882A JP S58107741 A JPS58107741 A JP S58107741A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は改良されたパリティ発生回路に関する。
パリティ発生は、許された符号表現の中の１（父は０）
の総数が常に偶数又は常に奇数であるような、２進数を
用いた自己検査符号の使用に関係する。この時、その２
進数に誤９が発生したか否かを判定するために、偶パリ
ティ又は奇パリティを検査することができる。パリティ
・ビットは、全ピットの和が常に奇数又は偶数になるよ
うにビット配列に付加される２進数である。
の総数が常に偶数又は常に奇数であるような、２進数を
用いた自己検査符号の使用に関係する。この時、その２
進数に誤９が発生したか否かを判定するために、偶パリ
ティ又は奇パリティを検査することができる。パリティ
・ビットは、全ピットの和が常に奇数又は偶数になるよ
うにビット配列に付加される２進数である。
先行技術において、種々のパリティ発生回路及び検査回
路が提案されており、複数桁の２進数からパリティ・ピ
ッ１．トラ生柊するための回路の寸法を減少させ速度全
増加させるための改善か試みられている。１つの典型的
なアプローチは米国特許第４２２４６．８０号に示され
ている。そこで開示されているパリティ検査回路はリッ
プル−キャリー型のカウンタを含み、パリティ・ビット
は上位から下位のカウンタ・ビットへ直列に接続された
ＮＡＮＤゲートの単一の回路網によって生成される。そ
のような先行技術のパリティ発生回路及び検査回路に伴
なう１つの重大な問題は、回路が集積回路チップ上に形
成される時に小さくなると共に、単位面積当９の回路に
よって消費される電力が増大する傾向を有し、従って結
果的にパリティ発生回路の寸法及び速度の両者に制限が
生じる事である。
路が提案されており、複数桁の２進数からパリティ・ピ
ッ１．トラ生柊するための回路の寸法を減少させ速度全
増加させるための改善か試みられている。１つの典型的
なアプローチは米国特許第４２２４６．８０号に示され
ている。そこで開示されているパリティ検査回路はリッ
プル−キャリー型のカウンタを含み、パリティ・ビット
は上位から下位のカウンタ・ビットへ直列に接続された
ＮＡＮＤゲートの単一の回路網によって生成される。そ
のような先行技術のパリティ発生回路及び検査回路に伴
なう１つの重大な問題は、回路が集積回路チップ上に形
成される時に小さくなると共に、単位面積当９の回路に
よって消費される電力が増大する傾向を有し、従って結
果的にパリティ発生回路の寸法及び速度の両者に制限が
生じる事である。
従って本発明の目的は、改良されたパリティ発生回路を
提供することである。
提供することである。
本発明によれば、電力消費量が最小限のパリティ発生回
路が提供される。
路が提供される。
また本発明によれば、単純なトポロジーと小さなレイア
ウト面積を有する改良されたパリティ発生回路が提供さ
れる。
ウト面積を有する改良されたパリティ発生回路が提供さ
れる。
また本発明によれば、小さなレイアウト面積で集積回路
チップ上に集積でき且つ単位面積当りの電力消費が比較
的少量の改良されたパリティ発生１０１路が提供される
。
チップ上に集積でき且つ単位面積当りの電力消費が比較
的少量の改良されたパリティ発生１０１路が提供される
。
本発明の目的、特徴及び利点はここに開示されるトラン
スミッション論理パリティ回路によって達成される。ゼ
ロ４！ＤＣ電流トランスミツシヨン論理金用いた、レジ
スタ・ビットの奇偶状態を決定するＦＥＴ ）ランスミ
ッション論理パリティ回路が開示される。この回路は前
段の奇ノード又は偶ノードの状態全伝播させる第１の２
個のＦＥＴデバイスを有し、これに対応するレジスタ・
ビットは論理値ゼロである。第２の対のＦＥＴデバイス
は、対応するレジスタ・ビットが論理値１の時に奇ノー
ド又は偶ノードの状態全切り換える。このようにして出
力ノードはレジスタ・ビット状態に依存して第１の電位
又は第２の電位のいずれかに静的に条件付けられ、第１
の電位と第２の電位との間にはＤＣ電流は流れない。
スミッション論理パリティ回路によって達成される。ゼ
ロ４！ＤＣ電流トランスミツシヨン論理金用いた、レジ
スタ・ビットの奇偶状態を決定するＦＥＴ ）ランスミ
ッション論理パリティ回路が開示される。この回路は前
段の奇ノード又は偶ノードの状態全伝播させる第１の２
個のＦＥＴデバイスを有し、これに対応するレジスタ・
ビットは論理値ゼロである。第２の対のＦＥＴデバイス
は、対応するレジスタ・ビットが論理値１の時に奇ノー
ド又は偶ノードの状態全切り換える。このようにして出
力ノードはレジスタ・ビット状態に依存して第１の電位
又は第２の電位のいずれかに静的に条件付けられ、第１
の電位と第２の電位との間にはＤＣ電流は流れない。
ｎビットの２進数入力が与えられた時１の値を有する２
進数ピツトが偶数個存在するか又は奇数個存在するかを
判定するためのパリティ回路が図面に示されている。こ
の回路はｎ段の１１１次に接続されたステアリング・セ
ルを含み、各セルは複数のオペランド・ビット入力の１
つに付いて真数値２進ピツト・オペランド入力Ａ
及び補数値−１ ２進ビツト・オペランド入力Ａ 、第１及び−１ 第２の指示電位人力端子Ｅ 及び０ 、並びに第ｎ
ｎ １及び第２の指示電位出力端子Ｅ 及びＯ−Ｉｎ−
１ を有する。
進数ピツトが偶数個存在するか又は奇数個存在するかを
判定するためのパリティ回路が図面に示されている。こ
の回路はｎ段の１１１次に接続されたステアリング・セ
ルを含み、各セルは複数のオペランド・ビット入力の１
つに付いて真数値２進ピツト・オペランド入力Ａ
及び補数値−１ ２進ビツト・オペランド入力Ａ 、第１及び−１ 第２の指示電位人力端子Ｅ 及び０ 、並びに第ｎ
ｎ １及び第２の指示電位出力端子Ｅ 及びＯ−Ｉｎ−
１ を有する。
ｉ番目のセルの第１の指示電位人力端子は１つ前のｉ＋
１番目のセルの第１の指示電位出力端子に接続され、ｉ
番目のセルの第２の指示電位入力端子は１つ前のｉ＋１
番目のセルの第２の指示電位出力端子に接続される。
１番目のセルの第１の指示電位出力端子に接続され、ｉ
番目のセルの第２の指示電位入力端子は１つ前のｉ＋１
番目のセルの第２の指示電位出力端子に接続される。
各セルの第１のＦＥ’Ｉ’デバイスＴ、は、ドレインが
第１の指示電位入力端子に接続され、ソースが第１の指
示電位出力端子に接続され、ゲートが補数値２進ビツト
・オペランド入力に接続されている。
第１の指示電位入力端子に接続され、ソースが第１の指
示電位出力端子に接続され、ゲートが補数値２進ビツト
・オペランド入力に接続されている。
各セルの第２のＦＥＴデバイスＴ は、ドレインが第２
の指示電位入力端子に接続され、ソースが第１の指示電
位出力端子に接続され、ゲートが真数値２進ビツト・オ
ペランド入力に接続されている。
の指示電位入力端子に接続され、ソースが第１の指示電
位出力端子に接続され、ゲートが真数値２進ビツト・オ
ペランド入力に接続されている。
各セルの第３のＦＥＴデバイスＴ３は、ドレインが第１
の指示電位入力端子に接続され、ソースが第２の指示電
位出力端子に接続され、ゲートが真数値２進ピツト・オ
ペランド人力に接続されている。
の指示電位入力端子に接続され、ソースが第２の指示電
位出力端子に接続され、ゲートが真数値２進ピツト・オ
ペランド人力に接続されている。
各セルの第４のＦＥＴデバイスＴ は、ドレインが第２
の指示電位入力端子に接続され、ソースが第２の指示電
位出力端子に接、讐され、ゲ、−トが補数値２進ビツト
・オペランド入力に接続されている。
の指示電位入力端子に接続され、ソースが第２の指示電
位出力端子に接、讐され、ゲ、−トが補数値２進ビツト
・オペランド入力に接続されている。
セルの補数値２進ビツト・オペランド人力τ。−１が付
勢されている時、セルの第１０ＦＥＴデバイスＴ１は第
１の指示電位人力端子Ｅ と第１の指示電位出力端子Ｅ
との間に導電路全形成し、−１ 第４のＦＥＴデバイスＴ４は、第２の指示電位入力端子
Ｏと第２の指示電位出力端子０ とのｎ
１−１間に
導電路全形成する。
勢されている時、セルの第１０ＦＥＴデバイスＴ１は第
１の指示電位人力端子Ｅ と第１の指示電位出力端子Ｅ
との間に導電路全形成し、−１ 第４のＦＥＴデバイスＴ４は、第２の指示電位入力端子
Ｏと第２の指示電位出力端子０ とのｎ
１−１間に
導電路全形成する。
セルの真数値２進ピツト・オペランド入力Ａｎ−１か付
勢されている時、第３のＦＥＴデバイスＴ３は第１の指
示電位人力端子Ｅ と第２の指示電位出力端子０
との間に導電路を形成し、第２−１ のＦＥＴデバイスＴ２は第２の指示電位入力端子Ｏと第
１の指示電位出力端子Ｅ との間にｎ
ｎ−１導
電路を形成する。
勢されている時、第３のＦＥＴデバイスＴ３は第１の指
示電位人力端子Ｅ と第２の指示電位出力端子０
との間に導電路を形成し、第２−１ のＦＥＴデバイスＴ２は第２の指示電位入力端子Ｏと第
１の指示電位出力端子Ｅ との間にｎ
ｎ−１導
電路を形成する。
列の最初のセルの第１の指示電位人力端子には２進数の
１ビツト値に対応する第１の電位Ｖ。０か加えられ、第
２の指示電位入力端子には２進数００ビツト値に対応す
る笹２の電位Ｇ Ｎ Ｄ ７）ｉ加えられる。
１ビツト値に対応する第１の電位Ｖ。０か加えられ、第
２の指示電位入力端子には２進数００ビツト値に対応す
る笹２の電位Ｇ Ｎ Ｄ ７）ｉ加えられる。
列の最後のセルの第２の指示電位出方端子０゜は、奇数
個のセルの真数値２進ピツト・オペランド入力が付勢さ
れ奇ハＩＪティである事に応答して第１の電位ＶＤＤに
相当する信号を出力する。最後のセルの第２の指示電位
出力端子０゜は、偶数個のセルの真数値２進ピツト・オ
ペランド入力が付勢され偶パリティである事に応答して
第２の電位ＧＮＤに相当する信号を出力する。
個のセルの真数値２進ピツト・オペランド入力が付勢さ
れ奇ハＩＪティである事に応答して第１の電位ＶＤＤに
相当する信号を出力する。最後のセルの第２の指示電位
出力端子０゜は、偶数個のセルの真数値２進ピツト・オ
ペランド入力が付勢され偶パリティである事に応答して
第２の電位ＧＮＤに相当する信号を出力する。
図面の回路には、インバータＴ５及びＴ６から成る奇出
力回路並びにインバータＴ７及びＴ８から成る偶出力胆
路が設けられている。ノードＯ０はディプリーション・
モード能動負荷デバイスＴ６のゲート及びエンハンスメ
ント・モード能動デバイスＴ のゲートに接続されてい
る。ノードＥ。
力回路並びにインバータＴ７及びＴ８から成る偶出力胆
路が設けられている。ノードＯ０はディプリーション・
モード能動負荷デバイスＴ６のゲート及びエンハンスメ
ント・モード能動デバイスＴ のゲートに接続されてい
る。ノードＥ。
はエンハンスメント・モード能動ＦＥＴデバイスＴ の
ゲート及びディプリーション・モード能動負荷ＦＥＴデ
バイスＴ のゲートに接続されている。大地電位に対し
て正のｖＤＤを有するＮチャネルＦＥＴデバイスの場合
、偶ハリティが存在する（偶数個の２進数を有するワー
ド中に偶数個の２進数１が存在する）時、°ノード０
は接地され、ノードＥ は正電位になる。従ってインバ
ータＴ５及びＴ６の奇出力は、大地電位に、インバータ
Ｔ７及びＴ８の偶出力は正電位になる。また奇パリティ
が存在する（偶数個の２進数を有するワードに関して奇
数個の２進数１２）Ｋ存在する）時、ノードＯｏは、正
電位、ノードＥ。は大地電位になり、従ってインバータ
Ｔ５及びＴ６の奇出力を正に、インバータＴ７及びＴ８
の偶出力全大地電位にする。
ゲート及びディプリーション・モード能動負荷ＦＥＴデ
バイスＴ のゲートに接続されている。大地電位に対し
て正のｖＤＤを有するＮチャネルＦＥＴデバイスの場合
、偶ハリティが存在する（偶数個の２進数を有するワー
ド中に偶数個の２進数１が存在する）時、°ノード０
は接地され、ノードＥ は正電位になる。従ってインバ
ータＴ５及びＴ６の奇出力は、大地電位に、インバータ
Ｔ７及びＴ８の偶出力は正電位になる。また奇パリティ
が存在する（偶数個の２進数を有するワードに関して奇
数個の２進数１２）Ｋ存在する）時、ノードＯｏは、正
電位、ノードＥ。は大地電位になり、従ってインバータ
Ｔ５及びＴ６の奇出力を正に、インバータＴ７及びＴ８
の偶出力全大地電位にする。
第１図を参照すると、パリディ回路の各段は同一であり
、各段のＦＥＴデバイスは他殺の対応するデバイスと同
じ参照記号で壷別されているが、互いに区別するために
プライムが付されている。
、各段のＦＥＴデバイスは他殺の対応するデバイスと同
じ参照記号で壷別されているが、互いに区別するために
プライムが付されている。
４つの２進数を有する２進ワードの場合に回路の動作を
説明する。従って、図面の４つの段は４ビツト・パリテ
ィ回路の完全な段であると考えられる。
説明する。従って、図面の４つの段は４ビツト・パリテ
ィ回路の完全な段であると考えられる。
最初に偶パリティの４桁ワード００１１に関するパリテ
ィ・ビットの発生を考察する。ＮチャネルＦＥＴ回路の
場合、正電位ｖＤＤは２進数１、大地電位は２進数０と
考えられる。゛例えば２進ワ−ドはＡ ＝０、Ａ
＝０、Ａ ＝１及ｒ１ｎ−１ｎ２ びＡ。−１の値を与えるであろう。これに対応してＡ
＝１、Ａ ＝１、τ ＝０及びＸ。
ィ・ビットの発生を考察する。ＮチャネルＦＥＴ回路の
場合、正電位ｖＤＤは２進数１、大地電位は２進数０と
考えられる。゛例えば２進ワ−ドはＡ ＝０、Ａ
＝０、Ａ ＝１及ｒ１ｎ−１ｎ２ びＡ。−１の値を与えるであろう。これに対応してＡ
＝１、Ａ ＝１、τ ＝０及びＸ。
ｎ ｎ−１ｎ −２
二〇である。
第１段に関して、Ａ ＝０４ので、デバイスＴ２及びＴ
のゲートには大地電位が加えられ、それらはオフ状態
に保たれる。またτ ＝１なので＋■ 電位がデバイ
スＴ 及びＴ のゲートに加ＤＤ １
４ えられ、それら（ｄターン・オンされる。エンハンスメ
ント・モード・デバイスＴ のドレイン電位ｖＤＤはデ
バイスＴ１のゲート上の電位に等しい。
のゲートには大地電位が加えられ、それらはオフ状態
に保たれる。またτ ＝１なので＋■ 電位がデバイ
スＴ 及びＴ のゲートに加ＤＤ １
４ えられ、それら（ｄターン・オンされる。エンハンスメ
ント・モード・デバイスＴ のドレイン電位ｖＤＤはデ
バイスＴ１のゲート上の電位に等しい。
デバイスＴ のソース電位けｖ −■ 即ちＩ
ＤＤ ｔｈＴ
のドレイン電位よりもエンハンスメント・モ−ドＦＥＴ
デバイスＴ のしきい電圧だけ小さい値に等しい。デバ
イスＴ４のドレイン電位は大地電位であって、これはＴ
のゲート電位ｖＤＤよりも低い。従ってＴ のドレイ
ン電位は減じる事なくＴ４のソースに伝達される。
ＤＤ ｔｈＴ
のドレイン電位よりもエンハンスメント・モ−ドＦＥＴ
デバイスＴ のしきい電圧だけ小さい値に等しい。デバ
イスＴ４のドレイン電位は大地電位であって、これはＴ
のゲート電位ｖＤＤよりも低い。従ってＴ のドレイ
ン電位は減じる事なくＴ４のソースに伝達される。
図面の回路の２番目の段において、ノードＥｎの電位は
ｖ −■ に等しくノードＯの電ＤＤ ｔ
ｈ ｎ位は前述のよう
に大地電位に等しい。Ａｎ −１”０なので、デバイス
Ｔ ′及びＴ３′のゲートに大地電位が加えられ、それ
ら全オフ状態に維持する。これに対応してＡ が２
進数の１なので、 −１ デバイスＴ ′及びＴ ′のゲートにはｖＤＤ電電 位４加えられ、それらをオン状態に維持する。デバイス
Ｔ ′のドレインの電位はｖＤＤ−ｖｔｈであり、これ
はＴ ′のゲート電位ｖＤｏよりも低いので、デバイス
Ｔ ′のドレインの電位は減する事なくソースに伝達さ
れ、従ってノードＥｎ−１はｖ −■ の電位にな
る。第１段のデバイＤＤ ｔｈ スＴ のドレインで電位がＴ のしきい電圧だけ１ 減少した事は、図面のパリティ回路の段の系列全体で１
度しか起きない事に注意されたい。Ｔ４′がオンなので
、ノードＯの大地電位は減少する事なくノードＯに伝達
される。
ｖ −■ に等しくノードＯの電ＤＤ ｔ
ｈ ｎ位は前述のよう
に大地電位に等しい。Ａｎ −１”０なので、デバイス
Ｔ ′及びＴ３′のゲートに大地電位が加えられ、それ
ら全オフ状態に維持する。これに対応してＡ が２
進数の１なので、 −１ デバイスＴ ′及びＴ ′のゲートにはｖＤＤ電電 位４加えられ、それらをオン状態に維持する。デバイス
Ｔ ′のドレインの電位はｖＤＤ−ｖｔｈであり、これ
はＴ ′のゲート電位ｖＤｏよりも低いので、デバイス
Ｔ ′のドレインの電位は減する事なくソースに伝達さ
れ、従ってノードＥｎ−１はｖ −■ の電位にな
る。第１段のデバイＤＤ ｔｈ スＴ のドレインで電位がＴ のしきい電圧だけ１ 減少した事は、図面のパリティ回路の段の系列全体で１
度しか起きない事に注意されたい。Ｔ４′がオンなので
、ノードＯの大地電位は減少する事なくノードＯに伝達
される。
−１
図面の３番目の段では、ノード’ ｎ−１は”ＤＤ
Ｉ−Ｖ に等しく、ノード０ は大地電
位にｔ ｈ ｎ−１等し
い。Ａ は２進数１なので、ｖｏＤ電位 −２ がデバイスＴ “及びＴ ′−のゲートに加えられ、３ 両デバイスはオン状態に維持される。それに対応して、
τ は２進数口なので、大地電位がデ −２ バイスＴ “及びＴ４′のゲートに加えられ、それらの
デバイスはオフ状態に維持される。ノード０ｎ−１′）
大地電位はデバイスＴ２″？経て減する事なくノードＥ
に伝達される。ノードＥｎ−１−２ の電位ｖ −■ はデバイスＴ ３ｆ ｔ、経てノ
ＤＤ ｔｈ −ドＯＫ伝達される。Ａ が２進数１ｎ −２ｎ
−２ なので、Ｅノード及びＯノード上に正電位と大地電位の
対称性が変化した事に注意されたい。
Ｉ−Ｖ に等しく、ノード０ は大地電
位にｔ ｈ ｎ−１等し
い。Ａ は２進数１なので、ｖｏＤ電位 −２ がデバイスＴ “及びＴ ′−のゲートに加えられ、３ 両デバイスはオン状態に維持される。それに対応して、
τ は２進数口なので、大地電位がデ −２ バイスＴ “及びＴ４′のゲートに加えられ、それらの
デバイスはオフ状態に維持される。ノード０ｎ−１′）
大地電位はデバイスＴ２″？経て減する事なくノードＥ
に伝達される。ノードＥｎ−１−２ の電位ｖ −■ はデバイスＴ ３ｆ ｔ、経てノ
ＤＤ ｔｈ −ドＯＫ伝達される。Ａ が２進数１ｎ −２ｎ
−２ なので、Ｅノード及びＯノード上に正電位と大地電位の
対称性が変化した事に注意されたい。
４査目即ち最も下の段においては、ノードＥｎ−２け大
地電位、ノード０ はＶ −Ｖ のｎ−２
ＤＤｔｈ 電位である。Ａ は２進数１なので、ｖＤＤ電位がデバ
イスＴ ”及びＴ′″のゲートに加えられ、３ これらのデバイスケオン状態に維持する。これに対応し
て、τ。は２進数口なので、大地電位〃げバイスＴ Ｍ
及びＴ ″のゲートに加えられ、こ４ れらのデバイス全オフ状態に維持する。従ってノードＥ
の大地電位は減少する事なくデバイ −２ スＴ ″′ケ経てノードＯｏに伝達される。そしてノー
ド０ｎ−２の電位ｖＤＤ−ｖｔｈは減少する事なくデバ
イスＴ ″を経てノードＥ に伝達される。再び、Ａｏ
が０ ２進数−１なので、Ｅノード及び０ノードに関する正電
位と大地電位の対称性が反転している事に注意されたい
。
地電位、ノード０ はＶ −Ｖ のｎ−２
ＤＤｔｈ 電位である。Ａ は２進数１なので、ｖＤＤ電位がデバ
イスＴ ”及びＴ′″のゲートに加えられ、３ これらのデバイスケオン状態に維持する。これに対応し
て、τ。は２進数口なので、大地電位〃げバイスＴ Ｍ
及びＴ ″のゲートに加えられ、こ４ れらのデバイス全オフ状態に維持する。従ってノードＥ
の大地電位は減少する事なくデバイ −２ スＴ ″′ケ経てノードＯｏに伝達される。そしてノー
ド０ｎ−２の電位ｖＤＤ−ｖｔｈは減少する事なくデバ
イスＴ ″を経てノードＥ に伝達される。再び、Ａｏ
が０ ２進数−１なので、Ｅノード及び０ノードに関する正電
位と大地電位の対称性が反転している事に注意されたい
。
図面のＦＥＴデバイスは、２個のディプリーション・モ
ード−デバイスＴ６及びＴ８を除いて、全てエンハンス
メント・モード・デバイスである。大地電位がノードＯ
ｏに於て能動ディプリーション・モード・デバイスＴ６
のゲートに加えられる時、それは殆んど完全にターン・
オフされ、ノードＥ。の正電位ｖ −■ がエンハ
ンスメント・モード・デバイＤＤ ｔｈ スＴ５のゲートに加えられる時、それはターン・オンさ
れる。この時インバータＴ５及びＴ６の奇出力は２進数
Ｏに対応する大地電位にある。この出力はパリティが奇
ではない事を示すものと解釈する事ができる。
ード−デバイスＴ６及びＴ８を除いて、全てエンハンス
メント・モード・デバイスである。大地電位がノードＯ
ｏに於て能動ディプリーション・モード・デバイスＴ６
のゲートに加えられる時、それは殆んど完全にターン・
オフされ、ノードＥ。の正電位ｖ −■ がエンハ
ンスメント・モード・デバイＤＤ ｔｈ スＴ５のゲートに加えられる時、それはターン・オンさ
れる。この時インバータＴ５及びＴ６の奇出力は２進数
Ｏに対応する大地電位にある。この出力はパリティが奇
ではない事を示すものと解釈する事ができる。
逆に、ノードＯｏの大地電位はエンノ・ンスメント・モ
ードＦＥＴデバイスＴ７のゲートに加えられ、それを完
全にターン吋ンＴる課正２位Ｖ。ｎ Ｖいはディプリ
ーション・モード・ジョン・モードＦＥＴデバイスＴ８
のゲートに加えられ、それを完全にターン・オンナす。
ードＦＥＴデバイスＴ７のゲートに加えられ、それを完
全にターン吋ンＴる課正２位Ｖ。ｎ Ｖいはディプリ
ーション・モード・ジョン・モードＦＥＴデバイスＴ８
のゲートに加えられ、それを完全にターン・オンナす。
完全にオン状態のディプリーション・モードＦＥＴデバ
イスはそのドレイン電位を減少させる事なくソースに伝
えるので、インバータＴ 及びＴ８の偶出力ノ一ドは２
進数１に対応する電位Ｖ。Ｄを有する。
イスはそのドレイン電位を減少させる事なくソースに伝
えるので、インバータＴ 及びＴ８の偶出力ノ一ドは２
進数１に対応する電位Ｖ。Ｄを有する。
届出力が２進数１に等しい値を有する時、回路への４桁
の２進数ワード入力が偶数個の２進数１を有する即ち偶
パリティを有するものと解釈する事ができる。
の２進数ワード入力が偶数個の２進数１を有する即ち偶
パリティを有するものと解釈する事ができる。
奇ハリティの４桁２進数ワードが図面の回路によって処
理場れる第２の側音説明する。０１００という奇パリテ
ィ４桁２進数ワードの側音考察する。ＡｎはＯ，Ａ
は１、Ａ は０そしｎ−１ｎ −２ テＡ はＯに等しい。これに対応してＡ ｌｄｌ、
ｎ τ は０、τ は１そしてＸ。は１に等ｎ−１
ｎま しい。この例でもＮチャネルＦＥＴデフくイスを考〉〆
するので、■ は大地電位に対して正電位でＤ ある。
理場れる第２の側音説明する。０１００という奇パリテ
ィ４桁２進数ワードの側音考察する。ＡｎはＯ，Ａ
は１、Ａ は０そしｎ−１ｎ −２ テＡ はＯに等しい。これに対応してＡ ｌｄｌ、
ｎ τ は０、τ は１そしてＸ。は１に等ｎ−１
ｎま しい。この例でもＮチャネルＦＥＴデフくイスを考〉〆
するので、■ は大地電位に対して正電位でＤ ある。
図面の第１段では、Ａ が２進数０なので、犬地電位力
げバイスＴ 及びＴ６のゲートに加えられる。従ってそ
れらのデバイスはオフ状態に維持される。これに対応し
てＡ Ｕｌなので、正電位ｖＤＤがデバイスＴ１及び
Ｔ４のゲートに如えら、れる。従ってそれらのデバイス
はオン状態に維持される。デバイスＴ のドレインの電
位ｖＤＤは、デバイスＴ のしきい電圧■、だけ減少し
てデバイスＴ１のソースに伝えられる。これに対応して
デバイスＴ４のドレイ／の大地電位は減少する事なくソ
ースに伝わる。従ってノードＥ は電位ｖＤＤ−ｖｔｈ
を有し、ノードｏｎは大地電位である。
げバイスＴ 及びＴ６のゲートに加えられる。従ってそ
れらのデバイスはオフ状態に維持される。これに対応し
てＡ Ｕｌなので、正電位ｖＤＤがデバイスＴ１及び
Ｔ４のゲートに如えら、れる。従ってそれらのデバイス
はオン状態に維持される。デバイスＴ のドレインの電
位ｖＤＤは、デバイスＴ のしきい電圧■、だけ減少し
てデバイスＴ１のソースに伝えられる。これに対応して
デバイスＴ４のドレイ／の大地電位は減少する事なくソ
ースに伝わる。従ってノードＥ は電位ｖＤＤ−ｖｔｈ
を有し、ノードｏｎは大地電位である。
Ａ は２進数１なので、正電位■Ｄｏがデ−１
バイスＴ２′及びＴ３′のゲートに加えられ、これら２
つのデバイス全オフ状態に維持する。これに対応してＡ
は０なので、大地電位がデバ−１ イスＴ ′及びＴ ′のゲートに加えられ、これ４ ら２つのデバイス全オフ状態に維持する。従ってノード
Ｏの大地電位は減少する事なくデバイスＴ ′を経てノ
ードＥ に伝えられる。ノー２ ｎ
−１ ドＥ の正電位■。Ｄ ’ｔｈは減少する事なくＴ
′を経てノード０ に伝えられる。
つのデバイス全オフ状態に維持する。これに対応してＡ
は０なので、大地電位がデバ−１ イスＴ ′及びＴ ′のゲートに加えられ、これ４ ら２つのデバイス全オフ状態に維持する。従ってノード
Ｏの大地電位は減少する事なくデバイスＴ ′を経てノ
ードＥ に伝えられる。ノー２ ｎ
−１ ドＥ の正電位■。Ｄ ’ｔｈは減少する事なくＴ
′を経てノード０ に伝えられる。
３ ｎ−１５番目の段で
は、Ａ が０なので、犬地電 −２ 位〃ケバイスＴ ′及びＴ３″のゲートに加えられ、こ
れら２つのデバイスをオフ状態に維持する。
は、Ａ が０なので、犬地電 −２ 位〃ケバイスＴ ′及びＴ３″のゲートに加えられ、こ
れら２つのデバイスをオフ状態に維持する。
４たτ は１なので、正電位ｖＤＤ７１）げバイ
−２ スＴ “及びＴ Ｗのグー）［加えられ、それら４ 全オン状態に維持する。従ってノードＥ の−１ 大地電位は減少する事なくノードＥ に伝え −２ られる。また正電位Ｖ −■ はノード０ｎ−２Ｄ
Ｄ ｔｈ に減少する事なく伝えられる。
−２ スＴ “及びＴ Ｗのグー）［加えられ、それら４ 全オン状態に維持する。従ってノードＥ の−１ 大地電位は減少する事なくノードＥ に伝え −２ られる。また正電位Ｖ −■ はノード０ｎ−２Ｄ
Ｄ ｔｈ に減少する事なく伝えられる。
回路の最終段ではＡｏが０なので、大地電位がデバイス
Ｔ ′及びＴ〆のゲートに加えられ、それら廿）状態に
維持する。またτ。は１なの従ってノードＥ の大
地電位はそのままｉ。
Ｔ ′及びＴ〆のゲートに加えられ、それら廿）状態に
維持する。またτ。は１なの従ってノードＥ の大
地電位はそのままｉ。
−２
ノードに伝えられ、ノード０ の正電位ｖＤＤ −
２ 一■ はそのままノードＯ６に伝えられる。
２ 一■ はそのままノードＯ６に伝えられる。
ｔｈ
ノード０ の正電位は、ディプリーション・モード・デ
バイスＴ６のケ−）及びエンハンスメント・モード・デ
バイスＴ７に加えられる。またノードＥ０の大地電位は
エンハンスメント・モード・デバイスＴ５及びディプリ
ーション・モード・デ゛バイスＴ８のゲートに加えられ
る。インバータＴ５−及びＴ″の場合、Ｔ５がオフ、Ｔ
６が完全にオンになるの、で、奇出力は２進数１である
正電位ｖＤＤ金有する。これは回路への２進数ワード入
力が奇パリティを有する事？表わすものと解釈できる。
バイスＴ６のケ−）及びエンハンスメント・モード・デ
バイスＴ７に加えられる。またノードＥ０の大地電位は
エンハンスメント・モード・デバイスＴ５及びディプリ
ーション・モード・デ゛バイスＴ８のゲートに加えられ
る。インバータＴ５−及びＴ″の場合、Ｔ５がオフ、Ｔ
６が完全にオンになるの、で、奇出力は２進数１である
正電位ｖＤＤ金有する。これは回路への２進数ワード入
力が奇パリティを有する事？表わすものと解釈できる。
インバータＴ７及びＴ８はデバイスＴ７がオン、デバイ
スＴ８が殆んどオフである。従って届出力に、２進数０
に対応する大地電位が生じる。これは入力ワードのパリ
ティが奇ではないものと解釈できる。
スＴ８が殆んどオフである。従って届出力に、２進数０
に対応する大地電位が生じる。これは入力ワードのパリ
ティが奇ではないものと解釈できる。
トランスミッション論理パリティ回路の段の系列に関す
る出力端子であるノードＥ 及び０゜はＦＥＴデバイス
Ｔ５、Ｔ６、Ｔ７及びＴ８の高インピーダンスのゲート
への入力である点に注意されたい。従ってパリティ回路
の連続した段には００軍流は流れず、従って回路は事実
上ＤＣ電力を消費しない。インバータＴ５及びＴ６並び
にインバータＴ 及びＴ８から成る出力段は、スタティ
ツク論理インバータであって、そのディプリーション・
モード能動負荷Ｔ 及びＴ８は大地電位からＶ まで
の完全な信号変化を与える。
る出力端子であるノードＥ 及び０゜はＦＥＴデバイス
Ｔ５、Ｔ６、Ｔ７及びＴ８の高インピーダンスのゲート
への入力である点に注意されたい。従ってパリティ回路
の連続した段には００軍流は流れず、従って回路は事実
上ＤＣ電力を消費しない。インバータＴ５及びＴ６並び
にインバータＴ 及びＴ８から成る出力段は、スタティ
ツク論理インバータであって、そのディプリーション・
モード能動負荷Ｔ 及びＴ８は大地電位からＶ まで
の完全な信号変化を与える。
Ｄ
図面から明らかなように、トランスミッション論理パリ
ティ回路に関する回路トポロジーは単列であり、そのレ
イアウト面積は先行技術のパリティ回路に比べると小さ
い。図面に示した回路はＮチャネルＦＥＴ回路又はＰチ
ャネルＦＥＴ回路のいずれでも良い。いずれの場合でも
、回路はＣＭＯ８回路よりも高い密度全有し、ばつ図面
の回路のトポロジーはｃＭｏｓ回路を用いて典型的に得
られる利点である低消費電力を達成する。
ティ回路に関する回路トポロジーは単列であり、そのレ
イアウト面積は先行技術のパリティ回路に比べると小さ
い。図面に示した回路はＮチャネルＦＥＴ回路又はＰチ
ャネルＦＥＴ回路のいずれでも良い。いずれの場合でも
、回路はＣＭＯ８回路よりも高い密度全有し、ばつ図面
の回路のトポロジーはｃＭｏｓ回路を用いて典型的に得
られる利点である低消費電力を達成する。
図は本発明の実施例のトランスミッション論理パリティ
回路の回路図である。 Ａ −Ａ ・・・・真数値入力、τ。〜Ａｎ・・・
・補ｎ 数値入力、Ｔ −Ｔ ・・・・ＦＩＩＥＴ。 ８
回路の回路図である。 Ａ −Ａ ・・・・真数値入力、τ。〜Ａｎ・・・
・補ｎ 数値入力、Ｔ −Ｔ ・・・・ＦＩＩＥＴ。 ８
Claims (1)
- 【特許請求の範囲】 複数の２進数オペランド・ビット入力において１の値を
有する２進数ビツトの数が偶数か又は奇数かを判定する
パリティ回路であって、ｎ段の順次に接続されたセルと
、 上記各セルにおける、上記複数のオペランド・ビット入
力の１つに対応する真数値２進数ピツト・オペランド入
力及び補数値２進数ビツト・オペランド入力、並びに第
１の指示電位入力端子及び第２の指示電位入力端子、並
びに第１の指示電位出力・端子及び第２の指示電位出力
端子と、上記セルの上記第１の指示電位入力端子を前段
のセルの上記第１の指示電位出力端子に接続する手段、
及び上記セルの上記第２の指示電位入力端子を前段のセ
ルの上記第２の指示電位出力端子に接続する手段と、 上記セルにおける上記真数値人力及び補数値・入力のう
ち所定の一方の入力が付勢される時に、上記第１の指示
電位入力端子と上記第１の指示電位出力端子との間に選
択的１（導電路を形成し、且つ上記第２の指示電位入力
端子と上記第２の指示電位出刃端子との間に選択的に導
電路全形成する手段と、 上記セルにおける上記真数値入力及び補数値人力のうち
所定の他方の入力が付勢される時に、上記第１の指示電
位入力端子と上記第２の指示電位出力端子との間に選択
的に導電路を形成し、且つ上記第２の指示電位入力導子
と上記第１の指示電位出刃端子との間に選択的４Ｃ導電
路を形成する手段と、 上記順次に接続されたセルの最初のものの上記第１の指
示電位入力端子に、２進数１に対応する第１の電位を加
える手段、及び上記最初のセルの上記第２の指示電位入
力端子に、２進数０に対応する第２の電位を加える手段
と全具備するパリティ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/332,706 US4451922A (en) | 1981-12-21 | 1981-12-21 | Transmission logic parity circuit |
| US332706 | 1981-12-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107741A true JPS58107741A (ja) | 1983-06-27 |
Family
ID=23299498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192028A Pending JPS58107741A (ja) | 1981-12-21 | 1982-11-02 | パリテイ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4451922A (ja) |
| EP (1) | EP0085762A3 (ja) |
| JP (1) | JPS58107741A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4742520A (en) * | 1984-09-26 | 1988-05-03 | Texas Instruments Incorporated | ALU operation: modulo two sum |
| US4646306A (en) * | 1984-12-26 | 1987-02-24 | Thomson Components - Mostek Corporation | High-speed parity check circuit |
| GB2175109A (en) * | 1985-05-10 | 1986-11-19 | Philips Electronic Associated | Digital code detector circuits |
| US4757504A (en) * | 1986-04-21 | 1988-07-12 | Texas Instruments Incorporated | Polyphase parity generator circuit |
| US4749887A (en) * | 1987-06-22 | 1988-06-07 | Ncr Corporation | 3-input Exclusive-OR gate circuit |
| JP3067866B2 (ja) * | 1991-11-26 | 2000-07-24 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5490156A (en) * | 1993-03-05 | 1996-02-06 | Cyrix Corporation | Cross-coupled parity circuit with charging circuitry to improve response time |
| US7231582B2 (en) * | 2003-12-19 | 2007-06-12 | Stmicroelectronics, Inc. | Method and system to encode and decode wide data words |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4049974A (en) * | 1971-08-31 | 1977-09-20 | Texas Instruments Incorporated | Precharge arithmetic logic unit |
| US3846751A (en) * | 1973-06-12 | 1974-11-05 | Telex Computer Products | Four-bit parity checker/generator |
| US4006365A (en) * | 1975-11-26 | 1977-02-01 | International Business Machines Corporation | Exclusive or integrated logic circuits using complementary MOSFET technology |
| DE2934599C3 (de) * | 1979-08-27 | 1982-04-08 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur Bildung von Prüfbits in einer Fehlerkorrektureinrichtung |
| JPS56112125A (en) * | 1980-02-12 | 1981-09-04 | Nec Corp | Logical circuit |
-
1981
- 1981-12-21 US US06/332,706 patent/US4451922A/en not_active Expired - Lifetime
-
1982
- 1982-11-02 JP JP57192028A patent/JPS58107741A/ja active Pending
- 1982-11-26 EP EP82110932A patent/EP0085762A3/en not_active Withdrawn
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN * |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0085762A2 (en) | 1983-08-17 |
| US4451922A (en) | 1984-05-29 |
| EP0085762A3 (en) | 1986-03-19 |
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