JPH07105690A - 半導体連想メモリ装置 - Google Patents
半導体連想メモリ装置Info
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- JPH07105690A JPH07105690A JP25132493A JP25132493A JPH07105690A JP H07105690 A JPH07105690 A JP H07105690A JP 25132493 A JP25132493 A JP 25132493A JP 25132493 A JP25132493 A JP 25132493A JP H07105690 A JPH07105690 A JP H07105690A
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Abstract
(57)【要約】
【目的】 簡単な回路で短時間に、検索データに対する
連想メモリの記憶内容の多重一致を検出できる半導体連
想メモリ装置を提供する。 【構成】 エンコーダ回路２は、１本のエントリライン
に一致信号Ｍ０〜Ｍ３のいずれかが出力されると、一致
信号が出力されたのは何番目のエントリラインであるか
を、各ビットが相補的な信号として表される２進信号Ａ
０，¬Ａ０；Ａ１，¬Ａ１として出力する。しかし、エ
ンコーダ回路は、複数のエントリラインに一致信号が出
力されると、２進信号のいずれかのビット信号を相補的
でないようにする。ノア回路ＮＯ，Ｎ１は、いずれかの
ビットが相補的に表されていないことを検出し、オア回
路Ｒ０は、ノア回路ＮＯ，Ｎ１の検出に基づき、複数の
エントリラインに一致信号が出力されたことを示す多重
一致信号ＣＮを出力する。
連想メモリの記憶内容の多重一致を検出できる半導体連
想メモリ装置を提供する。 【構成】 エンコーダ回路２は、１本のエントリライン
に一致信号Ｍ０〜Ｍ３のいずれかが出力されると、一致
信号が出力されたのは何番目のエントリラインであるか
を、各ビットが相補的な信号として表される２進信号Ａ
０，¬Ａ０；Ａ１，¬Ａ１として出力する。しかし、エ
ンコーダ回路は、複数のエントリラインに一致信号が出
力されると、２進信号のいずれかのビット信号を相補的
でないようにする。ノア回路ＮＯ，Ｎ１は、いずれかの
ビットが相補的に表されていないことを検出し、オア回
路Ｒ０は、ノア回路ＮＯ，Ｎ１の検出に基づき、複数の
エントリラインに一致信号が出力されたことを示す多重
一致信号ＣＮを出力する。
Description
【０００１】
【産業上の利用分野】本発明は半導体連想メモリ装置に
関し、特に高速動作をする多重一致信号を発生すること
を目的とした半導体連想メモリ装置に関する。
関し、特に高速動作をする多重一致信号を発生すること
を目的とした半導体連想メモリ装置に関する。
【０００２】
【従来の技術】従来の半導体連想メモリ装置の多重一致
信号の発生動作について図４を参照して説明する。図４
の半導体メモリ装置は、５１２エントリに対応する５１
２個の連想メモリ素子からなる連想メモリ素子群４１を
具備している。半導体連想メモリ装置に検索データ４６
が与えられると、連想検索動作の第１の期間において検
索データ４６と各連想メモリ素子の保持している内容と
が比較され、全ビットが一致したエントリ行の一致信号
Ｍ０〜Ｍ５１１がハイレベル（以降、Ｈレベルと記す）
となる。逆に１ビットでも一致しないエントリ行の一致
信号はローレベル（以降、Ｌレベルと記す）となる。す
なわち、全ビットが一致するエントリが複数有れば、そ
れに対応した複数の一致信号がＨレベルとなり、逆に全
ビットが一致するエントリが１つも無ければ全一致信号
がＬレベルとなる。一方、９ビットカウンタ５１と２ビ
ットカウンタ５３は同時にリセットされる。
信号の発生動作について図４を参照して説明する。図４
の半導体メモリ装置は、５１２エントリに対応する５１
２個の連想メモリ素子からなる連想メモリ素子群４１を
具備している。半導体連想メモリ装置に検索データ４６
が与えられると、連想検索動作の第１の期間において検
索データ４６と各連想メモリ素子の保持している内容と
が比較され、全ビットが一致したエントリ行の一致信号
Ｍ０〜Ｍ５１１がハイレベル（以降、Ｈレベルと記す）
となる。逆に１ビットでも一致しないエントリ行の一致
信号はローレベル（以降、Ｌレベルと記す）となる。す
なわち、全ビットが一致するエントリが複数有れば、そ
れに対応した複数の一致信号がＨレベルとなり、逆に全
ビットが一致するエントリが１つも無ければ全一致信号
がＬレベルとなる。一方、９ビットカウンタ５１と２ビ
ットカウンタ５３は同時にリセットされる。
【０００３】連想検索動作の第２の期間において、９ビ
ットカウンタ５１にクロックＣＬが供給され、デコーダ
５２は９ビットカウンタ５１の出力をデコードし、５１
２本のデコード信号を順次Ｈレベルにする。各エントリ
に対応して設けられたアンド回路Ａ０〜Ａ５１１はそれ
ぞれ一致信号Ｍ０〜Ｍ５１１とデコード信号とのアンド
をとる。アンド回路Ａ０〜Ａ５１１の出力はオア回路Ｒ
１でまとめられる。アンド回路ＡＡは、オア回路Ｒ１の
出力と、クロックＣＬを入力とするインバータＮＮ出力
とのアンドをとる。
ットカウンタ５１にクロックＣＬが供給され、デコーダ
５２は９ビットカウンタ５１の出力をデコードし、５１
２本のデコード信号を順次Ｈレベルにする。各エントリ
に対応して設けられたアンド回路Ａ０〜Ａ５１１はそれ
ぞれ一致信号Ｍ０〜Ｍ５１１とデコード信号とのアンド
をとる。アンド回路Ａ０〜Ａ５１１の出力はオア回路Ｒ
１でまとめられる。アンド回路ＡＡは、オア回路Ｒ１の
出力と、クロックＣＬを入力とするインバータＮＮ出力
とのアンドをとる。
【０００４】２ビットカウンタ５３は、アンド回路ＡＡ
の出力をカウントする。すなわち、５１２本の一致信号
を順に検索し、あるエントリ数の一致信号がＨレベルの
時、２ビットカウンタへクロックが入力されることにな
る。このカウンタの上位ビットはクロックが２回入ると
Ｈレベルとなるので、この出力を持って多重一致信号Ｃ
Ｎとする。
の出力をカウントする。すなわち、５１２本の一致信号
を順に検索し、あるエントリ数の一致信号がＨレベルの
時、２ビットカウンタへクロックが入力されることにな
る。このカウンタの上位ビットはクロックが２回入ると
Ｈレベルとなるので、この出力を持って多重一致信号Ｃ
Ｎとする。
【０００５】図５では汎用メモリを用いて半導体連想メ
モリ装置を実現する従来の技術を示す。この技術は特開
昭５７−１７９９２号公報にて公知とされている。第１
の動作で、入力シフトレジスタ２０から与えられる比較
すべき入力信号のビットパターンを特定の論理に従った
符号化回路２２によってブロックアドレスが決定され、
ブロックアドレスレジスタ２１と出力アドレスレジスタ
２６とに与えられる。第２の動作ではこのブロックアド
レスを持つ記憶装置１０のメモリ領域から１ビット毎に
入力信号の各ビットと比較判定をする。この動作は共通
のブロックアドレスを持つ複数のメモリ領域で同時に行
う。そのため、図４では８本の一致信号がフリップフロ
ップ２４の出力に発生する。第３の動作ではエンコード
回路２５により８本の一致信号から一致したアドレスの
エンコードを行い、出力アドレスレジスタ２６と協働し
て一致したアドレスを特定する。
モリ装置を実現する従来の技術を示す。この技術は特開
昭５７−１７９９２号公報にて公知とされている。第１
の動作で、入力シフトレジスタ２０から与えられる比較
すべき入力信号のビットパターンを特定の論理に従った
符号化回路２２によってブロックアドレスが決定され、
ブロックアドレスレジスタ２１と出力アドレスレジスタ
２６とに与えられる。第２の動作ではこのブロックアド
レスを持つ記憶装置１０のメモリ領域から１ビット毎に
入力信号の各ビットと比較判定をする。この動作は共通
のブロックアドレスを持つ複数のメモリ領域で同時に行
う。そのため、図４では８本の一致信号がフリップフロ
ップ２４の出力に発生する。第３の動作ではエンコード
回路２５により８本の一致信号から一致したアドレスの
エンコードを行い、出力アドレスレジスタ２６と協働し
て一致したアドレスを特定する。
【０００６】図５で示した従来例において多重一致信号
を得るために図４で示した回路を適用した回路図を図６
に示す。ここでは図４の９ビットカウンタ５１の代わり
に３ビットカウンタ５５を用いる。連想検索動作は図５
で説明した動作の中で一致信号が発生する第２の動作ま
でが図４で説明した多重一致信号を得る動作の第１の期
間に相当する。ここでは８本の一致信号を順に検索し、
あるメモリ領域の一致信号がＨレベルの時２ビットカウ
ンタへクロックが入力されることになる。このカウンタ
の上位ビットはクロックが２回入るとＨレベルとなるの
で、この出力を持って多重一致信号としている。
を得るために図４で示した回路を適用した回路図を図６
に示す。ここでは図４の９ビットカウンタ５１の代わり
に３ビットカウンタ５５を用いる。連想検索動作は図５
で説明した動作の中で一致信号が発生する第２の動作ま
でが図４で説明した多重一致信号を得る動作の第１の期
間に相当する。ここでは８本の一致信号を順に検索し、
あるメモリ領域の一致信号がＨレベルの時２ビットカウ
ンタへクロックが入力されることになる。このカウンタ
の上位ビットはクロックが２回入るとＨレベルとなるの
で、この出力を持って多重一致信号としている。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
連想メモリ装置においては、多重一致信号を発生する回
路が以下に述べるような問題点を有する。第１に複数の
エントリに対応する一致信号を順に前記エントリ数分検
索することになるので検索時間が非常にかかるという欠
点がある。第２にカウンタ、デコーダ、エントリ数分の
ＡＮＤ回路と素子数も多く、全体の面積、消費電力が大
きくなる欠点もある。第３にエントリ数に依って必要な
回路、例えば９ビットカウンタやエンコーダが異なるた
めに汎用性が低いという欠点もある。
連想メモリ装置においては、多重一致信号を発生する回
路が以下に述べるような問題点を有する。第１に複数の
エントリに対応する一致信号を順に前記エントリ数分検
索することになるので検索時間が非常にかかるという欠
点がある。第２にカウンタ、デコーダ、エントリ数分の
ＡＮＤ回路と素子数も多く、全体の面積、消費電力が大
きくなる欠点もある。第３にエントリ数に依って必要な
回路、例えば９ビットカウンタやエンコーダが異なるた
めに汎用性が低いという欠点もある。
【０００８】図５で説明した従来例では符号化回路に依
って比較対象のメモリ領域を制限できるため、符号化回
路の論理を適切に設定し、検索すべき入力信号のビット
パターンをある程度限定することで上記で述べた欠点が
当てはまりにくくすることは不可能ではない。しかし、
現実には入力信号のビットパターンの全組み合わせとメ
モリが持ち得るパターン数との差が大きいため、困難を
伴う。このことは特開昭５７−１７９９２の中でも説明
されている。
って比較対象のメモリ領域を制限できるため、符号化回
路の論理を適切に設定し、検索すべき入力信号のビット
パターンをある程度限定することで上記で述べた欠点が
当てはまりにくくすることは不可能ではない。しかし、
現実には入力信号のビットパターンの全組み合わせとメ
モリが持ち得るパターン数との差が大きいため、困難を
伴う。このことは特開昭５７−１７９９２の中でも説明
されている。
【０００９】ビット幅１６の入力信号の連想検索を８１
９２ビットの汎用メモリと特開昭５７−１７９９２で示
す技術で実現する場合、格納できるビットパターンの組
み合わせは２16のビットパターン中の２9 である。これ
は比較すべき入力信号のビットパターンに依ってブロッ
クアドレスを決定する論理だけでは解決することが困難
であることを示し、特開昭５７−１７９９２の中でも複
数のブロックアドレスにまたがって連想検索する方法が
列挙されている。しかし、この方法の欠点は連想検索動
作を複数のブロックアドレス分行う必要があり、連想検
索時間が著しく増大することである。
９２ビットの汎用メモリと特開昭５７−１７９９２で示
す技術で実現する場合、格納できるビットパターンの組
み合わせは２16のビットパターン中の２9 である。これ
は比較すべき入力信号のビットパターンに依ってブロッ
クアドレスを決定する論理だけでは解決することが困難
であることを示し、特開昭５７−１７９９２の中でも複
数のブロックアドレスにまたがって連想検索する方法が
列挙されている。しかし、この方法の欠点は連想検索動
作を複数のブロックアドレス分行う必要があり、連想検
索時間が著しく増大することである。
【００１０】この欠点を抑える効果的な方法は同時に検
索するメモリ領域数を増やすことである。すなわち、図
５で示した回路図で８個のメモリ領域を同時に連想検索
している部分を１６、３２個のメモリ領域数に増やすこ
とである。但し、これは一致信号の増加につながり、上
記で述べたように従来の多重一致信号を発生する回路に
は極めて不利である。
索するメモリ領域数を増やすことである。すなわち、図
５で示した回路図で８個のメモリ領域を同時に連想検索
している部分を１６、３２個のメモリ領域数に増やすこ
とである。但し、これは一致信号の増加につながり、上
記で述べたように従来の多重一致信号を発生する回路に
は極めて不利である。
【００１１】本発明は上記問題点に鑑み、簡単な回路で
短時間に、検索データに対する連想メモリの記憶内容の
多重一致を検出できる半導体連想メモリ装置を提供する
ことを目的とする。
短時間に、検索データに対する連想メモリの記憶内容の
多重一致を検出できる半導体連想メモリ装置を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体連想メモ
リ装置は、複数のエントリラインのそれぞれに接続さ
れ、保持する情報データが検索データと一致すると、接
続されたエントリラインに一致信号を出力する複数の連
想メモリ素子を具備する半導体連想メモリ装置であっ
て、１本のエントリラインに一致信号が出力されると、
一致信号が出力されたのは何番目のエントリラインであ
るかを、各ビットが相補的な信号として表される２進信
号として出力するエンコーダ回路と、前記２進信号の各
ビットが相補的な信号として表されているか否かを確認
し、いずれかのビットが相補的に表されていないとき、
複数のエントリラインに一致信号が出力されたことを示
す多重一致信号を出力する論理回路とを有する。
リ装置は、複数のエントリラインのそれぞれに接続さ
れ、保持する情報データが検索データと一致すると、接
続されたエントリラインに一致信号を出力する複数の連
想メモリ素子を具備する半導体連想メモリ装置であっ
て、１本のエントリラインに一致信号が出力されると、
一致信号が出力されたのは何番目のエントリラインであ
るかを、各ビットが相補的な信号として表される２進信
号として出力するエンコーダ回路と、前記２進信号の各
ビットが相補的な信号として表されているか否かを確認
し、いずれかのビットが相補的に表されていないとき、
複数のエントリラインに一致信号が出力されたことを示
す多重一致信号を出力する論理回路とを有する。
【００１３】また、前記エンコーダは、前記エントリラ
インに出力される一致信号をアドレスを示す信号と看做
し、この信号を相補的な２進アドレス信号にエンコード
するアドレスエンコーダであるのが好ましい。
インに出力される一致信号をアドレスを示す信号と看做
し、この信号を相補的な２進アドレス信号にエンコード
するアドレスエンコーダであるのが好ましい。
【００１４】
【作用】エンコーダ回路は、１本のエントリラインに一
致信号が出力されると、一致信号が出力されたのは何番
目のエントリラインであるかを、各ビットが相補的な信
号として表される２進信号として出力する。しかし、エ
ンコーダ回路は、複数のエントリラインに一致信号が出
力されると、２進信号のいずれかのビット信号を相補的
でないようにする。論理回路は、いずれかのビットが相
補的に表されていないことを検出すると、複数のエント
リラインに一致信号が出力されたことを示す多重一致信
号を出力する。
致信号が出力されると、一致信号が出力されたのは何番
目のエントリラインであるかを、各ビットが相補的な信
号として表される２進信号として出力する。しかし、エ
ンコーダ回路は、複数のエントリラインに一致信号が出
力されると、２進信号のいずれかのビット信号を相補的
でないようにする。論理回路は、いずれかのビットが相
補的に表されていないことを検出すると、複数のエント
リラインに一致信号が出力されたことを示す多重一致信
号を出力する。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１（ａ）は本発明の半導体連想メモリ装置
の第１の実施例を示すブロック図、図１（ｂ）は図１
（ａ）のエントリラインとアドレス信号線との交差点
（以降、クロスポイントと記す）に接続されたスイッチ
ングトランジスタを示す図である。本実施例では説明の
容易化のためエントリ数は４としてある。
説明する。図１（ａ）は本発明の半導体連想メモリ装置
の第１の実施例を示すブロック図、図１（ｂ）は図１
（ａ）のエントリラインとアドレス信号線との交差点
（以降、クロスポイントと記す）に接続されたスイッチ
ングトランジスタを示す図である。本実施例では説明の
容易化のためエントリ数は４としてある。
【００１６】連想メモリ素子群１は４個の連想メモリ素
子１0，１1，１2，１3を含み、保持する内容が検索デー
タ６と一致したとき、それぞれに接続されたエントリラ
インにそれぞれ一致信号Ｍ０、Ｍ１、Ｍ２、Ｍ３を出力
する。
子１0，１1，１2，１3を含み、保持する内容が検索デー
タ６と一致したとき、それぞれに接続されたエントリラ
インにそれぞれ一致信号Ｍ０、Ｍ１、Ｍ２、Ｍ３を出力
する。
【００１７】４本の一致信号はエンコーダ回路２により
２対の相補一致アドレス信号（Ａ０，¬Ａ０、以降、¬
は¬に後続する記号の否定を表す）および（Ａ１，¬Ａ
１）に変換される。エンコーダ回路２は、ダイオード接
続されたＰ型トランジスタ（ＰｃｈＴｒ）で常時プルア
ップした一致アドレス線と、一致アドレス線に特定の規
則で配置したスイッチング用のＮ型トランジスタ（Ｎｃ
ｈＴｒ）、すなわち図１（ｂ）に示されるように、ゲー
トが一致信号で制御され、一端が一致アドレス線に、他
端がＧＮＤにそれぞれ接続されたＮｃｈＴｒとから構成
されている。ここでいう特定の規則とは一致信号のエン
トリ数を２進のアドレスに１対１に変換するという接続
規則である。
２対の相補一致アドレス信号（Ａ０，¬Ａ０、以降、¬
は¬に後続する記号の否定を表す）および（Ａ１，¬Ａ
１）に変換される。エンコーダ回路２は、ダイオード接
続されたＰ型トランジスタ（ＰｃｈＴｒ）で常時プルア
ップした一致アドレス線と、一致アドレス線に特定の規
則で配置したスイッチング用のＮ型トランジスタ（Ｎｃ
ｈＴｒ）、すなわち図１（ｂ）に示されるように、ゲー
トが一致信号で制御され、一端が一致アドレス線に、他
端がＧＮＤにそれぞれ接続されたＮｃｈＴｒとから構成
されている。ここでいう特定の規則とは一致信号のエン
トリ数を２進のアドレスに１対１に変換するという接続
規則である。
【００１８】さらに上述の接続規則について説明する。
連想メモリ素子１0，１1，１2，１3が出力する一致信号
をそれぞれ０，１，２，３番地を表すアドレス信号だと
看做す。そこで連想メモリ素子１0に接続されたエント
リラインには、０番地を示すアドレス信号¬Ａ０，¬Ａ
１が出力される信号ラインとのクロスポイントにトラン
ジスタＱ０a，Ｑ０bが接続されている。また、連想メモ
リ素子１3に接続されたエントリラインには、３番地を
示すアドレス信号Ａ０，Ａ１が出力される信号ラインと
のクロスポイントにトランジスタＱ３a，Ｑ３bが接続さ
れている。同様に一致信号Ｍ１が出力されるエントリラ
インはトランジスタを介してアドレス信号Ａ０，¬Ａ１
を出力する信号ラインに、一致信号Ｍ２が出力されるエ
ントリラインはアドレス信号¬Ａ０，Ａ１を出力する信
号ラインにそれぞれ接続されている（これらの接続方法
については、アドレスエンコーダにおいて既に知られて
いるので容易に理解できるであろう）。
連想メモリ素子１0，１1，１2，１3が出力する一致信号
をそれぞれ０，１，２，３番地を表すアドレス信号だと
看做す。そこで連想メモリ素子１0に接続されたエント
リラインには、０番地を示すアドレス信号¬Ａ０，¬Ａ
１が出力される信号ラインとのクロスポイントにトラン
ジスタＱ０a，Ｑ０bが接続されている。また、連想メモ
リ素子１3に接続されたエントリラインには、３番地を
示すアドレス信号Ａ０，Ａ１が出力される信号ラインと
のクロスポイントにトランジスタＱ３a，Ｑ３bが接続さ
れている。同様に一致信号Ｍ１が出力されるエントリラ
インはトランジスタを介してアドレス信号Ａ０，¬Ａ１
を出力する信号ラインに、一致信号Ｍ２が出力されるエ
ントリラインはアドレス信号¬Ａ０，Ａ１を出力する信
号ラインにそれぞれ接続されている（これらの接続方法
については、アドレスエンコーダにおいて既に知られて
いるので容易に理解できるであろう）。
【００１９】相補のアドレス信号は各ビット毎にある相
補信号検出回路Ｎ０，Ｎ１に接続されている。すなわ
ち、相補信号検出回路Ｎ０の入力はＡ０、¬Ａ０であ
り、Ｎ１の入力はＡ１、¬Ａ１である。ここではエンコ
ードされたアドレス信号は負論理で出力されるので相補
信号検出回路としてノア回路Ｎ０，Ｎ１を用いている。
最後に相補信号検出回路の全出力はオア回路Ｒ０に入力
され、ノア回路Ｎ０，Ｎ１のいずれかがハイレベル（Ｈ
レベル）の検出出力を出力すると多重一致検出信号が出
力される。
補信号検出回路Ｎ０，Ｎ１に接続されている。すなわ
ち、相補信号検出回路Ｎ０の入力はＡ０、¬Ａ０であ
り、Ｎ１の入力はＡ１、¬Ａ１である。ここではエンコ
ードされたアドレス信号は負論理で出力されるので相補
信号検出回路としてノア回路Ｎ０，Ｎ１を用いている。
最後に相補信号検出回路の全出力はオア回路Ｒ０に入力
され、ノア回路Ｎ０，Ｎ１のいずれかがハイレベル（Ｈ
レベル）の検出出力を出力すると多重一致検出信号が出
力される。
【００２０】次に図１の実施例の動作について説明す
る。まず、連想メモリ素子１0，１1が検索データと一致
するデータを保持していると仮定する。検索データが入
力されると連想比較動作後、一致信号Ｍ０、Ｍ１がＨレ
ベルとなる。この一致信号Ｍ０，Ｍ１によりトランジス
タＱ０a，Ｑ０b，Ｑ１a，Ｑ１bがオンとなる。したがっ
て、アドレス信号Ａ０、¬Ａ０、Ａ１がＬレベルとな
る。
る。まず、連想メモリ素子１0，１1が検索データと一致
するデータを保持していると仮定する。検索データが入
力されると連想比較動作後、一致信号Ｍ０、Ｍ１がＨレ
ベルとなる。この一致信号Ｍ０，Ｍ１によりトランジス
タＱ０a，Ｑ０b，Ｑ１a，Ｑ１bがオンとなる。したがっ
て、アドレス信号Ａ０、¬Ａ０、Ａ１がＬレベルとな
る。
【００２１】ここで相補の信号であるＡ０と¬Ａ０が両
方ともＬレベルとなったため、相補信号検出回路Ｎ０の
出力がＨレベルとなり、オア回路Ｒ０の出力である多重
一致信号がＨレベルとなる。同様にＭ０とＭ２、Ｍ３の
組み合わせでも他の２組や３組以上の組み合わせでも相
補信号検出回路Ｎ０またはＮ１の片方あるいは両方の出
力がＨレベルとなり、多重一致信号がＨレベルとなる。
逆にＭ０からＭ３までの１本のみあるいはどの一致信号
もＨレベルとならない場合は相補信号検出回路Ｎ０、Ｎ
１の出力はＬレベルとなり、多重一致信号はＬレベルを
保持する。
方ともＬレベルとなったため、相補信号検出回路Ｎ０の
出力がＨレベルとなり、オア回路Ｒ０の出力である多重
一致信号がＨレベルとなる。同様にＭ０とＭ２、Ｍ３の
組み合わせでも他の２組や３組以上の組み合わせでも相
補信号検出回路Ｎ０またはＮ１の片方あるいは両方の出
力がＨレベルとなり、多重一致信号がＨレベルとなる。
逆にＭ０からＭ３までの１本のみあるいはどの一致信号
もＨレベルとならない場合は相補信号検出回路Ｎ０、Ｎ
１の出力はＬレベルとなり、多重一致信号はＬレベルを
保持する。
【００２２】次に本発明の第２の実施例について図２を
参照して説明する。本実施例の半導体連想メモリ装置は
エントリ数５１２を有する。連想メモリ素子群１１は５
１２個の連想メモリ素子１0，１1，〜，１511を含み、
保持する内容が検索データ１６と一致したとき、それぞ
れに接続されたエントリラインにそれぞれ一致信号Ｍ０
，Ｍ１，〜，Ｍ５１１を出力する。５１２本の一致信
号はエンコーダ回路１２により２対の相補的なアドレス
信号（（Ａ０，¬Ａ０、以降、¬は¬に後続する記号の
否定を表す）から（Ａ８，¬Ａ８））に変換される。
参照して説明する。本実施例の半導体連想メモリ装置は
エントリ数５１２を有する。連想メモリ素子群１１は５
１２個の連想メモリ素子１0，１1，〜，１511を含み、
保持する内容が検索データ１６と一致したとき、それぞ
れに接続されたエントリラインにそれぞれ一致信号Ｍ０
，Ｍ１，〜，Ｍ５１１を出力する。５１２本の一致信
号はエンコーダ回路１２により２対の相補的なアドレス
信号（（Ａ０，¬Ａ０、以降、¬は¬に後続する記号の
否定を表す）から（Ａ８，¬Ａ８））に変換される。
【００２３】エンコーダ回路１２は、ダイオード接続さ
れたＰ型トランジスタ（ＰｃｈＴｒ）で常時プルアップ
したアドレス線と、アドレス線に図１の実施例と同様な
規則および接続方法で配設されたスイッチング用のＮ型
トランジスタ（ＮｃｈＴｒ）とから構成され、連想メモ
リ素子群１１の出力を相補的な２進のアドレス信号に変
換する。
れたＰ型トランジスタ（ＰｃｈＴｒ）で常時プルアップ
したアドレス線と、アドレス線に図１の実施例と同様な
規則および接続方法で配設されたスイッチング用のＮ型
トランジスタ（ＮｃｈＴｒ）とから構成され、連想メモ
リ素子群１１の出力を相補的な２進のアドレス信号に変
換する。
【００２４】エンコーダ回路１２から出力されるアドレ
ス信号は各ビット毎にある相補信号検出回路Ｎ０，Ｎ
１，〜，Ｎ８に接続されている。すなわち、相補信号検
出回路Ｎ０の入力はＡ０、¬Ａ０であり、相補信号検出
回路Ｎｘの入力はアドレス信号Ａｘ、¬Ａｘ（ｘは１か
ら８）である。最後に相補信号検出回路の全出力はオア
回路Ｒ１によりＯＲ処理され、多重一致検出信号として
出力される。
ス信号は各ビット毎にある相補信号検出回路Ｎ０，Ｎ
１，〜，Ｎ８に接続されている。すなわち、相補信号検
出回路Ｎ０の入力はＡ０、¬Ａ０であり、相補信号検出
回路Ｎｘの入力はアドレス信号Ａｘ、¬Ａｘ（ｘは１か
ら８）である。最後に相補信号検出回路の全出力はオア
回路Ｒ１によりＯＲ処理され、多重一致検出信号として
出力される。
【００２５】本実施例は連想メモリ素子の数が多いだけ
で、図１の実施例と同様な動作を行なう。すなわち、連
想比較動作後、一致信号Ｍ０、Ｍ１がＨレベルであると
仮定すると、一致信号Ｍ０，Ｍ１によりＮｃｈＴｒを介
して接続している一致アドレス信号Ａ０，¬Ａ０，¬Ａ
１，〜 ，¬Ａ８がＬレベルとなる。ここで相補の信号
である¬Ａ０とＡ０がＬレベルとなったため、相補信号
検出回路Ｎ０の出力がＨレベルとなる。これに伴いオア
回路Ｒ１によるＯＲ処理後、多重一致信号がＨレベルと
なる。
で、図１の実施例と同様な動作を行なう。すなわち、連
想比較動作後、一致信号Ｍ０、Ｍ１がＨレベルであると
仮定すると、一致信号Ｍ０，Ｍ１によりＮｃｈＴｒを介
して接続している一致アドレス信号Ａ０，¬Ａ０，¬Ａ
１，〜 ，¬Ａ８がＬレベルとなる。ここで相補の信号
である¬Ａ０とＡ０がＬレベルとなったため、相補信号
検出回路Ｎ０の出力がＨレベルとなる。これに伴いオア
回路Ｒ１によるＯＲ処理後、多重一致信号がＨレベルと
なる。
【００２６】同様にＭ０とＭｘ（ｘは２から８）の組み
合わせでも他の２組や３組以上の組み合わせでも相補信
号検出回路Ｎｙ（ｙは０から８）の最低１出力はＨレベ
ルとなり、多重一致信号がＨレベルとなる。逆にＭ０か
らＭ８までの１本のみあるいはどの一致信号もＨレベル
とならない場合は相補信号検出回路Ｎ０からＮ８の全出
力はＬレベルとなり、多重一致信号はＬレベルを保持す
る。
合わせでも他の２組や３組以上の組み合わせでも相補信
号検出回路Ｎｙ（ｙは０から８）の最低１出力はＨレベ
ルとなり、多重一致信号がＨレベルとなる。逆にＭ０か
らＭ８までの１本のみあるいはどの一致信号もＨレベル
とならない場合は相補信号検出回路Ｎ０からＮ８の全出
力はＬレベルとなり、多重一致信号はＬレベルを保持す
る。
【００２７】さらに、本発明の第３の実施例について図
３を参照して説明する。本実施例においては汎用メモリ
を利用している。この回路では図２の実施例に比較し、
一致信号は８本に縮退しているので３対のアドレス信号
および３組の相補信号検出回路を用いている。図６の従
来例と比較すれば容易に理解できるように、３ビットカ
ウンタや２ビットカウンタ等が不要となり簡易化されて
いる。
３を参照して説明する。本実施例においては汎用メモリ
を利用している。この回路では図２の実施例に比較し、
一致信号は８本に縮退しているので３対のアドレス信号
および３組の相補信号検出回路を用いている。図６の従
来例と比較すれば容易に理解できるように、３ビットカ
ウンタや２ビットカウンタ等が不要となり簡易化されて
いる。
【００２８】上述した実施例においては、常時プルアッ
プ方式のＰｃｈＴｒと一致信号で制御されるＮｃｈＴｒ
を配置する方式を用いたが異なる回路でも実現すること
は可能である。例えば、常時プルアップのＰｃｈＴｒを
独立した別個の信号で制御する方式や、ＮｃｈＴｒを使
用したプルダウン方式とＶＤＤに接続し、一致信号で制
御したＰｃｈＴｒを配置することにより正論理で出力す
る方式などがある。もちろん後者の場合、相補信号検出
回路にはノア回路の代わりにアンド回路を用いることと
なる。
プ方式のＰｃｈＴｒと一致信号で制御されるＮｃｈＴｒ
を配置する方式を用いたが異なる回路でも実現すること
は可能である。例えば、常時プルアップのＰｃｈＴｒを
独立した別個の信号で制御する方式や、ＮｃｈＴｒを使
用したプルダウン方式とＶＤＤに接続し、一致信号で制
御したＰｃｈＴｒを配置することにより正論理で出力す
る方式などがある。もちろん後者の場合、相補信号検出
回路にはノア回路の代わりにアンド回路を用いることと
なる。
【００２９】
【発明の効果】以上説明したように本発明は、複数の連
想メモリ素子がそれぞれ対応するエントリラインに出力
する一致信号を相補的な２進信号にエンコードするエン
コーダ回路と、エンコーダ回路が出力するいずれかの一
致信号が相補的でないことを検出すると多重一致信号を
出力する論理回路とを具備することにより、以下に述べ
る効果を奏する。
想メモリ素子がそれぞれ対応するエントリラインに出力
する一致信号を相補的な２進信号にエンコードするエン
コーダ回路と、エンコーダ回路が出力するいずれかの一
致信号が相補的でないことを検出すると多重一致信号を
出力する論理回路とを具備することにより、以下に述べ
る効果を奏する。
【００３０】（１）エントリ数に依存せずに全エントリ
の一致信号を同時に検索することが可能となり、検索時
間が非常に短縮される。エントリ数４の場合で約１／
２、エントリ数５１２の場合で約１／２５０である。
の一致信号を同時に検索することが可能となり、検索時
間が非常に短縮される。エントリ数４の場合で約１／
２、エントリ数５１２の場合で約１／２５０である。
【００３１】（２）エンコーダ回路という非常に単純な
回路で実現できるため従来のカウンタ、デコーダ、ＡＮ
Ｄ方式に比較して数分の１になり、全体の面積、消費電
力の削減ができる。
回路で実現できるため従来のカウンタ、デコーダ、ＡＮ
Ｄ方式に比較して数分の１になり、全体の面積、消費電
力の削減ができる。
【００３２】（３）エンコーダ回路は規則性の高い単純
な回路で実現できるため、異なるエントリ数に対応した
回路が簡単に実現できるという汎用性に富んでいる。こ
れは特定用途向ＩＣで顧客毎に異なるエントリ数の連想
メモリを開発する際に必須であるメモリコンパイラへの
対応が比較的簡単に可能となり、開発期間の大幅な短縮
が計れる。
な回路で実現できるため、異なるエントリ数に対応した
回路が簡単に実現できるという汎用性に富んでいる。こ
れは特定用途向ＩＣで顧客毎に異なるエントリ数の連想
メモリを開発する際に必須であるメモリコンパイラへの
対応が比較的簡単に可能となり、開発期間の大幅な短縮
が計れる。
【００３３】（４）また、好ましい実施態様によれば、
図３に示すように、同時に検索するメモリ領域を増やし
ても多重一致検索にかかる時間は従来の数分の１から数
十分の１なので、比較的容易に拡張が可能である。
図３に示すように、同時に検索するメモリ領域を増やし
ても多重一致検索にかかる時間は従来の数分の１から数
十分の１なので、比較的容易に拡張が可能である。
【図１】（ａ）は本発明の半導体連想メモリ装置の第１
の実施例を示すブロック図である。（ｂ）は図１（ａ）
のクロスポイントに接続されたスイッチングトランジス
タを示す図である。
の実施例を示すブロック図である。（ｂ）は図１（ａ）
のクロスポイントに接続されたスイッチングトランジス
タを示す図である。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】汎用メモリを利用した本発明の第３の実施例を
示すブロック図である。
示すブロック図である。
【図４】多重一致検出回路を含む半導体連想メモリ装置
の従来例を示すブロック図である。
の従来例を示すブロック図である。
【図５】汎用メモリを利用した従来例を示すブロック図
である。
である。
【図６】汎用メモリを利用するとともに、多重一致検出
回路を含む半導体連想メモリ装置の従来例を示すブロッ
ク図である。
回路を含む半導体連想メモリ装置の従来例を示すブロッ
ク図である。
１，１１ 連想メモリ素子群 １0，１1，〜，１511 連想メモリ素子 ２，１２，１４ エンコーダ回路 ６，１６ 検索データ １０ 連続読みだしデータ記憶装置 ２０ 入力シフトレジスタ ２１ ブロックアドレスレジスタ ２２ 符号化回路 ２３ 比較回路 ２４ フリップフロップ ２５ エンコード回路 ２６ 出力アドレスレジスタ ２７ フォールト信号レジスタ Ａ０，¬Ａ０，〜，Ａ８，¬Ａ８ アドレス信号 ＣＮ 多重一致信号 Ｍ０ ，Ｍ１，〜，Ｍ５１１ 一致信号 Ｎ０，〜，Ｎ８ 相補信号検出回路（ノア回路） Ｒ０，Ｒ１，Ｒ２ オア回路
Claims (2)
- 【請求項１】 複数のエントリラインのそれぞれに接続
され、保持する情報データが検索データと一致すると、
接続されたエントリラインに一致信号を出力する複数の
連想メモリ素子を具備する半導体連想メモリ装置におい
て、 １本のエントリラインに一致信号が出力されると、一致
信号が出力されたのは何番目のエントリラインであるか
を、各ビットが相補的な信号として表される２進信号と
して出力するエンコーダ回路と、 前記２進信号の各ビットが相補的な信号として表されて
いるか否かを確認し、いずれかのビットが相補的に表さ
れていないとき、複数のエントリラインに一致信号が出
力されたことを示す多重一致信号を出力する論理回路と
を有することを特徴とする半導体連想メモリ装置。 - 【請求項２】 前記エンコーダは、前記エントリライン
に出力される一致信号をアドレスを示す信号と看做し、
この信号を相補的な２進アドレス信号にエンコードする
アドレスエンコーダである請求項１記載の半導体連想メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251324A JP2570985B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251324A JP2570985B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07105690A true JPH07105690A (ja) | 1995-04-21 |
| JP2570985B2 JP2570985B2 (ja) | 1997-01-16 |
Family
ID=17221129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251324A Expired - Fee Related JP2570985B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570985B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1083574A1 (en) * | 1999-09-10 | 2001-03-14 | STMicroelectronics Limited | Miss detector for a content addressable memory |
| JP4588114B1 (ja) * | 2010-02-18 | 2010-11-24 | 克己 井上 | 情報絞り込み検出機能を備えたメモリ、その使用方法、このメモリを含む装置。 |
| WO2011102432A1 (ja) * | 2010-02-18 | 2011-08-25 | Inoue Katsumi | 情報絞り込み検出機能を備えたメモリ、このメモリを用いた情報検出方法、このメモリを含む装置、情報の検出方法、メモリの使用方法、およびメモリアドレス比較回路 |
| WO2016121998A1 (ja) * | 2015-01-31 | 2016-08-04 | 井上 克己 | 情報マッチング装置及びその方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05101682A (ja) * | 1991-10-09 | 1993-04-23 | Kawasaki Steel Corp | 内容アドレス式メモリ |
-
1993
- 1993-10-07 JP JP5251324A patent/JP2570985B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05101682A (ja) * | 1991-10-09 | 1993-04-23 | Kawasaki Steel Corp | 内容アドレス式メモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1083574A1 (en) * | 1999-09-10 | 2001-03-14 | STMicroelectronics Limited | Miss detector for a content addressable memory |
| US6362991B1 (en) | 1999-09-10 | 2002-03-26 | Stmicroelectronics Limited | Miss detector |
| JP4588114B1 (ja) * | 2010-02-18 | 2010-11-24 | 克己 井上 | 情報絞り込み検出機能を備えたメモリ、その使用方法、このメモリを含む装置。 |
| WO2011102043A1 (ja) * | 2010-02-18 | 2011-08-25 | Inoue Katsumi | 情報絞り込み検出機能を備えたメモリ、その使用方法、このメモリを含む装置 |
| WO2011102432A1 (ja) * | 2010-02-18 | 2011-08-25 | Inoue Katsumi | 情報絞り込み検出機能を備えたメモリ、このメモリを用いた情報検出方法、このメモリを含む装置、情報の検出方法、メモリの使用方法、およびメモリアドレス比較回路 |
| JP2012252368A (ja) * | 2010-02-18 | 2012-12-20 | Katsumi Inoue | 情報絞り込み検出機能を備えたメモリ、その使用方法、このメモリを含む装置。 |
| US9275734B2 (en) | 2010-02-18 | 2016-03-01 | Katsumi Inoue | Memory having information refinement detection function by applying a logic operation in parallel for each memory address to the match/mismatch results of data items and memory addresses, information detection method using memory, and memory address comparison circuit for the memory |
| WO2016121998A1 (ja) * | 2015-01-31 | 2016-08-04 | 井上 克己 | 情報マッチング装置及びその方法 |
| JPWO2016121998A1 (ja) * | 2015-01-31 | 2017-11-09 | 井上 克己 | 情報マッチング装置及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570985B2 (ja) | 1997-01-16 |
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