JPH05101682A - 内容アドレス式メモリ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】内容アドレス式メモリにおいて完全一致のみで
なく類以の情報も検索できる演算時間を短縮し回路規模
の小さい構成を提供する。 【構成】信号入力端子３３から入力された電圧信号Ｖｄ
ｄが、一致線１４１〜１４４に一致信号’１’が出力さ
れるときはＮＭＯＳトランジスタを経由して右側へ進
み、一致信号’０’が出力されている時はＰＭＯＳトラ
ンジスタを経由して上側に進むように接続されている。
この構成により一致の割合に応じて出力線３４１〜３４
４のいずれかにＶｄｄが伝達され所望の類以度で情報検
索が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶された多数の情報
の中から所望とする情報を検索し、該所望とする情報も
しくはその情報が記憶されたメモリのアドレスを出力す
る内容アドレス式メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅ
ｓｓａｂｌｅ Ｍｅｍｏｒｙ，連想メモリ；Ａｓｓｏｃ
ｉａｔｉｖｅ Ｍｅｍｏｒｙ）に関する。

【０００２】

【従来の技術】近年、上記のような検索機能を備えた内
容アドレス式メモリが提案されている。図５は、従来の
内容アドレス式メモリの一例を表わした回路ブロック図
である。

【０００３】この内容アドレス式メモリ１０には、８ビ
ットを１ワードとする１ワード情報が記憶される、互い
に図の横方向に並ぶ８ビットのメモリからなるワードメ
モリ１１ａ，１１ｂ，…，１１ｆを多数（ここでは簡単
のため６個のみとする）備えたメモリ１１が備えられて
いる。またこの内容アドレスメモリ１０は、１ワードの
検索情報が入力されラッチされる検索情報レジスタ１２
と、検索情報レジスタ１２にラッチされた検索情報のう
ちどのビットを検索に用いるかを定めるマスクレジスタ
１３とを備え、検索情報レジスタ１２にラッチされた検
索情報のうち、マスクレジスタ１３にラッチされたマス
クデータの、論理’０’に対応するビット部分のみの第
１のビットパターンと、メモリ１１内の各ワードメモリ
１１ａ，１１ｂ，…，１１ｆに記憶されたデータのう
ち、マスクレジスタ１３にラッチされたマスクデータの
論理’０’に対応するビット部分のみの第２のビットパ
ターンとの一致不一致が比較され、該各ワードメモリ１
１ａ，１１ｂ，…，１１ｆのそれぞれに対応して備えら
れた一致線１４ａ，１４ｂ，…，１４ｆのうちビットパ
ターンが一致したメモリ１１ａ，１１ｂ，…，１１ｆに
対する一致線１４ａ，１４ｂ，…，１４ｆに論理’１’
の一致信号、それ以外の一致線１４ａ，１４ｂ，…，１
４ｆに論理’０’の一致信号が出力される。

【０００４】図６は、このビットパターンの一致を検出
する一致検出回路の一例を示した回路図である。検索情
報側の第１のビットパターンを構成する各ビット情報が
各検索ビット線２０を経由して各排他論理和回路（ＥＯ
Ｒ回路）２２に入力されるとともに、ワードメモリを構
成する各メモリセル２４に記憶された１ワード情報側の
第２のビットパターンを構成する各ビット情報も各ＥＯ
Ｒ回路２２に入力され、各ＥＯＲ回路の出力が、図６に
示すように各ＮＭＯＳトランジスタを介してワイヤード
・アンドされる。

【０００５】ここで、図６に示すＡ部のように、メモリ
セル２４に予め記憶されていたビット情報とこれと対応
する検索情報側のビット情報とが一致していた場合はＥ
ＯＲ回路２２の出力は論理’０’となり、そのＥＯＲ回
路２２の出力端子にゲート端子が接続されているトラン
ジスタ２６は遮断状態となるが、Ｂ部のように双方のビ
ット情報が互いに異なっていた場合はＥＯＲ回路２２の
出力は論理’１’となり、対応するトランジスタ２６が
導通状態となる。したがって、一致線１４には、比較対
象とされた双方のビット情報が１つでも相違すれば論
理’０’の一致信号が出力され、比較対象とされた全て
のビット情報が一致した場合に論理’１’の一致信号が
出力されることとなる。

【０００６】ここでは図６に示すような一致検出回路に
より、図５に示す各ワードメモリ１１ａ，１１ｂ，…，
１１ｆ毎に備えられた各一致線１４ａ，１４ｂ，…，１
４ｆにそれぞれ論理’０’，’１’，’０’，’
０’，’１’，’０’の一致信号が出力されたものとす
る。これらの一致信号はプライオリティエンコーダ１５
に入力され、このプライオリティエンコーダ１５からは
論理’１’の一致信号が出力された一致線（ここでは一
致線１４ｂと一致線１４ｅの２本）のうちの優先度の最
も高い最優先一致線に対応するアドレス信号ＡＤが出力
される。ここでは、添字のアルファベットが若いほど優
先順位が高いものとし、従ってここでは一致線１４ｂが
最優先一致線となる。このプライオリティエンコーダ１
５から出力された、最優先一致線１４ｂに対応するアド
レス信号ＡＤは、アドレスデコーダ１６に入力される。
アドレスデコーダ１６ではこの入力されたアドレス信号
ＡＤをデコードして各ワードメモリ１１ａ，１１ｂ，
…，１１ｆのそれぞれに対応して備えられたワード線１
７ａ，１７ｂ，…，１７ｆのうちの入力されたアドレス
信号ＡＤに対応するいずれか１本のワード線（ここでは
ワード線１７ｂ）にアクセス信号（ここでは論理’１’
の信号）を出力する。これによりアクセス信号の出力さ
れたワード線１７ｂに対応するワードメモリ１１ｂに記
憶されている１ワード情報が読出し情報レジスタ１８に
読出されてラッチされる。

【０００７】上記のように、内容アドレス式メモリ１０
は、検索情報の全部もしくは所定の一部の情報を用いて
メモリ１１に記憶された内容（情報）を検索し、一致す
る情報を有するワードメモリのアドレスを得て該ワード
メモリに記憶された情報全体を読出すことができるメモ
リである。

【０００８】

【発明が解決しようとする課題】上記のような内容アド
レス式メモリにおいて、検索情報との完全一致のみでな
く、１ビット違い、１字違いなどの類似した情報を検索
することが要望されている。これを実現するために容易
に考えられる方式として、１ビット毎あるいは１文字毎
に一致線を備えてワイヤード・アンドし、それらをカウ
ンタに接続して論理’１’の一致信号が出力されている
一致線の数を数える方式が考えられる。しかしこの場
合、カウンタを各ワードメモリ毎に用意する必要があ
り、この内容アドレス式メモリを構成するワードメモリ
の数が数百〜千を上まわることを考慮すると、この内容
アドレス式メモリをＬＳＩ化した場合にカウンタが占め
る面積が非常に大きくなってしまうこととなる。

【０００９】また、上記類似した情報を検索する別の方
式として、１ビット毎あるいは１文字毎に備えられた各
一致線を各電流駆動式バッファに接続し、これら各電流
駆動式バッファの出力電流の合計を差動アンプ等を用い
て測定し、この出力電流の合計がある量より大きいか否
かを検出することにより類似した情報か否かを判定する
方式も考えられる。この方式は、カウンタを用いる上記
方式と比べ小規模な回路方式で実現することはできる
が、この方式で必要とされる電流駆動式バッファ、差動
アンプ等は内容アドレス式メモリの通常の工程であるデ
ィジタル用の工程では実現することが困難であるという
問題がある。

【００１０】また、ディジタル用のプロセス技術で実現
できる上記類似した情報を検索する回路方式であって、
上記カウンタを用いる方式と比べると多少小規模な回路
で実現できる方式として、状態遷移回路を用いる方式が
提案されている（特開昭６１−９５４４２号公報参
照）。この提案に係る回路は、アンド回路とレジスタ回
路を２次元アレイ状に配置した回路であり、検索文字列
と被検索文字列との比較を順番に行い、一致の度合を１
つの状態に割当て、各文字に関する比較の結果に応じて
対応する状態に遷移する回路である。

【００１１】しかしこの回路方式では、クロックと同期
して各文字１つずつを比較していくため、比較する文字
列の長さ分クロックが必要となり、したがって演算時間
が長くなるという問題がある。また状態遷移回路を構成
するためにアンド回路、レジスタ回路等が比較される文
字列の長さ分必要となり、このため回路規模が依然とし
て大規模となってしまうという問題がある。

【００１２】本発明は、上記事情に鑑み、上記提案に係
る方式と比べ演算時間が短かく、しかも回路規模の小さ
い類似する情報を検索する機能を備えた内容アドレス式
メモリを提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
の本発明の第１の内容アドレス式メモリは、例えば「Ｔ
ＨＡＴ」を検索しようとする場合に検索情報として誤っ
て「ＴＨＯＴ」を入力してしまった場合等、単位情報
（１ビット，１文字等）１つ分だけもしくは複数の単位
情報に亘って相違する情報を検索する機能を備えた内容
アドレス式メモリであって、（１）複数の単位情報がそ
れぞれ記憶される複数の単位メモリから構成された、該
複数の単位情報からなる１ワード情報が記憶されるワー
ドメモリを多数備えたメモリ、（２）入力された１ワー
ド分の検索情報の全部もしくは所定の一部からなる第１
のビットパターンと前記ワードメモリに記憶された１ワ
ード情報の全部もしくは前記所定の一部からなる第２の
ビットパターンとを前記単位情報を比較単位として互い
に対応する単位情報毎に比較しこれら第１のビットパタ
ーンと第２のビットパターンとが一致した比較単位に対
応する一致線とこれら第１のビットパターンと第２のビ
ットパターンとが一致しない比較単位に対応する一致線
とを互いに区別するための一致信号を前記比較単位毎に
備えられた各一致線に出力する一致検出回路、（３）所
定の信号伝達の起点となる信号入力端子と、複数の信号
出力端子と、前記信号入力端子から入力された所定の信
号が、前記第１のビットパターンと前記第２のビットパ
ターンとの完全一致あるいはこれら第１のビットパター
ンと第２のビットパターンの、互いに対応する前記単位
情報の１つもしくは複数の不一致に応じた前記信号出力
端子に伝達されるようにマトリックス状に配列され各ゲ
ートが前記一致線に接続された多数のトランジスタスイ
ッチとを有するトランスミッションゲートスイッチ網、
の各要素を備えたことを特徴とするものである。

【００１４】また、上記目的を達成するための本発明の
第２の内容アドレス式メモリは、例えば「ＴＨＡＴ」を
検索しようとする場合に検索情報として誤って「ＴＨ
Ｔ」あるいは「ＴＨＯＡＴ」を入力してしまった場合
等、検索情報と被検索情報との間に１つもしくは複数の
単位情報の欠落もしくは過度が存在する場合に対処する
ための内容アドレス式メモリであって、（４）複数の単
位情報がそれぞれ記憶される複数の単位メモリから構成
された、該複数の単位情報からなる１ワード情報が記憶
されるワードメモリを多数備えたメモリ、（５）入力さ
れた１ワード分の検索情報の全部もしくは所定の一部か
らなる第１のビットパターンと前記ワードメモリに記憶
された１ワード情報の全部もしくは前記所定の一部から
なる第２のビットパターンとを前記単位情報を比較単位
として互いに対応する単位情報毎に比較し、これら第１
のビットパターンと第２のビットパターンとが一致した
比較単位に対応する一致線とこれら第１のビットパター
ンと第２のビットパターンとが一致しない比較単位に対
応する一致線とを互いに区別するための一致信号を前記
比較単位毎に備えられた各一致線に出力する第１の一致
検出回路、（６）前記比較単位を１段として１段もしく
は複数の各段に亘って相対的にずれた前記第１のビット
パターンと前記第２のビットパターンとを前記比較単位
毎に比較し、これら相対的にずれた第１のビットパター
ンと第２のビットパターンとが一致した比較単位に対応
する一致線とこれら相対的にずれた第１のビットパター
ンと第２のビットパターンとが一致しない比較単位に対
応する一致線とを互いに区別するための一致信号を前記
比較単位毎に備えられた各一致線出力する第２の一致検
出回路、および（７）所定の信号伝達の起点となる信号
入力端子と、複数の信号出力端子と、前記信号入力端子
から入力された所定の信号が、前記第１のビットパター
ンと前記第２のビットパターンとの完全一致あるいはこ
れら第１のビットパターンと第２のビットパターンの、
互いに対応する前記単位情報の１つもしくは複数の欠落
もしくは過多に応じた前記信号出力端子に伝達されるよ
うにマトリックス状に配列され各ゲートが前記一致線に
接続された多数のトランジスタスイッチとを有するトラ
ンスミッションゲートスイッチ網の各要素を備えたこと
を特徴とするものである。

【００１５】ここで、上記本発明の第１，第２の内容ア
ドレス式メモリにおける単位情報は、１ビットの情報で
あってもよく、複数ビットからなる１文字を表わす情報
であってもよい。また上記本発明の第１，第２の内容ア
ドレス式メモリにおけるトランスミッションゲートスイ
ッチ網の態様の１つとして、信号入力端子を電源と接続
し、該信号入力端子と複数の信号出力端子との間に、入
力側にプルダウン抵抗を有するバッファ回路を備える構
成としてもよい。

【００１６】

【作用】上記本発明の第１、第２の内容アドレス式メモ
リは、上記（２）（上記（５）及び（６））の一致検出
回路において各単位情報毎に一致線を備え、例えば図６
に示したようなワイヤード・アンド回路を用いて対応す
る一致線に一致信号を出力し、上記（３）（上記
（７））の多数のトランジスタスイッチからなるトラン
スミッションゲートスイッチ網を用いて完全一致、１単
位情報だけ相違（１単位情報だけ欠落、過多）等に応じ
た各信号出力端子に信号入力端子から入力された所定の
信号を伝達するように構成したため、従来の提案に係る
方式のようにレジスタアレイを用いる必要がなく、また
１文字（１単位情報）ずつ比較する必要がないため、極
めて短時間に一致の度合いを評価することができる。ま
た、本発明ではレジスタアレイ、アンドゲート等を用い
ずに、極めて簡単なトランスミッションゲートのみを用
いるため、小規模な回路で実現することができる。例え
ば特開昭６１−９５４４２号公報の第５図（図示せず）
に示された回路方式とこれに相当する機能を有する本発
明の実施例に係る図２（後述する）に示す回路方式とを
比較すると、本発明の実施例に係る図２に示す回路方式
の方がその回路規模（ＬＳＩ化した場合に必要となる面
積）が約１／１５に減縮されることとなる。

【００１７】また、１ワード情報を構成する単位情報の
数が多いときは、上記トランスミッションゲートスイッ
チ網中にトランジスタスイッチが多数直列に並ぶことと
なるが、トランジスタスイッチにはいわゆるオン抵抗と
寄生容量が存在するため、トランジスタスイッチが多数
直列に並ぶと信号入力端子から入力された所定の信号が
信号出力端子に伝わるまでの間の信号伝達の遅れが大き
くなる。これを補償するための一態様としては、例えば
信号入力端子が電源に接続され、その電圧信号が複数の
信号出力端子のいずれかに伝達されるように構成した場
合において、多数直列に並ぶトランジスタスイッチの途
中に、入力側にプルダウン抵抗を有するバッファ回路を
備えることが考えられ、これにより信号伝達の遅れの減
少を図ることができることとなる。

【００１８】

【実施例】以下本発明の実施例について説明する。図１
は、本発明の第１の内容アドレス式メモリの一実施例を
表わしたブロック図である。この図において前述した図
６の各要素と対応する要素には図６において付した番号
と同一の番号を付し、重複する説明は省略する。

【００１９】１つのワードメモリ１１を構成する多数の
メモリセル２４および検索情報を担持する多数の検索ビ
ット線２０が１文字を構成する複数の各グループに分離
され、該各グループ毎に一致線１４が備えられている。
これらの一致線１４はトランスミッションゲートスイッ
チ網３０に接続されている。図２は、図１にブロックで
示すトランスミッションゲートスイッチ網３０の回路図
である。この図は、一致線１４が４本（４文字）の場合
を示したものであり、ここでは一致線１４を互いに区別
するため、それぞれ一致線１４１，１４２，１４３，１
４４と称する。

【００２０】このトランスミッションゲートスイッチ網
３０は、信号入力端子３３と複数（ここでは４つ）の信
号出力端子３４１，３４２，３４３，３４４を有し、信
号入力端子３３は電源と接続され、各信号出力端子３４
１，３４２，３４３，３４４は抵抗を介して接地されて
いる。また、このトランスミッションゲートスイッチ網
３０には、この図２に示すように、多数のＮＭＯＳトラ
ンジスタ３１１，３１２，…，３１９と多数のＰＭＯＳ
トランジスタ３２１，３２２，…，３２９がマトリック
ス状に配列されており、信号入力端子３３から入力され
た電圧信号Ｖｄｄが、一致線１４１，１４２，１４３，
１４４に一致信号’１’が出力されているときはＮＭＯ
Ｓトランジスタを経由して右側へ進み、一致信号’０’
が出力されているときはＰＭＯＳトランジスタを経由し
て上側に進むように各トランジスタ３１１，３１２，
…，３１９；３２１，３２３，…，３２９の各ゲートが
各一致線１４１，１４２，１４３，１４４のいずれかと
接続されている。この図２に示すようにＮＭＯＳトラン
ジスタ３１１，３１２，…，３１９、ＰＭＯＳトランジ
スタ３２１，３２２，…，３２９をマトリックス状に配
列したことにより、全ての文字が完全に一致した場合
（４本の一致線１４１，１４２，１４３，１４４の全て
に一致信号’１’が出力されている場合）、１文字だけ
相違する場合（４本の一致線１４１，１４２，１４３，
１４４のうち３本の一致線に一致信号が出力されている
場合）、２文字相違する場合（４本の一致線１４１，１
４２，１４３，１４４のうち２本の一致線に一致信号が
出力されている場合）、及び３文字以上相違する場合
（４本の一致線１４１，１４２，１４３，１４４のうち
１本の一致線のみに一致信号が出力されているか、もし
くはいずれの一致線にも一致信号が出力されていない場
合）に、それぞれ各信号出力端子３４１，３４２，３４
３，３４４に信号入力端子３３の電圧信号Ｖｄｄが伝達
されることとなる。ここで一例を挙げると、各一致線１
４１，１４２，１４３，１４４にそれぞれ’１’，’
０’，’１’，’０’の一致信号が出力されていた場
合、信号入力端子３３の電圧信号Ｖｄｄは、一致線１４
１に一致信号’１’が出力されていることによりＮＭＯ
Ｓトランジスタ３１１を通過して中間端子３５１に伝達
され、一致線１４２に一致信号’０’が出力されている
ことによりＰＭＯＳトランジスタ３２２を経由して中間
端子３５２に伝達され、一致線１４３に一致信号’１’
が出力されていることによりＮＭＯＳトランジスタ３１
６を経由して中間端子３５３に伝達され、一致線１４４
に一致信号’０’が出力されていることによりＰＭＯＳ
トランジスタ３２７を経由して信号出力端子３４３に伝
達され、これにより２文字が不一致である旨が認識され
る。

【００２１】ここで、例えば信号出力端子３４４、ＮＭ
ＯＳトランジスタ３１８，３１９、及びＰＭＯＳトラン
ジスタ３２８，３２９を取外し、中間端子３５４と中間
端子３５５との間、および中間端子３５５と信号出力端
子３４３との間を導通するように配線すると２文字以上
不一致の場合は全て信号出力端子３４３に信号入力端子
３３の電圧信号が伝達されることとなる。また、その構
成により３文字不一致の場合と４文字（全文字）不一致
の場合とを互いに区別することも可能である。このよう
に、互いに区別する必要のある不一致の数以上の数の不
一致が存在する場合を任意に１つにまとめることもで
き、互いに区別するように構成することもできる。

【００２２】ここで信号入力端子３３と各信号出力端子
３４１，３４２，３４３，３４４の間に多数のトランジ
スタスイッチが直列に並ぶと電圧が低下するとともに信
号伝達の速度が遅くなるため、いくつかのトランジスタ
スイッチが並ぶ毎に入力側にプルダウン抵抗を有するバ
ッファ回路を備えて電圧の補償と信号伝達の速度向上を
図ることが好ましい。

【００２３】図３、図４は、本発明の第２の内容アドレ
ス式メモリの一実施例のそれぞれ一致検出回路の回路
図、トランスミッションゲートスイッチ網の回路図であ
る。この図３、図４は、１ビット毎に比較し、完全一致
か、１ビット欠落か、あるいはそれ以外かを互いに区別
する回路である。各ワードメモリ１１を構成する各メモ
リセル２９には、それぞれ論理’１’もしくは論理’
０’の１ビット情報が記憶されており、また検索ビット
列レジスタ２８を構成する各セル２９には外部より論
理’１’もしくは論理’０’の検索情報が入力される。
互いに対応する各メモリセル２４の内容（論理’１’又
は論理’０’）と各セル２９の内容とが、各排他論理和
回路（Ｅｘｃｌｕｓｉｖｅ ＮＯＲ回路；ＥＮＯＲ回
路）１７１，１７２，…，１７６でそれぞれ比較され、
それらの論理が互いに一致する場合に各一致線１５１，
１５２，…，１５６に論理’１’の一致信号、互いに異
なる場合に論理’０’の一致信号が出力される。また、
図３に示すように互いに１セル分だけずれたメモリセル
２４の内容とセル２９の内容とがＥＮＯＲ回路１８１，
１８２，…，１８５でそれぞれ比較され、それらの論理
が互いに一致する場合に各一致線１６１，１６２，…，
１６５に論理’１’の一致信号、互いに異なる場合に論
理’０’の一致信号が出力される。

【００２４】これらの各一致線１５１，１５２，…，１
５６；１６１，１６２，…，１６５は、図４に示すトラ
ンスミッションゲートスイッチ網４０に入力される。こ
のトランスミッションゲートスイッチ網４０には、信号
入力端子４３と、２つの信号出力端子４４１，４４２と
を有し、信号入力端子４３は電源と接続され、各信号出
力端子４４１，４４２は抵抗を介して接地されている。
またこのトランスミッションゲートスイッチ網４０に
は、この図４に示すように、多数のＮＭＯＳトランジス
タ４１１，４１２，…，４１６；４５１，４５２，…，
４５５と多数のＰＭＯＳトランジスタ４２１，４２２，
…，４２６がマトリックス状に配列されてより、信号入
力端子４３から入力された電圧信号Ｖｄｄが一致線１５
１，１５２，…，１５５に一致信号’１’が出力されて
いるときは図４の下段を右側へ進み、これらの一致線１
５１，１５２，…，１５５に一致信号’０’が存在する
と上段列へ進み、一致線１６１，１６２，…，１６５に
一致信号’１’が存在すると上段を右側に進むように、
各トランジスタ４１１，４１２，…，４１６；４２１，
４２２，…，４２６；４５１，４５２，…，４５５の各
ゲートが一致線１５１，１５２，…，１５６；１６１，
１６２，…，１６５のいずれかに接続されている。この
図４に示すように、ＮＭＯＳトランジスタ４１１，４１
２，…，４１６；４５１，４５２，…，４５５、ＰＭＯ
Ｓトランジスタ４２１，４２２，…，４２６をマトリッ
クス状に配列したことにより、互いに対応するビットの
論理が完全に一致する場合、および検索ビット列の方が
１ビット欠落している場合にそれぞれ各信号出力端子４
４１，４４２に信号入力端子４３の電圧信号が伝達さ
れ、それ以外の場合にはこれらの信号出力端子４４１，
４４２のいずれにも伝達されないこととなる。ここで一
例を挙げると、図３に示すように、ワードメモリ１１
に’１０１０１１’が記憶されている場合において、検
索ビット列レジスタ２８に’１０１１１Ｘ’（Ｘは’
０’又は’１’のいずれでもよいことを表わす；ここで
は、検索情報として’１０１０１１’を入力すべきとこ
ろ左側から４ビット目の’０’が欠落してしまったこと
を想定している）がラッチされると、図４において、信
号入力端子４３の電圧信号Ｖｄｄは、各一致線１５１，
１５２，１５３に一信号’１’が存在することにより各
ＮＭＯＳトランジスタ４１１，４１２，４１３を経由し
て中間端子４６１に伝達され、一致線１５４に一致信
号’０’が存在することによりＰＭＯＳトランジスタ４
２４を経由して中間端子４６２に伝達され、さらに各一
致線１６４，１６５に一致信号’１’が存在することに
より、各ＮＭＯＳトランジスタ４５４，４５５を経由し
て信号出力端子４４２に伝達され、これにより１ビット
欠落であることが判別される。

【００２５】この実施例では完全一致か１ビット欠落か
あるいはそれ以外かが判別されているが、図３に示すよ
うな互いに対応したビット情報の比較、互いに１ビット
ずれたビット情報の比較のほかに２ビットずれたビット
情報の比較等を行い、図４に示すトランスミッションゲ
ートスイッチ網４０を３段あるいはそれ以上に構成する
ことにより、完全一致、１ビット欠落のほか２ビット欠
落等を判別することもできる。また図３に示す方向とは
逆方向に互いに１ビットずれたビット情報の比較を行う
ことにより例えばワードメモリ１１に’１０１０１１’
が記憶されている場合において、検索ビット列レジスタ
２８に’１０１００１１’（左から５ビット目の’０’
が過多である）をセットした場合等、１ビット過多の場
合を判別することもできる。また’過多’の場合も１ビ
ットに限られないことはもちろんである。さらに図３、
図４に示す実施例は、１ビットを単位情報として比較す
る例であるが、図１に示すように１文字を単位情報とし
て取扱うことにより、文字列の完全一致、１文字欠落、
１文字過多等を検索する回路を構成することもできるこ
とはもちろんである。

【００２６】

【発明の効果】以上詳細に説明したように、本発明の第
１の内容アドレス式メモリは、その一致検出回路におい
て互いに対応する各単位情報毎に一致不一致を検出し、
トランジスタがマトリックス状に配列されたトランスミ
ッションゲートスイッチ網を用いて完全一致、１単位情
報の相違等を互いに区別するようにしたため、また本発
明の第２の内容アドレス式メモリは、その第１の一致検
出回路において互いに対応する各単位情報毎に一致不一
致を検出し、またその第２の一致検出回路において相対
的に１単位情報もしくは複数の単位情報分だけずれた情
報を比較してその一致不一致を検出し、トランジスタが
マトリックス状に配列されたトランスミッションゲート
スイッチ網を用いて完全一致、１単位情報の欠落もしく
は過多等を互いに区別するように構成したため、従来の
提案に係る状態遷移回路を用いる方式と比べ演算時間が
短くかつ大幅に小さな回路規模で類似の情報を検索する
機能を備えた内容アドレス式メモリが実現される。

【図面の簡単な説明】

【図１】本発明の第１の内容アドレス式メモリの一実施
例の回路図である。

【図２】図１にブロックで示すトランスミッションゲー
トスイッチ網の回路図である。

【図３】本発明の第２の内容アドレス式メモリの一実施
例の一致検出回路の回路図である。

【図４】本発明の第２の内容アドレス式メモリの一実施
例の、図３に示す一致検出回路と接続されるトランスミ
ッションゲートスイッチ網の回路図である。

【図５】従来の内容アドレス式メモリの一例を表わした
回路ブロック図である。

【図６】従来の内容アドレス式メモリの一致検出回路の
一例を表わした回路図である。

【符号の説明】

１０ 内容アドレス式メモリ １１；１１ａ，１１ｂ，…，１１ｆ ワードメモリ １２ 検索情報レジスタ １５ プライオリティエンコーダ １６ アドレスデコーダ １４；１４１，１４２，１４３；１４４；１５１，１５
２，…，１５６；１６１，１６２，…，１６５ 一致
線 ３０，４０ トランスミッションゲートスイッチ網 ３３，４３ 信号入力端子 ３１１，３１２，…，３１９；４１１，４１２，…，４
１６；４５１，４５２，…，４５５ ＮＭＯＳトラン
ジスタ ３２１，３２２，…，３２９；４２１，４２２，…，４
２６ ＰＭＯＳトランジスタ ３４１，３４２，３４３，３４４；４４１，４４２
信号出力端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 記憶された多数の情報の中から所望とす
   る情報を検索する内容アドレス式メモリにおいて、 複数の単位情報がそれぞれ記憶される複数の単位メモリ
   から構成された、該複数の単位情報からなる１ワード情
   報が記憶されるワードメモリを多数備えたメモリ、 入力された１ワード分の検索情報の全部もしくは所定の
   一部からなる第１のビットパターンと前記ワードメモリ
   に記憶された１ワード情報の全部もしくは前記所定の一
   部からなる第２のビットパターンとを前記単位情報を比
   較単位として互いに対応する単位情報毎に比較し、これ
   ら第１のビットパターンと第２のビットパターンとが一
   致した比較単位に対応する一致線とこれら第１のビット
   パターンと第２のビットパターンとが一致しない比較単
   位に対応する一致線とを互いに区別するための一致信号
   を前記比較単位毎に備えられた各一致線に出力する一致
   検出回路、および、 所定の信号伝達の起点となる信号入力端子と、複数の信
   号出力端子と、前記信号入力端子から入力された所定の
   信号が、前記第１のビットパターンと前記第２のビット
   パターンとの完全一致あるいはこれら第１のビットパタ
   ーンと第２のビットパターンの互いに対応する前記単位
   情報の１つもしくは複数の不一致に応じた前記信号出力
   端子に伝達されるようにマトリックス状に配列され各ゲ
   ートが前記一致線に接続された多数のトランジスタスイ
   ッチとを有するトランスミッションゲートスイッチ網を
   備えたことを特徴とする内容アドレス式メモリ。
2. 【請求項２】 記憶された多数の情報の中から所望とす
   る情報を検索する内容アドレス式メモリにおいて、 複数の単位情報がそれぞれ記憶される複数の単位メモリ
   から構成された、該複数の単位情報からなる１ワード情
   報が記憶されるワードメモリを多数備えたメモリ、 入力された１ワード分の検索情報の全部もしくは所定の
   一部からなる第１のビットパターンと前記ワードメモリ
   に記憶された１ワード情報の全部もしくは前記所定の一
   部からなる第２のビットパターンとを前記単位情報を比
   較単位として互いに対応する単位情報毎に比較し、これ
   ら第１のビットパターンと第２のビットパターンとが一
   致した比較単位に対応する一致線とこれら第１のビット
   パターンと第２のビットパターンとが一致しない比較単
   位に対応する一致線とを互いに区別するための一致信号
   を前記比較単位毎に備えられた各一致線に出力する第１
   の一致検出回路、 前記比較単位を１段として１段もしくは複数の各段に亘
   って相対的にずれた前記第１のビットパターンと前記第
   ２のビットパターンとを前記比較単位毎に比較し、これ
   ら相対的にずれた第１のビットパターンと第２のビット
   パターンとが一致した比較単位に対応する一致線とこれ
   ら相対的にずれた第１のビットパターンと第２のビット
   パターンとが一致しない比較単位に対応する一致線とを
   互いに区別するための一致信号を前記比較単位毎に備え
   られた各一致線に出力する第２の一致検出回路、および
   所定の信号伝達の起点となる信号入力端子と、複数の信
   号出力端子と、前記信号入力端子から入力された所定の
   信号が、前記第１のビットパターンと前記第２のビット
   パターンとの完全一致あるいはこれら第１のビットパタ
   ーンと第２のビットパターンの、互いに対応する前記単
   位情報の１つもしくは複数の欠落もしくは過多に応じた
   前記信号出力端子に伝達されるようにマトリックス状に
   配列され各ゲートが前記一致線に接続された多数のトラ
   ンジスタスイッチとを有するトランスミッションゲート
   スイッチ網を備えたことを特徴とする内容アドレス式メ
   モリ。
3. 【請求項３】 前記単位情報が１ビットの情報であるこ
   とを特徴とする請求項１又は２記載の内容アドレス式メ
   モリ。
4. 【請求項４】 前記単位情報が複数ビットからなる１文
   字を表わす情報であることを特徴とする請求項１又は２
   記載の内容アドレス式メモリ。
5. 【請求項５】 前記トランスミッションゲートスイッチ
   網の前記信号入力端子が電源線と接続され、該信号入力
   端子と前記複数の信号出力端子との間に、入力側にプル
   ダウン抵抗を有するバッファ回路を備えたことを特徴と
   する請求項１又は２記載の内容アドレス式メモリ。