JPH0689588A

JPH0689588A - 連想メモリの一致検出回路

Info

Publication number: JPH0689588A
Application number: JP23855892A
Authority: JP
Inventors: Toru Nagamatsu; 松徹永; Takayasu Sakurai; 井貴康櫻
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-07
Filing date: 1992-09-07
Publication date: 1994-03-29

Abstract

(57)【要約】【構成】メモリ本体部のＳＲＡＭセルの内容の一部と
等しいデータの各ビット毎にビット判定回路１・１〜１
・２０が設けられる。各ビット判定回路は、それぞれ対
応するビット内容を記憶し、これと入力内容との一致・
不一致を判定する。ビット判定回路１・１〜１・２０の
出力についてＡＮＤ論理をとる回路は、ビット判定回路
１・１〜１・２０を所定数の組に分割し、その組毎のＡ
ＮＤ論理演算部を最下位層とし、かつ複数のビット判定
回路全てについてのＡＮＤ論理演算部を最上位層とする
階層構造を有する。例えば、ビット判定回路の縦積みに
よって最下位層を形成し、最上位層ではＭＯＳトランジ
スタの縦積みにより消費電力の低減を図る。【効果】一致検出信号出力のためのタイミング制御信
号を必要とせず、低消費電流のＡＮＤ論理形式で、高速
に動作させることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は連想記憶装置の一致検出
回路に関するものである。

【０００２】

【従来の技術】連想記憶装置は読出し目標となるデータ
自体の一部を指定する操作を行うことにより残りの内容
も含めたデータ全ての読出しを可能とするものであり、
このような動作形態から内容アドレス記憶装置(content
-addressable memory unit）とも呼ばれている。このよ
うな動作を得るためには指定内容と記憶内容とが一致す
るか否かを判定する必要があり、一致検出回路はそのた
めに設けられているものである。

【０００３】図１１は従来の連想記憶装置におけるエン
トリ毎の一致検出回路の構成を示すものである。

【０００４】この図において、１・１〜１・ｎはメモリ
本体部に書込まれているデータの一部であるｎビット分
のデータの各ビットに対応して設けられた一致・不一致
判定回路である。各判定回路１・１〜１・ｎは拡大した
破線枠内に示すような構成を有している。

【０００５】２・１，２・２は２段カスケード接続のイ
ンバータ、３はワード線、４・１，４・２はビット線、
５・１，５・２はデータ入力線、６・１，６・２はスイ
ッチング用のＮチャネル型ＭＯＳトランジスタであり、
インバータ２・１，２・２とトランジスタ６・１，６・
２とで通常のＳＲＡＭセルを形成している。今、インバ
ータ２・１の入力端とインバータ２・２の出力端との接
続ノード（以下、第１のノードという。）が論理
“１”、他方のインバータ２・１の出力端とインバータ
２・２の入力端との接続ノード（以下、第２のノードと
いう。）が論理“０”になっているとする。ここで、
ビット線４・１に論理“０”を、ビット線４・２に論理
“１”をそれぞれ与え、ワード線３を論理“１”にした
ときを考える。すると、トランジスタ６・１はオンとな
り、トランジスタ６・２はオフとなる。したがって、ビ
ット線４・１はディスチャージされ第１のノードが論
理“０”、第２のノードが論理“１”で安定する。同
時にビット線４・２はプリチャージされて論理“１”に
引上げられる。よって、“０”書込みが行われるこ；と
となる。この状態から、ビット線４・１に論理“１”、
ビット線４・２に論理“０”を与えれば、逆に第１のノ
ードは論理“１”、第２のノードは論理“０”にな
って、反対のデータが書込まれることとなる。

【０００６】次に、７・１，７・２，８・１，８・２は
コンパレータを形成するＮチャネル型ＭＯＳトランジス
タである。トランジスタ７・１のゲートは第１のノード
に接続され、トランジスタ７・２のゲートは第２のノ
ードに接続されており、これらトランジスタ７・１，
７・２にはセルに記憶されている内容が入力されるよう
になっている。トランジスタ８・１のゲートはデータ入
力線５・１に接続され、トランジスタ８・２のゲートが
データ入力線５・２に接続されており、これらトランジ
スタ８・１，８・２は指定内容を入力するものとされて
いる。トランジスタ７・１，８・１のソース−ドレイン
は直列に接続され、トランジスタ７・２，８・２のソー
ス−ドレインは直列に接続され、その両直列回路が出力
ノードとＧＮＤ電位との間に並列に接続されている。
これにより、第１のノードが論理“１”、第２のノー
ドが論理“０”、データ入力線５・１が論理“１”、
データ入力線５・２が論理“０”のときトランジスタ７
・１，８・１がオンとなり、出力ノードとＧＮＤ電位
との導通状態が形成され、出力ノードには論理“０”
が出力される。後述するが、これはデータの不一致を意
味する。逆に第１のノードが論理“０”、第２のノー
ドが論理“１”、データ入力線５・１が論理“０”、
データ入力線５・２が論理“１”のときには、トランジ
スタ７・２，８・２がオンとなることにより指定内容と
の不一致検出がなされる。

【０００７】以上のように構成された各ビットの判定回
路１・１〜１・ｎの出力ノードは並列に接続され、そ
の接続ノードとＶcc電位との間にプリチャージ用のＮ
チャネル型ＭＯＳトランジスタ９が接続されている。ノ
ード（）は予め論理“１”に引上げられており、全
てのビット判定回路１・１〜１・ｎにおいて指定内容と
記憶内容とが一致したときに、いずれのビット判定回路
１・１〜１・ｎのノードもＧＮＤ電位にならないよう
にし、ノードの論理“０”への遷移は起こさず、この
状態の非遷移をもって指定内容と記憶内容との一致検出
とする。逆に、ビット判定回路１・１〜１・ｎのうちい
ずれか１つにおいてでも不一致の判定となると、ノード
がＧＮＤ電位と導通し、論理“１”から論理“０”へ
の遷移が生ずる。この状態遷移の場合には指定内容と記
憶内容との不一致とするようになっている。

【０００８】ところで、このように、ビット判定回路１
・１〜１・ｎのうちいずれか１つにおいて不一致であっ
たときのみノードの状態遷移を起こさせるＯＲ論理を
取っていることから、一致検出にあたっては全てのビッ
ト判定回路１・１〜１・ｎにおける状態が確定するのを
待ってノードの状態を出力する必要があるために、こ
のＯＲ論理を取るものの場合にはそのタイミングを取っ
てノードの状態を出力する回路構成を有している。

【０００９】図１２はその従来のタイミング制御出力回
路の構成を示すものである。

【００１０】この図において、１０・１，１０・２，１
１・１，１１・２はタイミング信号源となる疑似コンパ
レータを形成するＮチャネル型ＭＯＳトランジスタ、１
２・１〜１２・ｎはビット判定回路１・１〜１・ｎのそ
れぞれのダミー抵抗素子に当たるＮチャネル型ＭＯＳト
ランジスタ、１３はダミー寄生容量としてのキャパシ
タ、１４は一致検出信号出力回路となるＮＯＲゲートで
ある。

【００１１】トランジスタ１０・１，１０・２のゲート
はＶcc電位に接続され、トランジスタ１１・１，１１・
２のゲートはダミーデータ入力線５・１´，５・２´に
それぞれ接続され、このダミーデータ入力線５・１´，
５・２´にはデータ入力線５・１，５・２へのデータ入
力と同期して論理“１”が入力される。これにより、ト
ランジスタ１１・１，１１・２がオンとなり、ノード
がＧＮＤ電位と導通する。この状態がトランジスタ１２
・１〜１２・ｎの抵抗値とキャパシタ１３の容量とで決
まる時間遅延をもってＮＯＲゲート１４に伝達され、こ
れが出力タイミング信号となる。

【００１２】トランジスタ１２・１〜１２・ｎはゲート
が接地されて常時オフ状態とされており、これはビット
判定回路１・１〜１・ｎ全てにおいて一致検出がなさ
れ、その全てのノードがＧＮＤ電位と非導通になり、
ビット判定回路１・１〜１・ｎの抵抗値と寄生容量とで
決まる遅延時間が最大になる場合に備えたものである。
この時間遅れの後にノードの状態がＮＯＲゲート１４
に伝えられると、ノードの状態がＮＯＲゲート１４か
ら出力される。これにより、ＯＲ論理を採用しての一致
検出の結果を正常に伝達することができる。

【００１３】しかしながら、このタイミング制御信号の
発生は正確を期するために一致検出回路本体部の状態確
定までの時間より若干（１ns〜２ns）の余裕を持たせた
設計としなければならず、設計が面倒であるとともに、
その余裕時間はワースト・ケースのタイミングに合わせ
ることになるため動作の遅延を生じさせることとなって
いる。また、ビット数が増えると、それだけビット判定
回路、接地間に繋がる電流経路が増えるため、消費電流
が増大するという問題がある。

【００１４】一方、このようなＯＲ論理ではなく、全て
のビット判定回路１・１〜１・ｎにおいて一致となった
ときのみ上記状態遷移が起こる、というＡＮＤ論理を取
ればＯＲ論理におけるような特別の制御系統など必要を
必要とせず、それに起因する問題や消費電流増大の問題
は生じないこととなる。

【００１５】図１３はそのＡＮＤ論理を組んだ場合の回
路構成を示すものである。

【００１６】この図において、ここではＧＮＤ電位から
ノードの間にＮチャネル型ＭＯＳトランジスタ１５・
１〜１５・ｎが直列に接続され、これらトランジスタ１
５・１〜１５・ｎ各々は各ビット判定回路１・１〜１・
ｎに対応しており、各トランジスタ１５・１〜１５・ｎ
のゲートは各ビット判定回路１・１〜１・ｎのノード
に接続されている。これにより、各判定回路１・１〜１
・ｎでは、“一致”の場合にノードがＧＮＤ電位に対
し導通状態とならないため、トランジスタ１５・１〜１
５・ｎの対応するものがオンとなる。よって、全てのト
ランジスタ１５・１〜１５・ｎがオンとなれば自動的に
“一致”を意味することとなるため、ＯＲ論理のときの
ような制御系統は不要になる。

【００１７】しかしながら、このＡＮＤ論理を取るもの
であっても、ビット数ｎが大きくなるほどトランジスタ
１５・１〜１５・ｎの段数が多くなり、その分だけ遅延
時間の増大を生じ、やはり別な原因で高速動作が妨げら
れるという問題がある。

【００１８】

【発明が解決しようとする課題】このように従来の連想
記憶装置における一致検出回路としては、各ビット判定
回路のＯＲ論理を取るものとＡＮＤ論理を取るものとが
あったが、前者の場合には一致検出信号出力のためのタ
イミング制御信号を必要とし、その分、回路設計や回路
構造が複雑で、動作遅れも生ずるという問題があり、後
者の場合にもやはりビット数ｎが増える程、アクセスか
ら一致検出信号出力までの遅延時間が増大し、高速動作
が妨げられるという問題がある。

【００１９】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは一致検出
信号出力のためにタイミング制御信号を必要とせず、低
消費電流のＡＮＤ論理形式で高速動作を可能とした連想
記憶装置の一致検出回路を提供することにある。

【００２０】

【課題を解決するための手段】本発明の連想メモリの一
致検出回路は、メモリ本体部に記憶されている内容の一
部と等しいデータの各ビット毎に設けられ、それぞれ対
応するビットの内容を記憶し、その記憶内容と入力内容
との一致・不一致を判定する複数のビット判定回路と、
該複数のビット判定回路を所定数の組に分割し、その組
毎におけるＡＮＤ論理演算部を最下位層とし、かつ前記
複数のビット判定回路全てについてのＡＮＤ論理演算部
を最上位層とする階層構造を有するＡＮＤ論理演算回路
とを備えている。

【００２１】階層構造の最下位層は各組におけるビット
判定回路の直列接続によるＡＮＤ論理演算部によって構
成することができる。

【００２２】ビット判定回路の各組の出力に関する第２
層ＡＮＤ論理演算部はＭＯＳトランジスタの縦積みＡＮ
Ｄゲート回路により構成することができる。

【００２３】また、その第２層ＡＮＤ論理演算部は多入
力ＮＡＮＤあるいは多入力ＮＯＲゲート回路によって構
成することもできる。

【００２４】次に、ＡＮＤ論理演算回路は、ビット判定
回路の各組の出力に関する第２層ＡＮＤ論理演算部の動
作を有効とするイネーブル状態と、該ＡＮＤ論理演算部
の動作を無効とするデセイブル状態との二つの状態に制
御するイネーブル／デセイブル制御回路を備える構成と
することができる。

【００２５】また、複数の第２層ＡＮＤ回路の出力全て
の最上位層ＡＮＤ論理演算部としてＭＯＳトランジスタ
の縦積みＡＮＤゲート回路を備える構成とすることがで
きる。

【００２６】さらに、最上位層ＡＮＤ論理演算部となる
ＭＯＳトランジスタ縦積みＡＮＤゲート回路の出力ノー
ドをプリチャージするプリチャージ回路を備えることも
できる。

【００２７】このプリチャージ回路に加え、最上位層Ａ
ＮＤ論理演算部となるＭＯＳトランジスタ縦積みＡＮＤ
ゲート回路を構成するＭＯＳトランジスタ同士の接続ノ
ードを同期プリチャージするプリチャージ回路を備えて
も良い。

【００２８】これらプリチャージ回路と電源電位との間
にはレベルシフト回路を設けることもできる。

【００２９】さらに最上位層ＡＮＤ論理演算部となるＭ
ＯＳトランジスタ縦積みＡＮＤゲート回路の接地電位側
ノードと該接地電位との間に、出力ノードのプリチャー
ジ期間内にオフとなるＭＯＳトランジスタを挿入するこ
とができる。

【００３０】そして、各第２層ＡＮＤ回路を１ブロック
としたとき、その複数のブロックを基板上に一列状に配
置し、その各位置に、最上位縦積みＡＮＤゲート回路の
対応するＭＯＳトランジスタを配置することができる。

【００３１】

【作用】本発明によれば、複数のビット判定回路の出力
を階層構造の論理演算でＡＮＤを取るようにしたので、
その論理演算手段をトランジスタで構成する場合に素子
の縦列接続数を減少させることができ、その分だけ遅延
時間の短縮を図ることができ、一致検出信号出力のため
のタイミング制御信号を必要とせず、低消費電流のＡＮ
Ｄ論理形式で、高速に動作させることが可能となる。

【００３２】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。

【００３３】なお、本発明は、ｎビットのビット判定回
路を所定数の組に分割し、その組毎の出力についての論
理演算を末端層とし、かつ上記複数のビット判定回路全
ての出力についての論理演算を最上位層とする階層構造
のＡＮＤ論理演算回路とを備える構成を有し、その全体
像は図６に示すものとなるが、ここでは末端層から順に
説明して行くこととする。

【００３４】図１は本発明の一実施例に係る連想メモリ
の一致検出回路の末端層の基本回路構造を示すものであ
る。

【００３５】この図において、１・１，１・２は図１１
に示すビット判定回路と同じものである。ただし、ここ
では、これらビット判定回路１・１，１・２が直列に接
続されている。すなわち、ビット判定回路１・１の出力
ノードがビット判定回路１・２の低電位端に接続され
ており、両判定回路１・１，１・２のトランジスタ７・
１，８・１あるいはトランジスタ７・２，８・２の全て
がオンとなったときのみ両判定回路１・１，１・２の最
終出力ノードとなるビット判定回路１・２の出力ノード
がＧＮＤ電位と導通し、論理“０”となる。これによ
りＡＮＤ論理を構成しているものである。

【００３６】図２は図１に示す回路に同期式プリチャー
ジ回路を組込んだときの回路構造を示すものである。

【００３７】この図において、５・Ｄはデータ入力線５
・１，５・２の源になるデータ入力線、５・Ｒは同じく
リセット信号入力線である。

【００３８】データ入力線５・Ｄとデータ入力線５・１
との間にはインバータゲート１６とＮＡＮＤゲート１７
とインバータゲート１８との直列回路が挿入されてお
り、データ入力線５・Ｄ上のデータの反転値がデータ入
力線５・１に入力されるようになっている。データ入力
線５・Ｄとデータ入力線５・２との間にはＮＡＮＤゲー
ト１９とインバータゲート２０との直列回路が挿入さ
れ、データ入力線５・Ｄ上のデータそのままの値がデー
タ入力線５・２に入力されるようになっている。

【００３９】リセット信号入力線５・ＲはＮＡＮＤゲー
ト１７，１９の他方の入力端に接続され、このリセット
信号入力線５・Ｒ上に論理“０”が与えられることでデ
ータ入力線５・Ｄ上のデータ値に関わらずデータ入力線
５・１，５・２が両方とも論理“０”になり、トランジ
スタ８・１，８・２がオフになる。そのため、ノード
からＧＮＤ電位までの電流経路が遮断され、トランジス
タ９´によりノードがプリチャージされて論理“１”
に引上げられる。つまり、ノードのプリチャージがリ
セットに同期して行われるようになっている。

【００４０】図３は縦積みビット判定回路出力のＡＮＤ
論理演算を行う回路の構造を示すものである。

【００４１】この図において、１・１〜１・６は図１１
に示すビット判定回路１・１〜１・６と同じものであ
り、ここではビット判定回路１・１，１・２同士、ビッ
ト判定回路１・３，１・４同士、ビット判定回路１・
５，１・６同士がそれぞれ直列に接続されている。

【００４２】２１〜２３は縦積み判定回路出力のＡＮＤ
論理演算回路を形成するＰチャネル型ＭＯＳトランジス
タであって、トランジスタ２１のゲートはビット判定回
路１・１，１・２の出力ノードに接続され、トランジ
スタ２２のゲートはビット判定回路１・３，１・４の出
力ノードに接続され、トランジスタ２３のゲートはビ
ット判定回路１・５，１・６の出力ノードに接続され
ている。２４はプリチャージ用のＮチャネル型ＭＯＳト
ランジスタであり、このトランジスタ２４はトランジス
タ２１〜２３と直列に接続され、その接続点がプリチャ
ージの対象となる出力ノードとされている。このトラ
ンジスタ２４のゲートにはプリチャージ制御信号が入力
されるようになっており、プリチャージ期間においてト
ランジスタ２４のゲートに論理“０”が入力され、この
トランジスタ２４がオフ状態とされる。と同時に、各縦
積み判定回路のノードから論理“０”を出力させ、ト
ランジスタ２１〜２３をオン状態とすることでノード
が論理“１”に引上げられる。

【００４３】図４は縦積みビット判定回路出力のＡＮＤ
論理演算を行う回路の他の構造例を示すものである。

【００４４】この図に示すものはそのＡＮＤ論理演算を
ＮＯＲゲートにより達成しているもので、このゲートは
Ｐチャネル型ＭＯＳトランジスタ２５〜２７からなる縦
積み回路とＮチャネル型ＭＯＳトランジスタ２８〜３０
からなる並列回路とにより構成されている。ビット判定
回路１・１，１・２の出力ノードはトランジスタ２
５，２８のゲートに入力され、ビット判定回路１・３，
１・４の出力ノードはトランジスタ２６，２９のゲー
トに入力され、ビット判定回路１・５，１・６の出力ノ
ードはトランジスタ２７，３０のゲートに入力されて
いる。この構成により、各縦積み判定回路のノードか
ら論理“０”を出力させればトランジスタ２５〜２７が
オンとなり、トランジスタ２８〜３０がオフとなるた
め、ノードが論理“１”に引上げられる。よって、こ
の回路によれば図３に示す回路のようなプリチャージ制
御信号を必要としない。そのため、各種の制御論理を容
易に付け足すことができる。

【００４５】図５はその付足し論理の一例で図４に示す
回路にビット判定のイネーブル制御回路を追加した回路
構造を示すものである。連想メモリにおいては、比較対
象となるデータ全体のうち一部を比較せずに一致してい
るものとして扱うことが必要な場合があり、この制御回
路はこのようなケースに対応できるようにしたものであ
る。

【００４６】この図５において、本イネーブル制御回路
は、ノードのプリチャージ用Ｎチャネル型ＭＯＳトラ
ンジスタ３１及びＰチャネル型ＭＯＳトランジスタ３２
とイネーブル／デセイブル制御用データを記憶するＳＲ
ＡＭセルを形成するインバータ３３・１，３３・２、Ｎ
チャネル型ＭＯＳトランジスタ３５・１，３５・２とか
ら構成されている。３４・１，３４・２はビット線であ
る。

【００４７】トランジスタ３１はトランジスタ２８〜３
０の共通接続点とノードとの間に挿入され、トランジ
スタ３２はノードとＶcc電位との間に挿入されてお
り、これらトランジスタ３１，３２のゲートはＥ／ＤＥ
データ記憶ＳＲＡＭセルのノード´に接続されてい
る。

【００４８】これにより、このＳＲＡＭセルに論理
“０”が記憶されていれば、トランジスタ３１はオフ、
トランジスタ３２はオンとなり、ノードはトランジス
タ２５〜３０の状態に係わらず常に論理“１”となっ
て、“一致”と見做される状態となる。

【００４９】逆に、当該ＳＲＡＭセルに論理“１”が記
憶されていれば、容易に類推できるように、トランジス
タ３１はオン、トランジスタ３２はオフとなるため、ノ
ードの状態はトランジスタ２５〜３０の状態に委ねら
れることとなる。

【００５０】図６は以上の図１〜図５に示す思想を用い
て１列（２０ビット）分の一致検出回路を組んだ場合の
回路構成を示すものである。

【００５１】この図において、１・１〜１・２０は各ビ
ット判定回路であり、ビット判定回路１・１，１・２同
士、１・３，１・４同士、１・５，１・６同士、１・
７，１・８同士、１・９，１・１０同士、１・１１，１
・１２同士、１・１３，１・１４同士、１・１５，１・
１６同士、１・１７，１・１８同士、１・１９，１・２
０同士がそれぞれ縦積み状態に接続され、それぞれ階層
ＡＮＤ論理の末端階層をなしている。

【００５２】次に、符号Ｂ１〜Ｂ４は当該階層ＡＮＤ論
理の中間階層を形成するブロックであって、ブロックＢ
１はビット判定回路１・１〜１・４、ブロックＢ２はビ
ット判定回路１・５〜１・８、ブロックＢ３はビット判
定回路１・９〜１・１４、ブロックＢ４はビット判定回
路１・１５〜１・２０、のそれぞれにおける判定結果の
ＡＮＤ論理を取るものとなる。

【００５３】ブロックＢ１は、Ｐチャネル型ＭＯＳトラ
ンジスタ３６，３７及びＮチャネル型ＭＯＳトランジス
タ３８，３９から形成されるＮＯＲゲートと、ＳＲＡＭ
セル４０、Ｐチャネル型ＭＯＳトランジスタ４１及びＮ
チャネル型ＭＯＳトランジスタ４２からなるイネーブル
制御回路とを備えている。トランジスタ３６，３８のゲ
ートはビット判定回路１・１，１・２の縦積み回路出力
ノードに接続され、トランジスタ３７，３９のゲート
はビット判定回路１・３，１・４の縦積み回路出力ノー
ドに接続されている。トランジスタ３６，３７はノー
ドとＶcc電位との間に直列に接続され、トランジスタ
３８，３９はノードとＧＮＤ電位との間に並列に接続
されている。トランジスタ４１はノードとＶcc電位と
の間に挿入され、トランジスタ４２はトランジスタ３
８，３９の共通接続点とノードとの間に挿入され、そ
れらトランジスタ４１，４２のゲートにＳＲＡＭセル４
０のイネーブル制御用データ出力ノードが接続されてい
る。よって、このブロックＢ１は、図５に示す回路を４
ビット用に構成した場合の回路構造を持っている。

【００５４】ブロックＢ２は、Ｐチャネル型ＭＯＳトラ
ンジスタ４３，４４及びＮチャネル型ＭＯＳトランジス
タ４５，４６から形成されるＮＯＲゲートと、ＳＲＡＭ
セル４７、Ｐチャネル型ＭＯＳトランジスタ４８及びＮ
チャネル型ＭＯＳトランジスタ４９からなるイネーブル
制御回路とを備えている。トランジスタ４３，４５のゲ
ートはビット判定回路１・５，１・６の縦積み回路出力
ノードに接続され、トランジスタ４４，４６のゲート
はビット判定回路１・７，１・８の縦積み回路出力ノー
ドに接続されている。トランジスタ４３，４４はノー
ドとＶcc電位との間に直列に接続され、トランジスタ
４５，４６はノードとＧＮＤ電位との間に並列に接続
されている。トランジスタ４８はノードとＶcc電位と
の間に挿入され、トランジスタ４９はトランジスタ４
５，４６の共通接続点とノードとの間に挿入され、そ
れらトランジスタ４８，４９のゲートにＳＲＡＭセル４
７のＥ／ＤＥデータ出力ノードが接続されている。よっ
て、このブロックＢ２も、図５に示す回路を４ビット用
に構成した場合の回路構造を持つものとなっている。

【００５５】ブロックＢ３は、Ｐチャネル型ＭＯＳトラ
ンジスタ５０〜５２及びＮチャネル型ＭＯＳトランジス
タ５３〜５５から形成されるＮＯＲゲートと、ＳＲＡＭ
セル５６、Ｐチャネル型ＭＯＳトランジスタ５７及びＮ
チャネル型ＭＯＳトランジスタ５８からなるイネーブル
制御回路とを備えている。トランジスタ５０，５５のゲ
ートはビット判定回路１・１３，１・１４の縦積み回路
出力ノードに接続され、トランジスタ５１，５４のゲ
ートはビット判定回路１・１１，１・１２の縦積み回路
出力ノードに接続され、トランジスタ５２，５３のゲ
ートはビット判定回路１・９，１・１０の縦積み回路出
力ノードに接続されている。トランジスタ５０〜５２
はノードとＶcc電位との間に直列に接続され、トラン
ジスタ５３〜５５はノードとＧＮＤ電位との間に並列
に接続されている。トランジスタ５７はノードとＶcc
電位との間に挿入され、トランジスタ５８はトランジス
タ５３〜５５の共通接続点とノードとの間に挿入さ
れ、それらトランジスタ５７，５８のゲートにＳＲＡＭ
セル５６のイネーブル制御用データ出力ノードが接続さ
れている。よって、このブロックＢ３は、図５に示す回
路と同じ６ビット用の回路構造を持つものとされてい
る。

【００５６】ブロックＢ４は、Ｐチャネル型ＭＯＳトラ
ンジスタ５９〜６１及びＮチャネル型ＭＯＳトランジス
タ６２〜６４から形成されるＮＯＲゲートと、ＳＲＡＭ
セル６５、Ｐチャネル型ＭＯＳトランジスタ６６及びＮ
チャネル型ＭＯＳトランジスタ６７からなるイネーブル
制御回路とを備えている。トランジスタ５９，６４のゲ
ートはビット判定回路１・１９，１・２０の縦積み回路
出力ノードに接続され、トランジスタ６０，６３のゲ
ートはビット判定回路１・１７，１・１８の縦積み回路
出力ノードに接続され、トランジスタ６１，６２のゲ
ートはビット判定回路１・１５，１・１６の縦積み回路
出力ノードに接続されている。トランジスタ５９〜６
１はノードとＶcc電位との間に直列に接続され、トラ
ンジスタ６２〜６４はノードとＧＮＤ電位との間に並
列に接続されている。トランジスタ６６はノードとＶ
cc電位との間に挿入され、トランジスタ６７はトランジ
スタ６２〜６４の共通接続点とノードとの間に挿入さ
れ、それらトランジスタ６６，６７のゲートにＳＲＡＭ
セル６５のイネーブル制御用データ出力ノードが接続さ
れている。よって、このブロックＢ４も、図５に示す回
路と同じ６ビット用の回路構造を持つものである。

【００５７】６８〜７１は階層ＡＮＤ論理の最上位を構
成するＮチャネル型ＭＯＳトランジスタ、７２はメモリ
本体部のＳＲＡＭセル、７３はプリチャージ用のＰチャ
ネル型ＭＯＳトランジスタ、７４はコントロール信号出
力用のインバータである。

【００５８】トランジスタ６８のゲートはブロックＢ１
のノードに接続され、トランジスタ６９のゲートはブ
ロックＢ２のノードに接続され、トランジスタ７０の
ゲートはブロックＢ３のノードに接続され、トランジ
スタ７１のゲートはブロックＢ４のノードに接続され
ている。これらトランジスタ６８〜７１とプリチャージ
用のトランジスタ７３とが縦積み状に接続され、その接
続点は一致検出信号の出力ノードとされ、インバータ
７４は、このノードとＳＲＡＭセル７２との間に接続
されている。このインバータ７４の出力はＳＲＡＭセル
７２へのワード線に直結される。

【００５９】以上のような構成において、ノードは論
理“１”にプリチャージされている。そして、ブロック
Ｂ１〜Ｂ４の全てにおいて指定内容と記憶内容とが一致
し、全てのノードから論理“１”が出力されると、最
上位層の全てのトランジスタ６８〜７１がオンとなり、
ノードが論理“０”へディスチャージされ、インバー
タ７４から論理“１”が出力されて、ＳＲＡＭセル７２
のスイッチングトランジスタがオンとなり、当該セル７
２が選択されることとなる。

【００６０】このように本実施例の回路によれば、一致
検出信号の出力のためにタイミング制御信号を必要とし
ない。

【００６１】また、連想メモリの１つの利用法としてア
ドレス変換バッファまたはＴＬＢ(Translation look-as
ide buffer）として用いられる場合があり、その場合は
一致検出信号の遷移に伴い、対応するエントリのＳＲＡ
Ｍにアクセスするモードとなる。その際、本実施例によ
れば、アクセスされるＲＡＭのラインは無いか、もしく
は１本に限られ、大幅な消費電力の制限につながる。

【００６２】そして、ここではＡＮＤ論理を３階層に分
割したが、ビット数の増大とともにその分割数を増やす
ことも可能である。しかし、一致検出線の配線数の増大
を考えると４段構成は現実的ではない。本実施例では３
段階の分割数であり、ＬＳＩチップの３層配線構造を有
効活用することで面積の縮小を図ることができる。

【００６３】図７は図６に示す回路のチップ上での良好
なレイアウト例を示すものである。よって、図中の各素
子・配線の位置はチップ上の位置に相当する。

【００６４】まず、図６に示す回路はＡＮＤ論理の第２
層目のブロックとして４個のブロックＢ１〜Ｂ４を有し
ているが、図７（ａ）はそのうち一例としてブロック６
０３を示している。それぞれこのような配置を持つブロ
ックＢ１〜Ｂ４が図７（ｂ）に示すように一列上に配置
され、その各ブロックＢ１〜Ｂ４内に、それぞれ対応す
る最上位層のトランジスタ６８〜７１が配置される。そ
の結果、各トランジスタ６８〜７１と各ブロックＢ１〜
Ｂ４のノードとの接続のたいめの配線が短くて済むと
ともに、トランジスタ６８〜７１が一直線上に配列され
ることとなり、これらトランジスタ６８〜７１同士の接
続にための配線の引回しが不要になり、仮に引回しを行
った場合の配線の端部での集中を防ぐことができ、チッ
プ上での占有面積の大幅縮小を図ることができることと
なる。

【００６５】図８はチャージシェアを防ぐための一致線
プリチャージ回路の一具体例を示すものである。

【００６６】この図において、７７・１〜７７・ｎはノ
ードと接地との間に縦積みされた最上位層のＡＮＤ論
理を構成するＮチャネル型ＭＯＳトランジスタであり、
これらのトランジスタ７７・１〜７７・ｎの各接続点に
はＰチャネル型ＭＯＳトランジスタ７８・１〜７８・(n
-1) のドレインが接続され、そのソースの共通接続点と
Ｖcc電位との間にはゲートとソースが短絡されたＮチャ
ネル型ＭＯＳトランジスタ７９が挿入されている。トラ
ンジスタ７８・１〜７８・(n-1) のゲートにはトランジ
スタ７２のゲートへのプリチャージ制御信号と同じ信号
が入力されるようになっており、これによって、ノード
がプリチャージされるとき、同時にトランジスタ７７
・１〜７７・ｎの接続点がトランジスタ７９のしきい値
分だけＶcc電位より下がった電位まで充電されることと
なる。なお、このとき、トランジスタ７７・１〜７７・
ｎがオフ状態にされることは言うまでもない。

【００６７】図９は一致線プリチャージ回路の他の具体
例を示すものである。

【００６８】この図に示すものは図８に示す回路からト
ランジスタ７９を除いたものに相当し、よって、ここで
は、トランジスタ７７・１〜７７・ｎの各接続点はノー
ドと同じくＶcc電位まで引上げられる。この場合、接
地電位に最も近いトランジスタ７７・１のみオフ状態で
あれば、他のトランジスタ７７・２〜７７・ｎはオン状
態になっていても差支えない。また、この場合、トラン
ジスタ７７・１〜７７・ｎの接続点のプリチャージレベ
ルは各個独立に設定することができる。

【００６９】図１０は一致線プリチャージ回路の更に他
の具体例を示すものである。

【００７０】この図に示す回路は、図９に示す回路から
トランジスタ７８・１〜７８・(n-1）を除き、トランジ
スタ７７・１と接地との間にトランジスタ８０を挿入
し、そのゲートにトランジスタ７２のゲートへのプリチ
ャージ制御信号を与え、ノードのプリチャージにあた
って、トランジスタ７７・１〜７７・ｎが全てオンされ
ている構成にしたものである。

【００７１】

【発明の効果】以上説明したように本発明によれば、複
数のビット判定回路の出力を階層構造の論理演算でＡＮ
Ｄを取るようにしたので、その論理演算手段をトランジ
スタで構成する場合に素子の縦列接続数を減少させるこ
とができ、その分だけ遅延時間の短縮を図ることがで
き、一致検出信号出力のためのタイミング制御信号は必
要とせず設計容易でかつ低消費電力のＡＮＤ論理形式で
高速に動作させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る連想メモリの一致検出
回路の末端層の基本回路構造を示す回路図。

【図２】図１に示す回路に同期式プリチャージ回路を組
込んだときの回路構造を示す回路図。

【図３】縦積みビット判定回路出力のＡＮＤ論理演算回
路の構造を示す回路図。

【図４】縦積みビット判定回路出力のＡＮＤ論理演算回
路の他構造を示す回路図。

【図５】図４に示す回路にビット判定のイネーブル制御
回路を追加した回路構造を示す回路図。

【図６】図１〜図５に示す思想を用いて１列（２０ビッ
ト）分の一致検出回路を組んだ場合の回路構成を示す回
路図。

【図７】図６に示す回路のチップ上での良好なレイアウ
ト例を示す平面図。

【図８】一致線プリチャージ回路の一具体例を示す回路
図。

【図９】一致線プリチャージ回路の他具体例を示す回路
図。

【図１０】一致線プリチャージ回路の更に他の具体例を
示す回路図。

【図１１】従来の連想記憶装置におけるエントリ毎のＯ
Ｒ論理一致検出回路の構成を示す回路図。

【図１２】図１１に示す回路に使用されるタイミング制
御出力回路の構成を示す回路図。

【図１３】従来の連想記憶装置におけるエントリ毎のＡ
ＮＤ論理一致検出回路の構成を示す回路図。

【符号の説明】１・１〜１・２０ビット判定回路２・１，２・２一致検出用データ記憶ＳＲＡＭセルの
インバータ３ワード線４・１，４・２ビット線５・１，５・２データ入力線６・１，６・２セル選択スイッチング用ＭＯＳトラン
ジスタ７・１，７・２，８・１，８・２コンパレータを形成
するＭＯＳトランジスタ２１〜２３第２層ＡＮＤ論理演算部となるＦＥＴ縦積
みＡＮＤゲート回路を形成するＭＯＳトランジスタ２４第２層ＡＮＤ論理演算出力ノードプリチャージ用
トランジスタ２５〜３０，３６〜３９，４３〜４６，５０〜５５，５
９〜６４第２層ＡＮＤ論理演算部となるＮＯＲゲート
回路を形成するＭＯＳトランジスタ３１，３２第２層イネーブル制御のスイッチング用Ｍ
ＯＳトランジスタ３３・１，３３・２第２層イネーブル制御用データ記
憶ＳＲＡＭセルのインバータ３４・１，３４・２ビット線３５・１，３５・２セル選択スイッチング用ＭＯＳト
ランジスタ４０，４７，５６，６５第２層イネーブル制御用デー
タ記憶ＳＲＡＭセル４１，４２，４８，４９，５７，５８，６６，６７第
２層イネーブル制御のスイッチング用ＭＯＳトランジス
タ６８〜７１，７７・１〜７７・ｎ最上位層（第３層）
ＡＮＤ論理演算部となるＦＥＴ縦積みＡＮＤゲート回路
を形成するＭＯＳトランジスタ７２メモリ本体部のＳＲＡＭセル７３最上位層出力ノードのプリチャージ用トランジス
タ７４バッファ用インバータ７５・１，７５・２ビット線７６ワード線７８・１〜７８・(n-1) 縦積みＭＯＳトランジスタ同
士の接続ノードプリチャージ用ＭＯＳトランジスタ７９レベルシフト用ＭＯＳトランジスタ最下位層（第１層）ＡＮＤ論理演算部となるビット
判定回路の縦積み接続ノード最下位層（第１層）出力ノード第２層出力ノード最上位層（第３層）出力ノード

Claims

【特許請求の範囲】

【請求項１】メモリ本体部に記憶されている内容の一部
と等しいデータの各ビット毎に設けられ、それぞれ対応
するビットの内容を記憶し、その記憶内容と入力内容と
の一致・不一致を判定する複数のビット判定回路と、該複数のビット判定回路を所定数の組に分割し、その組
毎におけるＡＮＤ論理演算部を最下位層とし、かつ前記
複数のビット判定回路全てについてのＡＮＤ論理演算部
を最上位層とする階層構造を有するＡＮＤ論理演算回路
とを備えている連想メモリの一致検出回路。
【請求項２】各組におけるビット判定回路の直列接続に
よるＡＮＤ論理演算部が階層構造の最下位層を形成して
いることを特徴とする請求項１記載の連想メモリの一致
検出回路。
【請求項３】ビット判定回路の各組の出力に関する第２
層ＡＮＤ論理演算部としてＭＯＳトランジスタの縦積み
ＡＮＤゲート回路を備えている請求項１、２のうちいず
れか１項記載の連想メモリの一致検出回路。
【請求項４】ビット判定回路の各組の出力に関する第２
層ＡＮＤ論理演算部として多入力ＮＡＮＤあるいは多入
力ＮＯＲゲート回路を備えている請求項１、２のうちい
ずれか１項記載の連想メモリの一致検出回路。
【請求項５】ビット判定回路の各組の出力に関する第２
層ＡＮＤ論理演算部の動作を有効とするイネーブル状態
と、該ＡＮＤ論理演算部の動作を無効とするデセイブル
状態との二つの状態に制御するイネーブル／デセイブル
制御回路を備えている請求項１〜４のうちいずれか１項
記載の連想メモリの一致検出回路。
【請求項６】ビット判定回路の各組の出力に関する第２
層ＡＮＤ論理演算部として複数の第２層ＡＮＤ回路を有
し、その出力全ての最上位層ＡＮＤ論理演算部としてＭ
ＯＳトランジスタの縦積みＡＮＤゲート回路を備えてい
る請求項１〜５のうちいずれか１項記載の連想メモリの
一致検出回路。
【請求項７】最上位層ＡＮＤ論理演算部となるＭＯＳト
ランジスタ縦積みＡＮＤゲート回路の出力ノードをプリ
チャージするプリチャージ回路を備えている請求項６記
載の連想メモリの一致検出回路。
【請求項８】最上位層ＡＮＤ論理演算部となるＭＯＳト
ランジスタ縦積みＡＮＤゲート回路を構成するＭＯＳト
ランジスタ同士の接続ノードを最終出力ノードと同期し
てプリチャージするプリチャージ回路を備えている請求
項７記載の連想メモリの一致検出回路。
【請求項９】最上位層ＡＮＤ論理演算部となるＭＯＳト
ランジスタ縦積みＡＮＤゲート回路の最終出力ノード及
びＭＯＳトランジスタ同士の接続ノードのプリチャージ
回路と電源電位との間にレベルシフト回路を備えている
請求項８記載の連想メモリの一致検出回路。
【請求項１０】最上位層ＡＮＤ論理演算部となるＭＯＳ
トランジスタ縦積みＡＮＤゲート回路の接地電位側ノー
ドと該接地電位との間に、出力ノードのプリチャージ期
間内にオフとなるＭＯＳトランジスタが挿入されている
請求項６〜９のうちいずれか１項記載の連想メモリの一
致検出回路。
【請求項１１】複数の中間層ＡＮＤ回路各々を１ブロッ
クとしたときの複数のブロックが基板上に一列状に配置
され、その各位置に、最上位縦積みＡＮＤゲート回路の
対応するＭＯＳトランジスタが配置されていることを特
徴とする請求項６〜１０のうちいずれか１項記載の連想
メモリの一致検出回路。