JP2009009695A - Ｃａｍ、ｃａｍ内で使用するためのダミー一致線チェーン、およびコアセル - Google Patents

Abstract

【課題】大容量の内容参照メモリのために合理的なアレイのアスペクト比を達成するのに必要な、２次元復号を実現する。
【解決手段】２次元復号は、物理的な１行あたり多数の一致線を有することによって達成される。これらの一致線は物理的に、アレイのコアセルの上の、上部金属層内で経路付けされる。結果として得られる大容量内容参照メモリにおける電力消費を制限するために、一致機能は、１ワードあたり２つ以上のＮＡＮＤチェーンによって実現される。これらチェーンのプリチャージおよび評価を達成するための手段、ならびに、タイミング情報を提供するためのダミーチェーンを実現するための手段もまた開示される。
【選択図】図２

Description

この発明は、内容参照メモリ（ＣＡＭ）に関する。

ＣＡＭは、データがその物理的な位置ではなくその内容に基づいて選択されるメモリである。この機能は多くの応用に有益であり、特に、長い識別語から短めの語へのマッピングの目的で、探索を行なう際に有益である。このような動作は、非同期転送モード（ＡＴＭ）アドレス変換等の、多くの電気通信機能に必要とされる。

米国特許番号第５，２８９，４０３号は、ダミー列およびダミー行を使用してＮＯＲ一致線ＣＡＭに自己タイミングを与える手段を開示している。ダミー列とダミー行との交点におけるビットは常に不一致であり、これに対し、その行内の他のすべてのセルは常に一致する。これにより、ダミー一致線上に可能な限り最も遅い不一致条件が生成される。その後この信号は、後続の事象のタイミングを取り、かつ、他のすべての一致線を判定するためのクロックを生成する。

米国特許番号第５，４５３，９４８号は、一致線の低電力の実現を開示する。ここでは、一致線はＮＯＲではなく、直列のチェーンとして実現される。

米国特許番号第５，４５５，７８４号は、個々の記憶セルが２つのＥＥＰＲＯＭデバイスの直列の組合せを含むＣＡＭを開示する。（１ビットあたり１つの）これらのセルを直列に接続してＣＡＭの１ワードを形成することで、直列の一致線のチェーンができる。プログラミングの結果シフトされたトランジスタのしきい値電圧は、ＥＥＰＲＯＭデバイスをエンハンスメントモードのトランジスタまたはデプレッションモードのトランジスタのいずれかとして動作させる。このため、両方のデバイスをデプレッションモードにすることにより、「ドントケア」を記憶させることが可能になる。

米国特許番号第５，４６９，３７８号は、直列の一致線のチェーンを開示する。

先行技術のＣＡＭの大半は、ダイナミックワイヤードＮＯＲ一致線プルダウンを用いて、高速で動作する。しかし、先行技術の回路構造は、不一致のワードに関連する一致線に遷移が生じ、一致するワードに関連する一致線上には遷移が起こらないようにする。一致の数は不一致の数よりもはるかに小さいため、ワイヤードＮＯＲ一致線ＣＡＭにとって、遷移の数、およびしたがって電力消費は過剰なものとなる。

（発明の概要）
この発明は、たとえばＡＴＭアドレス変換テーブルの応用にとって、十分な容量を有するＣＡＭを実現することを意図する。先行技術として知られる技術が不完全なのは、アーキテクチャおよび回路の双方の限界による。
この発明によって対処される設計上の問題の２つは、
（ｉ）大容量のメモリのために合理的なアレイのアスペクト比を達成するのに必要な、２次元復号を実現することと、
（ｉｉ）大容量ＣＡＭの全体の内容を同時にサーチしながらも低電力消費を達成すること、である。

２次元復号を実現するためには、物理的な１行内に多数のワードが存在しなければならない。これは、（ａ）多数のワード間で一致線を共有するか、または（ｂ）物理的な行１行につき多数の一致線を有するかのいずれかにより達成することが可能である。この発明においては、２番目の方法を選択した。

この発明の最も一般的な観点に従って、以下の特徴を含むＣＡＭが提供される。すなわち、ＣＡＭは、ｗ個のワードの一致手段を含み、各ワードはｉ個のセグメント化された一致線チェーンを含み、各一致線チェーンは一致線によってチェーン接続されるｂ／ｉ個のコアセルを含み、各コアセルはデータを記憶するための手段を含む。ここでｗ、ｉおよびｂは整数である。ＣＡＭはさらに、それぞれの行の一致線チェーンを論理的に結合するための論理手段と、論理手段からの出力に基づいてサーチ結果を出力するための符号化手段とを含む。

たとえば、その論理手段はＮＡＮＤ回路手段を含む。このＮＡＮＤ回路がダイナミックＮＡＮＤ回路である場合には、電力消費は低下する。ＣＡＭはさらに、チェーン上のデータ信号の遷移を感知するための手段を含んでもよい。ＣＡＭ内では、セルのアレイは鏡映的に配向されるセグメントの対であり、このため、それらの出力は互いに向き合い、それら２つのセルアレイからの２つの部分一致結果を論理手段によって論理的に組合せることが容易となる。

ＣＡＭはダミーワードを用いる場合があるが、ダミー列を用いることはない。また、ダミーワードは不一致ではなく一致をモデル化する。ＣＡＭ内のワードは、１セグメントにつき１一致線チェーンの、複数のセグメントに分割される。ＣＡＭは、純粋に電圧を感知する手段を使用する。

（詳細な説明）
先行技術のＣＡＭの大半はワイヤードＮＯＲ一致線を用いるが、これを図１に示す。図１を参照して、ｗ（＝４）ワード×ｂ（＝４）ビットの１チップＣＡＭは、ｗ行およびｂ列を有するＣＡＭとして実現される。このメモリアレイは、ｗ×ｂ（＝１６）個のメモリコアセル１１０を含み、セル各々は一致線１１２と、ビット線１１４の対との交点に位置する。ビット線１１４の対は、２ビットのデータではなく１ビットを表わす差動データを搬送する。各コアセル１１０は１ビットのデータを記憶するよう動作し、そのビット記憶能力に加えて、１ビット比較（論理排他的ＮＯＲ（ＸＮＯＲ））演算を行なうことが可能である。図１において、あるワードに属するセル１１０は、論理ＮＯＲの形でそのワードの一致線１１２に接続する。

差動データのためのビット線１１４は参照ワード記憶およびビット線ドライバ１１６に接続されるが、これは、ＣＡＭの内容をロードするために、およびサーチ参照ワードのために、入力データＤを受取る。アレイのコアセル１１０内に記憶されたデータは、ビット線１１４上に参照ワードを与えることによってサーチされる。

サーチ動作においてビット線１１４の対上に差動データがアサートされると、コアセル１１０は記憶されたデータビットを差動データ（参照データ、または、被比較データの１ビットとしても知られる）と比較する。記憶されたデータが参照データと等しくない場合には、コアセル１１０は（論理ハイ状態にプリチャージされている）一致線１１２をロー状態に引下げる。記憶されたデータが参照データと等しい場合には、セル１１０はそれに接続されている一致線１１２に何ら影響を与えることはない。ワード内のｂ個のすべてのコアセル１１０は一致線１１２に同様に接続されているため、そのワード内のいずれかのビットが対応する参照ビットと等しくない（すなわち不一致である）場合に、一致線１１２はローに引下げられる。一致線１１２が論理ハイ状態を保つのは、そのワード内のすべてのビットが参照データに等しい場合に限られる。

ＣＡＭはエンコーダ１１８を含み、これは、サーチ動作の結果を表わす３つの出力を生成する。ｗ個のワードのいずれかが参照データと一致するデータを記憶している場合には、ヒット信号ｈｉｔが論理ハイ状態にアサートされる。この一致するワードの２進アドレスが符号化されて、アドレス信号ｓａが出力される。複数のワードが参照データに一致する場合には、多重一致信号ｍｕｌｔが論理ハイ状態にアサートされる。この場合、エンコーダ１１８から出力されるアドレスｓａは、（ａ）無効な結果、（ｂ）多数の一致のうちの１つの位置を表わす１アドレス、または（ｃ）一致したワードの各々の位置を表わす出力のシーケンスを生成する。ただし、用途によっては、「ｍｕｌｔ」の結果は必要ではない。

上のＣＡＭとは別に、時分割比較器と、各コアセル上に延びる多数の一致線とを有する大容量のＣＡＭが考えられる。このＣＡＭは、ダイナミックワイヤードＮＯＲ一致線プルダウンを用い、また、コアセル内に位置するのではなく多数のワード間で時分割共有される１ビット比較器を含む。この回路構造は、不一致のワードに接続する一致線に遷移が生じ、一致するワードには遷移が生じないようにする。

一致は、１つのみ、または多くともほんの２〜３しか生じないと考えられるため、ＮＯＲ一致線にとって、遷移の数および結果としての電力消費は過剰なものである。

図２は、この発明の一実施例に従ったＣＡＭを示す。図２を参照して、各々が１行を占めるｗ（＝４）ワードが示され、各々はｂ（＝８）ビットおよびｂ（＝８）個のコアセル２１０を有する。ワードは２つに分割され、各ハーフワード上の一致の結果が組合せられる。２分割されたワード各々が、４行×４列のアレイを備える。このアレイは１６個のコアセル２１０を含み、その各々は、一致線２１２と、１ビットを表わす差動データを搬送するビット線２１４の対との交点に位置する。差動データのためのビット線２１４は参照ワード記憶およびビット線ドライバ２１６に接続され、これは、ＣＡＭの内容をロードするために、および、サーチ参照ワードのために、入力データＤを受取る。アレイのコアセル２１０内に記憶されたデータは、ビット線２１４上に参照ワードを与えることによってサーチされる。

各コアセル２１０は、１ビットのデータを記憶するよう動作し、また、そのビット記憶能力に加えて、１ビット比較（論理排他的ＮＯＲ（ＸＮＯＲ））演算を実行することが可能である。図２において、あるワードに属するセル２１０はそのワードの一致線２１２に、論理ＮＡＮＤの形で接続される。各ワードのコアセル２１０はそれぞれの対応の一致線２１２内でチェーン接続される。各チェーンの一方の端部はインバータ２１８に接続する。チェーンの他方端部は、論理０の端子に接続される。インバータ２１８の出力はＡＮＤゲート２２０に接続される。ＡＮＤゲート２２０の出力は「ワード一致線」２２４と称され、これはエンコーダ２２２に接続される。

図２において、（各ハーフワード内の）接続は論理ＮＡＮＤの形である。一致線２１２は、ハーフワード内のすべてのビットが参照データに等しい場合に限り、下方への遷移を有する。したがって、一致線２１２のための接地への経路は並列ではなく直列（「一致線チェーン」）であり、この経路は、不一致ではなく一致が生じた場合に導通する（すなわち、回路が閉じられる）。

この技術の利点は、各サーチ動作において、はるかに少ない数の一致線２１２に遷移が生じることによる。すなわち、図１に示した先行技術の回路においては不一致ごとに１つの遷移であったものが、図２に示されるこの実施例においては、遷移は１一致につき１つである。これにより、電力消費は大いに減じられ、より大きな記憶容量の実現が可能となる。ワードを２分割することにより、ＮＡＮＤチェーンの長さが短くなり、したがって速度が増す。

図２に示すＣＡＭの実施例はまた、多数のワード一致線２２４のためにコアセルの上方の上部金属層を用いることにより、物理的１行内に多数のワードを位置付ける手段を含む。これはさらに、実現され得る記憶容量を増す。

このＣＡＭは、サーチ動作の結果を表わす３つの出力信号、ｈｉｔ、ｓａおよびｍｕｌｔを生成する。これらはすべて、エンコーダ２２２によって生成され得る。ヒット信号ｈｉｔは、ｗ個のワードのうちいずれかが参照データに一致するデータを記憶している場合に論理ハイ状態にアサートされる。この一致するワードの２進アドレスは符号化されて、アドレス信号ｓａが生成される。複数のワードが参照データに一致する場合には、多重一致信号ｍｕｌｔが論理ハイ状態にアサートされる。この場合、エンコーダ２２２から出力されるアドレスｓａは、（ａ）無効な結果、（ｂ）多数の一致のうちの１つの位置を表わす１アドレス、または（ｃ）一致するワードのうち各々のワードの位置を表わす出力のシーケンスを生成することが可能である。

図２に示すＣＡＭは、ＮＯＲ一致線に等しい機能を有する低電力回路を用いる。ＮＯＲの論理的等価物とは、図３に示すＮＯＴ−ＡＮＤである。したがってこれは、不一致であるビットがないかどうかをチェックして論理ｍｌ＝一致を生成するのではなく、代わりに、すべてのビットが一致するかどうかをチェックして（その場合にはプルダウンとなる）、論理ｍｌｎ＝一致を生成することが可能である。ブール実現のこの選択によって、（遷移が一致の場合にしか生じないため）遷移の数ははるかに減じられ、かつしたがって、電力消費が低下する。残念なことに、ダイナミックＮＡＮＤがダイナミックＮＯＲよりも低速であることは明らかである。これは、大きいワード（ｂ＞１６）の場合に特に当てはまる。これに対し、そのような長いプルダウンチェーンによって引起こされる遅延は、「低速」（＜１００ＭＨｚ）の応用に関しては特に、進んだＣＭＯＳ技術においては許容可能となる。しかしながら、この遅延を減じるために何らかの手段を講じることは有益であろう。これは、ワードを、１セグメントあたり１直列チェーンの数、ｉ＝２のセグメントに分割して、それらの結果を図４に示すように組合わせることによって、容易に実現される。これは、高速および大きいワードという現時点の設計目標を満たすものである。

第１段の各ＮＡＮＤがダイナミックゲートとして実現される場合、部分語の一致によって遷移がより多く生じかつ電力がより高くなる結果に繋がることは明らかである。したがって、これは連続した電力と速度のトレードオフに繋がる。すなわち、ワードがより多くのセグメントに分割されるほど、速度および電力が高くなり、この場合速度と電力の双方における論理の極端はＮＯＲである。低速度および低電力の他方の極端は単一のＮＡＮＤチェーンであり、これもやはり望ましくない。セグメント化を実現する最も簡単な方法は、ｉ＝２のチェーンに分割することであるため、これを実施例として図５（Ａ）、図６（Ａ）および図７（Ａ）に示す。

図５（Ａ）は、２つのセグメント（２つのチェーン）からなる一致線回路を示す。これは、図２に示されるＣＡＭ内で使用される。図５（Ｂ）は、第１のセグメント（チェーン）５２２および第２のセグメント（チェーン）５２４を概念的に示す。図５（Ａ）を参照して、コアセルとともに、一致線チェーンのＮチャネルＦＥＴが明確に示される。一致線チェーンの各々はインバータ２１８に接続され、２つのインバータ２１８の各出力はＡＮＤゲート２２０に接続される。ワードは２分割されており、第２のチェーン５２４は第１のチェーン５２２の鏡映的に配向されて、それらは互いに結び付けられ、したがってそれらの出力は互いに向き合う。図５（Ａ）において、チェーンは物理的にプルダウンチェーンとして実現されており、ＧＮＤ（すなわちＶＳＳ）接続がチェーンの出力と反対側の端部で使用される。これに代えて、このチェーンは物理的にプルアップチェーンとして実現することも可能であり、この場合、電源（すなわちＶＤＤ）接続がチェーンの出力の反対側の端部に使用され、インバータは論理的に取除かれる。

ワード一致線はエンコーダに経路付けされなければならない。エンコーダにおいては、実際の物理的アドレス情報が、上述のように、かつ図２に示すように、一致情報から導出される。この経路付けは、最も簡単な方法としては、コアセルの上方の、利用可能な最上層の金属層内で行なわれる。図６（Ａ）においては、これが１ワードについて行なわれる。ここではエンコーダ（図示せず）は右側にあるものと仮定する。これを拡張することにより、各コアセル上に多数の一致線を設けて、同じエンコーダに隣接して多数のワードの列を設けることが可能である。これを図６（Ｂ）に示す。これらの複数のユニットを垂直方向に積重ねることによって、４ワードの倍数の容量を達成することが可能である。

各コアセル上のワード一致線の数（実際には、エンコーダに最も近いコアセル上のワード一致線の数）がｍである場合には、エンコーダが介在することなくｍ個のワードが互いに隣接して存在する。図７（Ａ）および図７（Ｂ）に示すように、単一のエンコーダに限定されることはない。１行につき、各エンコーダに関連して２・ｍ個のワードが存在する。

エンコーダの数がｅである場合、１行につき２・ｍ・ｅ個のワードが存在する。行の数がｒであれば、アレイは２・ｍ・ｅ・ｒ個のワードの容量を有する。ｅ個のエンコーダの出力は、図７（Ｂ）に示されるアレイの物理的底部または頂部で組合せられ得る。

もし１ワードをちょうどｉ＝２個のセグメントに分割するのではなくｉ＞２のセグメントに分割する場合には、図５（Ａ）および図５（Ｂ）に示すような回路の出力は、真のワード一致線ではなく部分ワードの結果を表わす。これら部分ワードの結果は、図８（Ａ）および図８（Ｂ）に示すように、エンコーダのすぐ近くに隣接して組合せられ得る。

パラメータを以下にまとめる：・各コアセル上に延びるワード一致線の数はｍである・各コアセル上に延びるワード一致線および部分ワードの結果線の合計数はｉ・ｍ／２である（ここで、ｉは偶数であると仮定するが、奇数でもあり得ることを指摘しておく）
・物理的１行あたりのワード一致線の数、すなわち、物理的１行あたりのワードの数は、２・ｍ・ｅである・各行あたりの、各エンコーダへの入力の数は２・ｍである。

図９は、図２に示すＣＡＭのメモリコアセル２１０の一例を示す。図９に示すコアセルはトランジスタレベルのコアセルである。このセルは、２つの静的記憶ノード間の２つの交差結合されたインバータと、ワード線ｗｌによってゲート制御されて、記憶ノードｃおよびｃｎをビット線ｂｌおよびｂｌｎの対に繋ぐ、２つのアクセスＦＥＴ７１０および７１２を含む。これは、静的ＳＲＡＭコアセルのための公知の構成（ＰチャネルおよびＮチャネルＦＥＴのインバータ対）である。他の３つのＮチャネルＦＥＴ７２１、７２３および７２５は、セルの比較部分を形成する。ＦＥＴ７２１のゲート、ドレインおよびソースは、それぞれ、負の記憶ノードｃｎ、負の比較ビット線ｋｎおよびＦＥＴ７２３のゲートに接続する。ＦＥＴ７２５のゲート、ドレインおよびソースは、それぞれ、正の記憶ノードｃ、正の比較ビット線ｋおよびＦＥＴ７２３のゲートに接続する。ＦＥＴ７２３自体は、一致線チェーンの一部分を形成し、図５（Ａ）および図８（Ａ）に明確に示されるデバイスを構成する。ＦＥＴ７２３のソースおよびドレインは、近傍のセル内の同様のいずれかのＦＥＴに、またはチェーンのいずれかの端部を含む回路に、チェーン内の自身の位置に応じて適宜、接続される。

比較ビット線ｋ／ｋｎは、通常のビット線対ｂｌ／ｂｌｎとは別個の物理的な配線であり、それらと平行に垂直方向に延びる。このように別個の線を用いることで、各線上の容量性負荷が低下し、したがって、電力消費が減じられて速度が増す。これはまた、記憶アクセスデバイスと比較デバイスとで、別個に休止状態を設定することを可能にする。すなわち、ｂｌ／ｂｌｎはサーチ中に、次の読出または書込の準備のためにハイに保つことが可能であり、ｋ／ｋｌは、読出または書込中に、次のサーチの準備のためにハイまたはローに保つことが可能である。

セルによって達成される機能は、（ａ）１ビットのデータの記憶と、（ｂ）一致線チェーン内のデバイスのスイッチング、すなわち、比較ビットが記憶されたビットと一致する場合にはオンにおよび比較ビットが記憶されたビットと不一致である場合にはオフとするスイッチングとの組合せである。換言すれば、もしセル内に記憶されたノードｃにおける２進値が線ｋ上の比較されるものと一致する場合には、ＦＥＴ７２３は導通する。あるビットをサーチからマスクするには、それが常に一致し、かつ、ＦＥＴ７２３のチェーンが常に導通しているようにせねばならない。これは、ｋとｋｎとの両方をハイにアサートすることによってなされる。

ｉ＝２およびｍ＝４と仮定して、かつ、電力線ＶＤＤ／ＶＳＳを無視して、コアセルのグローバル信号上部層金属の概観図を図１０に示す。第２の金属層およびそれより上層の金属層をすべて示す。図１０を参照して、第３の金属の層は、第２の金属層の上に、かつ、第４および第５の金属層の下に位置する。第２の金属はワード線金属（ｗｌ）である。第３の金属は、ビット線金属（ｂｌおよびｂｌｎ）ならびに比較ビット線金属（ｋおよびｋｎ）である。第４および第５の金属は、一致線金属である。最上部の金属層内の水平方向のの信号の数は、ｉ＝４でありかつｍ＝２の場合、またはｉ＝８でありかつｍ＝１である場合には同じである。コアセルは、常に一致するセルを生み出すように、トランジスタレベルで異なる３つの方法で修正を加えることが可能である。すなわち、そのセルは、実際のコアセルと同じ面積を占め、同じサイズのトランジスタを使用するが、サーチの結果はチェーンデバイスの導通であることが保証される。これら３つの修正されたコアセルは、ダミー（またはモデル）ワードまたはチェーンを実現するのに有益である。これを、図１１、図１２および図１３に示す。図１１に示すセルにおいては、そのチェーンデバイスは常にオンであって、チェーンデバイスのゲートに対する放電経路は全く存在しない。図１２に示すセル（これは「条件付きオン」と称される）は、ｋ／ｋｎのいずれかまたは両方がハイであるときに一致する。すなわち、いずれもがローであれば、チェーンデバイスはオフとなる。図１２に示されるセルには、ワード線上にモデルロードを与える目的で、２つの付加的なデバイス（図示せず）が含まれ得る。図１３においては、ノードｃｎはダイオード接続されたＰチャネルＦＥＴ７３１によって常に引上げられ、また、ワード線ｗｌがアサートされると必ずＶＤＤに引上げられる（ＶＤＤ接続は必ずしも必要ではなく、どの選択肢がより好適なレイアウトトポロジを実現するかに従って、フローティングドレインに置き換えられ得る）。結果として、ノードｃはローに保たれる。ＦＥＴ７４１のゲートにおけるｃｎがハイであって、ＦＥＴ７４３に接続されるＦＥＴ７４１のソースにＶＤＤが印加されることにより、ＦＥＴ７４５が所望通りに、常に導通する結果が得られる。

ダミーチェーンは２つの目的のために使用され得る。第１の目的は、チェーンのプリチャージのために十分な時間が費やされた時点を判定することである。この目的のために使用され得るチェーンを図１４に示す。このチェーンは、多数の連続する、図１１に示すような「常時オンの」セル８１０と、単一の、図１２に示されるような「条件付きオンの」セル８１２と、図１５に示されるようなプリチャージセンス回路８１４とからなる。プリチャージセンス回路はＦＥＴ８２１とインバータとを含む。プリチャージ信号／ｐｒｅはＦＥＴ８２１のゲートに送られ、プリチャージ終了信号ｄｏｎｅはインバータ８２３の出力から与えられる。「条件付きオンの」セル８１２が含まれるのは、ｋ／ｋｎ信号がそれらの有効なサーチ電圧にアサートされない限りプリチャージを完了することはできないという条件を反映するためである。ｋ／ｋｎのアサートの結果としてのチェーンを通じての伝播遅延をより正確に反映するために、ダミーチェーン全体を「条件付きオンの」セルで構成することも可能である（この実現は図示しない）。プリチャージセンス用ダミーチェーンはすべての実現において必要とされるわけではない。これを下に説明する。

ダミーチェーンの第２の目的は、ダミーワードの１セグメントとして、一致を確実に評価するための時間間隔を判定することである。常に一致するワードを使用してタイミング信号を生成して、これを、他のすべての一致信号の評価をクロックするのに使用することができる。このワードは、図１４に示すようなチェーンで、または、すべて「条件付きオンの」セルで、または図１３に示すようなセルで、構築することが可能である。ただし、プリチャージセンス回路は必要ではない。生成されるタイミング信号はさらに、エンコーダをクロックするのに、またはＣＡＭ全体としての自己タイミング経路の一部として、使用することができる。一致評価のタイミング用ダミーワードは、すべての実現とともに使用することが可能である。

ＣＡＭアーキテクチャは、固有の決定されたサーチ遅延をもたらす。すべての一致線は不一致状態で始まり、それらはすべて、一致状態への遷移に等しい遅延を有する。このため、一致をモデル化する際には、最も低速の条件をモデル化するようにしなければならない。先行技術の場合のＮＯＲ一致線においては、すべての一致線は一致状態から始まり、不一致状態への遷移の速度は不一致となるビットの数に依存する。このため、一致線上の一致状態の有効性の重要なタイミング条件は、可能な限り最も低速の不一致を観察することによって推断されねばならない。

極性の選択、ならびに、プリチャージおよび評価のタイミングおよび制御に関して、一致線チェーンを実現するのに可能な多くの方法が存在する。以下の説明は、それら可能な種々の実現を網羅するが、この発明の範囲を限定するものではない。当業者は、同様の他の技術を考案することができるであろう。

図１６（Ａ）および（Ｂ）は、それぞれ、プルダウンチェーン回路およびプリチャージの信号タイミングを示す。図１７（Ａ）および（Ｂ）は、それぞれ、プルアップチェーン回路およびプリチャージの信号タイミングを図示する。図１６（Ａ）および図１７（Ａ）に示すチェーン回路の各々は、サイクルの開始後に発生するプリチャージパルスに関連して使用される。プリチャージパルスは、チェーンに接続されるＦＥＴ８３１および８３３のゲートに送られる。プリチャージに続く電荷共有の問題を防ぐために、プリチャージはｋ／ｋｎ上の有効なデータのアサートを重複させなければならない。プリチャージセンス用のダミーチェーンは、プリチャージが完了した時点を判定し、かつ、サーチ動作の残りのタイミングを開始する必要がある。一致の場合、プリチャージ動作の終了に向かって、チェーン全体を通じて非常に抵抗の大きい電源−ＧＮＤ間の（すなわちＶＤＤ−ＶＳＳ間の）経路が存在する。

プリチャージがクロックサイクルの終了時に始まる場合（すなわち、チェーンに与えられる信号の休止状態がそれをプリチャージされた状態のままにするとき）、サーチ動作の残りを開始する前にプリチャージの完了を感知する必要はない。この場合、プリチャージの完了とは、単に、ＣＡＭのサイクル時間に対する最小の要件を表わす。このことは、本開示内に説明される残りのチェーンのすべてに当てはまる。

図１８（Ａ）および図１９（Ａ）に示すチェーンは、これらがプリチャージタイミングのためのものであることを除けば、図１６（Ａ）および図１７（Ａ）に示したチェーンと同じものである。ここでも、ｋ／ｋｎは今や休止ハイ状態にあり、チェーン内のすべての中間ノードのプリチャージを完全に行なうことができる。図１８（Ａ）は、このチェーンがプルダウンを実現するように設計された場合を示す。図１９（Ａ）は、プルアップの場合について同じ概念を示す。図１８（Ｂ）および図１９（Ｂ）は、それぞれ、図１８（Ａ）および図１９（Ａ）に示すチェーン内のプリチャージのタイミングを示す。

チェーンの一方端部のみからのプリチャージはいくつかの応用については遅すぎる場合があるため、チェーンの両端部にプリチャージデバイスを置くことが可能である。この場合、プリチャージ中に反対側の電源への評価経路をオフに切換えるための第３のデバイスを付加する必要がある。これは、さもなければ顕著となる電源−ＧＮＤ電流を防ぐためである。タイミングは、図１８（Ａ）および図１９（Ａ）のチェーンの場合と同様である。図２０（Ａ）は、このチェーンがプルダウンを実現するよう設計された場合を示し、図２１（Ａ）は、同じ概念をプルアップの場合で示す。図２０（Ａ）に示すチェーンは、電源−ＧＮＤ（すなわちＶＤＤ−ＶＳＳ）間の経路内に直列接続のＰチャネルおよびＮチャネルＦＥＴ８４１および８４３を有し、それらＦＥＴの接続部はチェーンの端部に接続する。同様に、図２１（Ａ）に示すチェーンは、電源−ＧＮＤ（すなわちＶＤＤ−ＶＳＳ）間の経路内に直列接続のＰチャネルＦＥＴおよびＮチャネルＦＥＴ８５１および８５３を有し、それらＦＥＴの接続部はチェーンの端部に接続される。ＦＥＴゲート制御信号選択により、これらＶＤＤ−ＶＳＳ間の経路が導通するのは、ｐｒｅおよび／ｐｒｅの遷移中のみである。図２０（Ｂ）および図２１（Ｂ）は、それぞれ、図２０（Ａ）および図２１（Ａ）に示すチェーンのプリチャージのタイミングを示す。

チェーンの一方端部からのプリチャージが十分高速である場合もあるが、図１８（Ａ）および図１９（Ａ）の回路は、休止プリチャージ状態における抵抗の大きい電源−ＧＮＤ電流経路のため、望ましくない場合がある。図２２（Ａ）および図２３（Ａ）に示すチェーンは、プリチャージが完了するまで評価がなされないようにするトランジスタを含むことによって、この問題を解決する。図２２（Ａ）は、このチェーンがプルダウンを実現するよう設計された場合を示し、図２３（Ａ）は、同じ概念をプルアップの場合について示す。図２２（Ａ）に示すチェーンは、チェーンの端部と接地との間に接続されたＮチャネルＦＥＴ８６１を有する。図２３（Ａ）に示すチェーンは、チェーンの端部と電源ＶＤＤ端子との間に接続されたＰチャネルＦＥＴ８６３を有する。プリチャージパルスは、ＦＥＴ８６１および８６３のゲートに送られる。図２２（Ｂ）および図２３（Ｂ）はそれぞれ、図２２（Ａ）および図２３（Ａ）に示すチェーンのプリチャージのタイミングを示す。

（クロック電力を制限するために）チェーン内のクロックドデバイスの数もまた同時に制限し、さらに、プリチャージ中の抵抗の大きい電源−ＧＮＤの短絡の可能性を除去することも望ましい場合がある。また、図１８（Ａ）、図１９（Ａ）、図２２（Ａ）および図２３（Ａ）に示すように、一方端部のみからプリチャージすることが好ましい場合もあるが、短絡電流を防ぐために、図２２（Ａ）および図２３（Ａ）のクロック制御型デバイスの代わりに、データ制御型デバイスを使用することが好ましい。このため、ｋ／ｋｎ信号を駆動する（「ｋドライバ」と称される）回路が設けられ、それにより、プリチャージデバイスから最も離れた列に対応するｋドライバが、他の列の場合と同様に、また、図１８（Ａ）、図１９（Ａ）、図２０（Ａ）、図２１（Ａ）、図２２（Ａ）および図２３（Ａ）においてもそうであったように、ハイ／ハイではなく、休止ロー／ロー状態を有するようになる。このチェーン設計は図２４（Ａ）および図２５（Ａ）に示され、２つの異なる種類のｋ信号が、ｋＬまたはｋＨと表示されて、チェーンデバイスを通じる単一の線として概念的に示される。ここでもやはり、用いられるコアセルは図９のものであり、チェーンデバイス上のｋ線は単に概念的なものである。図２４（Ａ）は、このチェーンがプルダウンを実現するよう設計された場合を示し、図２５（Ａ）は、同じ概念をプルアップについて示す。図２４（Ｂ）および図２５（Ｂ）は、それぞれ、図２４（Ａ）および図２５（Ａ）に示したチェーン内のプリチャージのタイミングを示す。

先のすべてのチェーン設計について、電荷の共有の可能性を完全に排除することは設計の目標の１つであるが、もしチェーンの長さが変更可能である必要がなく固定されている場合には、ある程度の電荷の共有は許容可能であって、チェーン内に意図的に設計される場合がある。少数のチェーンノードをプリチャージせずにおくことによって、プリチャージ遅延および電力をわずかに低下させることが可能である。この技術を図２６（Ａ）および図２７（Ａ）に示す。ｋＬ列は、チェーンのプリチャージデバイスとは反対側の端部から、チェーンの中央へと移動される。このｋＬ列より左側の列は、ｋＬまたはｋＨで駆動され得る。統計的にはあり得ないが、ｋＨ列内のすべてのビットが一致し、しかし、他の列の１または複数において不一致である場合には、プリチャージされないノード上の電荷（または電荷の不足）が、インバータゲートにおける電圧を一致と評価され得ない中間値に変化させる。もしこの状況が了解されかつ考慮に入れられている場合には、これは許容可能であろう。図２６（Ａ）はこのチェーンがプルダウンを実現するよう設計された場合を示し、図２７（Ａ）は同じ概念をプルアップについて示す。図２６（Ｂ）および図２７（Ｂ）はそれぞれ、図２６（Ａ）および図２７（Ａ）のチェーンのプリチャージのタイミングを示す。

示されたすべての例示の設計において、一致センス回路は簡単なインバータとして表されているが、実際には、この回路はいかなるスタティックまたはダイナミック電圧センスデバイスとして実現することも可能である。

目標とする応用のいくつかにおいては、一致と不一致との間にかなりの程度の共通性が存在する場合がある（すなわち、それらがほんの数ビットの差であったり、共通の連続するビットの長いストリングを有する場合がある）ため、これらの「ほぼ一致」のプリチャージに過剰な電力が消費される場合がある。これは特に、ワードのセグメント（チェーン全体）が、不一致のワード内で一致する場合に当てはまる。この状況は、従来のワイヤードＮＯＲ一致線ＣＡＭ内では見られなかったものである。

（応用を限定するものではないが）上述の状況の一例がＡＴＭアドレス探索である。このアドレスは、２つのフィールドからなる。すなわち、仮想チャネル識別子（ＶＣＩ）と仮想経路識別子（ＶＰＩ）である。多くのエントリは、（ａ）同じＶＰＩを有しかつＶＣＩの数ビットが異なるか、または、（ｂ）同じＶＣＩを有しかつＶＰＩの数ビットが異なる。このような場合において電力消費を制限するために、チェーン内のビットの順序をスクランブルすることが有益である。

ほとんどのメモリにおいては、列はビットスライス方式で構成され、それにより、あるデータビットに関連するすべての列はともにまとめられる。この開示において説明したアーキテクチャは、ビットスライス方式ではなく、図２８に示すようなワードスライス方式である。このため、すべてのワードを繋ぐ（すなわち、ビットの各々に関連するすべての列を繋ぐ）グローバルデータバス９１０が必要となる。このバスに関して認められることは以下の通りである：・バス９１０は、双方向データを与えて、サーチ、読出または書込動作に使用され得る、および、・バス９１０上へのすべてのドライバは三状態可能でなければならない。

この発明の特定の実施例を詳細に説明したが、前掲の請求の範囲に規定したこの発明の範囲から離れることなく、多くの変形、修正および適合がなされ得ることは理解されるであろう。

従来のＣＡＭを示した図である。 この発明の一実施例に従ったＣＡＭを示した図である。 ＮＯＲゲートとＮＯＴ−ＡＮＤゲートとの論理的等価性を示す図である。 ＮＯＴ−ＡＮＤゲートの論理的セグメント化を示す図である。 （Ａ）は２つのセグメントからなる一致線回路を示した図であって、（Ｂ）は（Ａ）に示す２つのセグメントの回路を概念的に捉えた図である。 （Ａ）は記憶装置の単一のワードをその一致線とともに示した図であって、（Ｂ）は１つのエンコーダを共有する４つのワードを示す図である。 （Ａ）は２つのエンコーダを有する単一の物理的な行を示した図であって、（Ｂ）は（Ａ）に示した行を複数有するアレイを示す図である。 （Ａ）および（Ｂ）はそれぞれ、４個のセグメントおよび８個のセグメントを有する多数のワードを示す図である。 メモリコアセルのトランジスタレベルの概略図である。 メモリコアセルの上部金属層の概観図である。 修正されたコアセルの第１の例を示す図である。 修正されたコアセルの第２の例を示す図である。 修正されたコアセルの第３の例を示す図である。 プリチャージの完了を検出するのに使用されるダミーチェーンを示す図である。 プリチャージセンス回路の簡単な実現を示す図である。 （Ａ）はサイクル内プリチャージを有するプルダウンチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）はサイクル内プリチャージを有するプルアップチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）は休止プリチャージを有するプルダウンチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）は休止プリチャージを有するプルアップチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）はチェーンの両端部からの休止プリチャージを有するプルダウンチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）はチェーンの両端部からの休止プリチャージを有するプルアップチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）は休止プリチャージおよび単一のクロック制御型休止オフデバイスを有するプルダウンチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）は休止プリチャージおよび単一のクロック制御型休止オフデバイスを有するプルアップチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）は休止プリチャージと単一のデータ制御型休止オフデバイスとを有するプルダウンチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）は休止プリチャージと単一のデータ制御型休止オフデバイスとを有するプルアップチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）は休止プリチャージと故意の電荷共有とを有するプルダウンチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 （Ａ）は休止プリチャージと故意の電荷共有とを有するプルアップチェーン回路を示した図であって、（Ｂ）はそのプリチャージの信号タイミングを示す図である。 列がワードスライス方式で構成される、アーキテクチャを示す図である。

符号の説明

１１０ コアセル
２１０ コアセル
２１２ 一致線
２１４ ビット線
２２０ ＡＮＤゲート
２２４ ワード一致線
９１０ グローバルデータバス

Claims (34)

1. ｗ行とｂ列を有する内容参照メモリ（ＣＡＭ）であって、
   ｗ個のワードの一致手段と、
   それぞれの行の一致線チェーンを論理的に結合するための論理手段と、
   この論理手段からの出力に基づいてサーチ結果を出力するための符号化手段とを含み、
   各ワードはｉ個のセグメント化された一致線チェーンを含み、
   各一致線チェーンは、一本の一致線によってチェーン接続されるｂ／ｉ個のコアセルを含み、ここで、ｗ、ｉおよびｂは整数であり、
   各コアセルはデータを記憶するための手段を含み、
   上記内容参照メモリ（ＣＡＭ）は、一致線チェーンのセグメントの各ビットが参照データと等しい場合に限りその一致線チェーンは遷移するように構成され、さらに、複数のＣＡＭセルからなるダミー一致線チェーンを含み、複数のＣＡＭセルの各々は読出と書込動作のためのアクセスを与える一対の差動ビット線に結合され、かつ、この差動ビット線とは別個の一対の比較ビット線にも結合されていることを特徴とする内容参照メモリ（ＣＡＭ）。
2. 論理手段は、それぞれの行の一致線チェーンからの出力に応答して論理出力を与えるＮＡＮＤ回路手段を含む、請求項１に記載のＣＡＭ。
3. チェーン上のデータ信号の遷移を感知するための手段をさらに含む、請求項１に記載のＣＡＭ。
4. 一致を示すためのデータ信号のスウィング極性は上または下である、請求項３に記載のＣＡＭ。
5. ｉ＝２であって、一致線チェーンの対が鏡映対称に配向され、それにより、それらの出力が互いに向き合って、２つのチェーンからの２つの部分的一致結果を論理手段によって論理的に組合せることが容易になる、請求項１に記載のＣＡＭ。
6. 論理手段はＡＮＤ論理手段を含み、各ワード毎に設けられかつ一致線チェーン上の部分的一致結果の論理積からもたらされるワード一致線は、一致結果を符号化手段に伝達するように経路付けされる、請求項５に記載のＣＡＭ。
7. ワード一致線は物理的に、コアセル上にわたってコアセル内で使用される他のすべての信号よりも上層の金属層内で選択的に経路付けされる、請求項６に記載のＣＡＭ。
8. 符号化手段は複数のエンコーダを含む、請求項６に記載のＣＡＭ。
9. 多数のワードは符号化手段に隣接して配置され、多数のワード一致線は各コアセル上に延びて、多数のワード一致線が行ごとに経路付けされることを可能にする、請求項６に記載のＣＡＭ。
10. ワード一致線はコアセル上にわたってコアセル内で使用される他のすべての信号よりも上層の金属層内で選択的に経路付けされる、請求項９に記載のＣＡＭ。
11. 部分的一致結果はコアセルの上層で選択的に経路付けされて、ＡＮＤ論理手段内で組合せられる、請求項６に記載のＣＡＭ。
12. 一致線セグメントの対からの結果は最初に論理ＡＮＤ演算によって２次の部分的結果に組合せられ、該結果がその後、コアセルの上方で経路付けられて、エンコーダに隣接する最終のＡＮＤゲートで合成されるようにする、請求項１１に記載のＣＡＭ。
13. コアセルはデータ記憶動作のための複数の電界効果トランジスタ（ＦＥＴ）を含み、さらに、チェーンの一方端部に第１の２値論理レベルを供給しかつクロック信号に応答して一致線チェーンを第２の２値論理レベルにプリチャージするための論理レベル／プリチャージ手段を含む、請求項１に記載のＣＡＭ。
14. 論理レベル／プリチャージ手段は、チェーンの一方端部を第１の２値論理レベルの電源に直接結び付けるための手段を含む、請求項１３に記載のＣＡＭ。
15. 論理レベル／プリチャージ手段は、一致センス回路に最も近いチェーンの他方端部に第１のＦＥＴを含む、請求項１３に記載のＣＡＭ。
16. 論理レベル／プリチャージ手段は、第１のＦＥＴによってチェーンを第２の２値論理レベルにプリチャージするための手段をさらに含み、これはサーチが実行されるべきクロックサイクルの始まりに続いて開始される、請求項１５に記載のＣＡＭ。
17. 論理レベル／プリチャージ手段はさらに、第１のＦＥＴによってチェーンを第２の２値論理レベルにプリチャージするための手段を含み、これはサーチ動作の完了に続いて開始され、ＣＡＭのサーチを行なわない休止状態の間中続行され、かっ、次のサーチ動作の開始に先立って終わり、そのチェーンのＦＥＴは、自身のゲート上の論理ハイレベルとするために、プリチャージ中、導通状態にある、請求項１５に記載のＣＡＭ。
18. 論理レベル／プリチャージ手段は、チェーンの一方端部に第１のＦＥＴを、かつ、一致センス回路から最も離れた位置のチェーンの他方端部に第２のＦＥＴを含む、請求項１３に記載のＣＡＭ。
19. 論理レベル／プリチャージ手段は、第１および第２のＦＥＴの非導通時に導通するようにされる第３のＦＥＴによって、チェーンの一方端部を第１の２値論理レベルの電源に接続するための手段を含み、そのチェーンのＦＥＴは、ゲート上の論理ハイレベルとするためにプリチャージ中導通状態である、請求項１８に記載のＣＡＭ。
20. 第２のＦＥＴは第１のＦＥＴの非導通時に導通する、請求項１８に記載のＣＡＭ。
21. 論理レベル／ブリチャージ手段は論理レベル手段およびプリチャージ手段を含み、
    プリチャージ手段は、一致センス回路に最も近いチェーンの端部における第１のＦＥＴによって、チェーンを第２の２値論理レベルにプリチャージするためのものであり、これは、サーチ動作の完了に続いて開始し、ＣＡＭのサーチを行なわない休止状態中続行し、かつ、次のサーチ動作の開始前に終わり、
    論理レベル手段は、チェーンの一方端部を第１の２値論理レベルの電源に直接結び付けるためのものであり、
    チェーン内の一致センス回路への最近端部にあるコアセルはチェーン内の他のコアセルのものと同じＦＥＴを含み、比較データは休止プリチャージ状態中に逆の極性で与えられ、それにより、そのチェーンのＦＥＴのみがチェーン内の同様なＦＥＴ内で唯一、休止プリチャージ状態中に非導通であるＦＥＴとなるようにする、請求項１３に記載のＣＡＭ。
22. 論理レベル／プリチャージ手段は論理レベル手段およびプリチャージ手段を含み、
    プリチャージ手段は、一致センス回路に最も近いチェーンの端部における第１のＦＥＴによって、チェーンを第２の２値論理レベルにプリチャージするためのものであり、これは、サーチ動作の完了に続いて開始し、ＣＡＭのサーチを行なわない休止状態中続行し、かつ、次のサーチ動作の開始前に終わり、
    論理レベル手段は、チェーンを第１の２値論理レベルの電源に直接結び付けるためのものであり、
    チェーン内の予め定められかつ一定の位置におけるコアセルは、チェーン内の他のコアセルのものと同じＦＥＴを含み、比較データは休止プリチャージ状態中に逆の極性で与えられ、それにより、そのチェーンのＦＥＴがチェーン内のそのようなＦＥＴのうち、休止プリチャージ状態中に非導通である唯一のＦＥＴとなるようにし、それによって、チェーンのサーチ中に発生して不一致を起こし得るいかなる電荷共有も、一致に似た結果を表わすが、理解されかつ考慮に入れられる程度である、請求項１３に記載のＣＡＭ。
23. コアセルは、
    第１および第２のＮチャネルＦＥＴと第１および第２のＰチャネルＦＥＴとを含み、これらは差動データを記憶するための２つの交差結合されたインバータを形成し、さらに、差動ビット線への差動データノードに結合された第３および第４のＮチャネルＦＥＴを含み、これらＦＥＴは、読出および書込データ動作のためのアクセスを実現するよう、ワード線によってゲート制御され、さらに、
    第５のＮチャネルＦＥＴと、
    第６および第７のＮチャネルＦＥＴとを含み、第６および第７のＮチャネルＦＥＴのいずれか一方は、正の記憶ノードによってゲート制御され、かつ、正の比較ビット線を第５のＮチャネルＦＥＴのゲートに接続するためのものであり、他方は、負の記憶ノードによってゲート制御され、かつ、負の比較ビット線を第５のＮチャネルＦＥＴのゲートに接続するためのものであり、比較ビット線は読出および書込アクセスのために用いられるビット線とは物理的に別個のものであり、第５のＮチャネルＦＥＴのソースおよびドレインは隣接するセルのそれらに接続されてこのようなＦＥＴのチェーンを形成する、請求項１３に記載のＣＡＭ。
24. ビット線に結合されたデータ記億セルのアレイを含むＣＡＭ内で使用するためのダミー一致線チェーンをさらに含み、ダミー一致線チェーンはＣＡＭセルを含む、請求項１に記載のＣＡＭ。
25. ＣＡＭセルは、一致することが保証されかつそのチェーンのＦＥＴが導通するモデルＣＡＭセルであって、モデルＣＡＭセルは、
    ２つの交差結合されるインバータを形成する２つのＮチャネルＦＥＴと２つのＰチャネルＦＥＴとの組合せを含み、これは静的な差動データ記憶を実現し、さらに、
    ２つの付加的なＮチャネルＦＥＴを含み、ワード線によってゲート制御されて、静的差動データノードを差動ビット線に接続して読出および書込動作のためのアクセスを実現し、さらに、
    ２つのさらなるＮチャネルＦＥＴを含み、それらの一方は、正の比較ビット線によってゲート制御されて正の比較ビット線を第３のさらなるＮチャネルＦＥＴのゲートに接続し、他方は、負の比較ビット線によってゲート制御されて負の比較ビット線を同じ第３のさらなるＮチャネルＦＥＴのゲートに接続し、
    比較ビット線は、読出および書込アクセスのために用いられるビット線とは物理的に異なるものであり、さらに、
    第３のさらなるＮチャネルＦＥＴを含み、そのゲートは上述のように接続され、そのソースおよびドレインは隣接するセル内の同様のトランジスタに接続されてそのようなデバイスのチェーンを形成する、請求項２４に記載のＣＡＭ。
26. ＣＡＭセルは、比較ビット線のうち１つが論理ハイ状態にある場合に一致することが保証され、かつ、その場合にチェーンのＦＥＴが導通するモデルＣＡＭセルであって、モデルＣＡＭセルは、
    ドレインおよびソースが未接続であり、かつワード線によってゲート制御される２つの選択的なＮチャネルＦＥＴを含み、これらはワード線にモデル負荷を与えるためのものであり、さらに、インバータを形成するＮチャネルＦＥＴとＰチャネルＦＥＴとの組合せを含み、これは正の比較ビット線の論理状態を反転させ、さらに、
    インバータを形成するＮチャネルＦＥＴとＰチャネルＦＥＴとの組合せを含み、これは負の比較ビット線の論理状態を反転させ、さらに、
    ２つのさらなるＮチャネルＦＥＴを含み、それらの一方は、反転された正の比較ビット線によってゲート制御されて負の比較ビット線を第３のさらなるＮチャネルＦＥＴのゲートに接続し、他方は、反転された負の比較ビット線によってゲート制御されて正の比較ビット線を同じ第３のさらなるＮチャネルＦＥＴのゲートに接続し、さらに、
    第３のさらなるＮチャネルＦＥＴは、そのゲートは上述のように接続され、そのソースおよびドレインは近隣のセルの同様のトランジスタにまたは境界の場合には適当な他の回路に接続されてそのようなデバイスのチェーンを形成する、請求項２４に記載のＣＡＭ。
27. ＣＡＭセルは、一致することが保証され、かつそのチェーンのＦＥＴが導通するモデルＣＡＭセルであって、モデルセルは、
    選択的に含まれるがコアセルの残りの部分とは電気的に末接続の差動ビット線の対と、
    選択的に含まれるがコアセルの残りの部分とは電気的に未接続の負の比較ビット線と、
    ワード線によってゲート制御されて、静的差動記憶ノードを、負の静的記憶ノードの場合には正の供給電圧に、かつ、正の静的記憶ノードの場合にはフローティングソースに接続する、２つのＮチャネルＦＥＴと、
    ソースが正の供給電圧に接続され、かつ、ゲートおよびドレインが負の静的記憶ノードに合せて接続されて、その構成によって該負の静的記憶ノードが論理ハイ状態に保たれる、第１のＰチャネルＦＥＴと、
    ソースが負の供給電圧に接続され、ゲートが前記負の静的記憶ノードに接続され、前記ノードは第１のＰチャネルＦＥＴによってハイに引上げられ、その結果導通状態となり、それにより、正の静的記憶ノードに接続されたドレインがその構成によって論理ロー状態に保たれる、第３のＮチャネルＦＥＴと、
    ソースが正の供給電圧に接続され、ゲートが、第３のＮチャネルＦＥＴによって論理ロー状態に保たれた、正の静的記憶ノードに接続され、その結果導通し、それにより、負の静的記憶ノードに接続されたドレインが前述のように第１のＰチャネルＦＥＴによってもたらされた論理ハイ状態に強制的に置かれるようになる、第２のＰチャネルＦＥＴと、
    ソースが負の供給電圧に接続され、ゲートが正の静的記憶ノードに接続され、その結果非導通状態に置かれ、さらに、ドレインが他のいかなるノードにも電気的に未接続の、第４のＮチャネルＦＥＴと、
    ２つのさらなるＮチャネルＦＥＴとを含み、その第１は、正の静的記憶ノードによってゲート制御されて正の比較ビット線を第３のさらなるＮチャネルＦＥＴのゲートに接続し、該素子はそのゲートの論理ロー状態によって非導通状態に置かれ、その第２は、負の静的記憶ノードによってゲート制御されて正の供給電圧を同じ第３のさらなるＮチャネルＦＥＴのゲートに接続し、該素子はそのゲートの論理ハイ状態によって導通状態にされ、
    存在するいかなる１または複数の比較ビット線も、読出および書込アクセスのために用いられる存在するいかなる１または複数のビット線とも物理的に区別され、さらに、
    ゲートが上述のように接続されてハイ状態にある第３のさらなるＮチャネルＦＥＴを含み、このＦＥＴは、導通状態にあって、ソースおよびドレインが隣接するセル内の同様のトランジスタに接続されて、そのような素子のチェーンを形成する、請求項２４に記載のＣＡＭ。
28. モデルＣＡＭセルにおいて、
    (ｉ)ワード線によってゲート制御されかつ負の静的記億ノードに接続されるトランジスタへの正の供給電圧接続、および、
    (ｉｉ)第１のさらなるＮチャネルＦＥＴへの正の比較ビット線接続のいずれかまたは両方が、フローティングまたは未接続のノードと置換され得る、請求項２７に記載のＣＡＭ。
29. モデルＣＡＭセルにおいて、すべての差動ノードは、負および正に対してそれぞれ、対応する相補形の正および負の極性によって置き換えられる、請求項２７または、２８に記載のＣＡＭ。
30. すべてのチェーンのプリチャージが完了した時点を判定するためのダミーチェーンをさらに含み、前記ダミーチェーンは、実際の記憶チェーンのコアセルと同数のダミーセルを含み、前記ダミーチェーンは常に、一致を有する実際のチェーンと同じ方法で、比較ビット線の遷移に応答して一致をモデル化して導通し、前記ダミーチェーンはプリチャージ回路とは反対側の端部に、プリチャージが完了した時点を検出するための手段を含む、請求項１に記載のＣＡＭ。
31. 一致が完了するのに十分な時間が経過した時点を判定するためのダミーワードをさらに含み、ここで、
    該ワードは記憶装置の実際のワードと同じ数のチェーンにセグメント化され、
    各チェーンは実際の記憶チェーンと同じ数のセルを有するが、実際のコアセルに代えてダミーコアセルを含み、
    各チェーンは常に一致をモデル化して導通し、かつ、一致を有する実際のチェーンと同じ方法で比較ビット線遷移に応答する、請求項１に記載のＣＡＭ。
32. ＣＡＭのワードに周辺回路を接続するグローバルデータバスをさらに含み、前記バスはすべてのワードを結合し、かつ、双方向データを供給してサーチ、読出または書込動作に使用され、バスへのすべてのドライバは三状態可能である、請求項１に記載のＣＡＭ。
33. 第１および第２のＮチャネルＦＥＴと第１および第２のＰチャネルＦＥＴとを含み、これらは差動データを記憶するための２つの交差結合されたインバータを形成し、さらに、
    差動ビット線への差動データノードに結合された第３および第４のＮチャネルＦＥＴを含み、これらＦＥＴは読出データおよび書込データ動作のためのアクセスを実現するよう、ワード線によってゲート制御され、さらに、
    第５のＮチャネルＦＥＴと、
    第６および第７のＮチャネルＦＥＴとを含み、これらのうち一方は、正の記憶ノードによってゲート制御され、かつ、正の比較ビット線を第５のＮチャネルＦＥＴのゲートに接続するものであり、他方は、負の記憶ノードによってゲート制御され、かつ、負の比較ビット線を第５のＮチャネルＦＥＴのゲートに接続するものであり、これら比較ビット線は、読出アクセスおよび書込アクセスのために用いられるビット線とは物理的に異なり、第５のＮチャネルＦＥＴのソースおよびドレインは隣接するセルのそれらに接続されてそのようなＦＥＴのチェーンを形成する、請求項１に記載のＣＡＭ。
34. 前記複数のＣＡＭセルの各々は、交差結合されたインバータ回路によって形成されたデータ記憶回路を含む、請求項１に記載のＣＡＭ。

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