KR100562805B1

KR100562805B1 - 내용번지화기억장치

Info

Publication number: KR100562805B1
Application number: KR1019980003418A
Authority: KR
Inventors: 케네스 제임스 슐츠; 가넷 프레데릭 랜달 깁슨; 파하드 샤파이; 아민 조지 블러쉬크
Original assignee: 노오텔 네트웍스 리미티드
Priority date: 1997-02-06
Filing date: 1998-02-06
Publication date: 2006-05-25
Also published as: EP0858077A2; EP0858077A3; CA2227500A1; KR19980071135A; CA2227500C; EP0858077B1; DE69835116D1; JP4874310B2; JPH10255486A; JP2009009695A; DE69835116T2

Abstract

대용량 내용 번지화 기억 장치를 위한 적합한 어레이 가로세로비를 이루는 데 필요한 2차원 디코딩이 물리적인 행 당 다수의 매치 라인을 구비하고 이러한 매치 라인들이 상부 금속층 내의 어레이 코어 셀의 상부로 경로가 정해짐으로써 실현된다. 대용량 내용 번지화 기억 장치의 전력 소모를 제한하기 위해, 매치 기능은 워드 당 2개 이상의 NAND 체인들로 실현된다. 또한, 이러한 체인들의 프리차징과 평가를 달성하고 타이밍 정보의 제공을 위한 더미 체인을 실현하기 위한 수단이 개시되어 있다.

Description

내용 번지화 기억 장치{CONTENT ADDRESSABLE MEMORY}

본 발명은 내용 번지화 기억 장치(CAM : content addressable memory)에 관한 것이다.

CAM은 물리적인 위치가 아니라 그 내용을 기초로 선택되는 기억 장치이다. 이러한 기능은 수많은 응용 분야, 특히 긴 식별 워드를 보다 짧은 워드로 맵핑하기 위한 룩업(lock-up)을 수행할 때 유용하다. 이러한 작업은 비동기 전송 모드(ATM) 어드레스 변환을 포함하는 수 많은 전자통신 기능들에 요구된다.

1994. 2. 22에 J.D. Yetter에게 허여되고 발명의 명칭이 "내장된 마진 테스트 특징을 갖는 자가 타이밍된 내용 번지화 메모리 액세스 메커니즘(Self-Timed Content Addressable Memory Access Mechanism with Built-In Margin Test Feature)"인 미국 특허 제 5,289,403호는 더미(dummy) 열과 더미 행을 사용하여 NOR 매치 라인 CAM에 자가 타이밍(self-timing)을 제공하는 수단을 개시하고 있다. 그 행 내의 모든 다른 셀들이 항상 매치되는 동안, 더미 열과 더미 행의 교차점의 비트는 항상 미스(miss)되고, 이는 더미 매치 라인 상에 가장 느린 미스매치 가능 상태를 생성한다. 다음에, 이는 다음의 이벤트를 타이밍하고 모든 다른 매치 라인을 평가하기 위한 클럭을 생성한다.

1995. 9. 26에 M. Yoneda에게 허여되고 발명의 명칭이 "연관 메모리(Associative Memory)"인 미국 특허 제 5,453,948호는 NOR 대신에 직렬 체인으로서 실현된 매치라인의 저전력 구현을 개시하고 있다.

1995. 10. 3에 H. Yamada에게 허여되고 발명의 명칭이 "데이타 비트 및 돈캐어 비트를 선택적으로 기억하는 소규모 메모리 셀을 갖는 연관 메모리 디바이스(Associative Memory Device with Small Memory Cells Selectively Storing Data Bits and Don't Care Bits)"인 미국 특허 제 5,455,784호는 2개의 EEPROM 디바이스의 직렬 조합으로 구성된 개별적인 저장 셀들을 구비한 CAM을 개시하고 있다. CAM의 워드를 형성하는 상기 셀들(비트 당 1)의 직렬 접속은 직렬 매치 라인 체인을 이룬다. 프로그래밍으로 생성되는 시프트된 트랜지스터 임계 전압은 EEPROM 디바이스가 인핸스먼트 또는 디플리션 모드 트랜지스터로서 동작하도록 하며, "돈캐어(don't cares)"는 양 디바이스를 디플리션 모드로 함으로써 저장될 수 있다.

1995. 11. 21에 R. Albon 등에게 허여되고 발명의 명칭이 "직렬 접속되고 전류 감지 회로에 결합된 매치 라인 트랜지스터를 갖는 내용 번지화 기억 장치(Content Addressable Memory Having Match Line Transistors Connected in Series and Coupled to Current Sensing Circuit)"인 미국 특허 제 5,469,378호는 직렬 매치 라인 체인을 개시하고 있다.

이전의 대부분의 CAM은 고속의 처리 속도를 제공하는 다이나믹 와이어드-NOR((dynamic wired NOR) 매치 라인 풀 다운을 채용하고 있다. 그러나, 종래 기술의 회로 구성은 미스매치된 워드들과 연관된 매치 라인들은 천이를 겪지만, 매치된 워드들과 연관된 매치 라인들 상에는 천이가 발생하지 않는다. 매치의 수는 미스매치의 수, 즉 천이의 수보다 매우 작으므로, 와이어드-NOR 매치 라인 CAM에 대한 전력 낭비가 과도하다.

본 발명은 예를 들어, ATM 번지 천이표 응용을 위한 충분한 용량의 CAM 실현을 의도로 한다. 종래 기술로서 공지된 기술들의 단점은 아키택쳐적인 제한과 회로 제한 양자 모두로 인한 것이다. 본 발명에 의해 처리되는 두가지 설계 상의 문제점은 (i) 대용량 메모리를 위한 적당한 어레이 가로세로비(aspect ratio)를 이루는 데 필요한 2차원 디코딩의 실현과, (ii) 대용량 CAM의 전체 내용을 동시에 탐색하면서도 낮은 전력 소비를 이루는 것이다.

2차원 디코딩을 실현하기 위해서는, 물리적인 단일 행 내에 다수의 워드들이 존재해야 한다. 이는 (a) 다수의 워드들 간에 매치 라인들을 공유하거나, (b) 물리적인 행 마다 다수의 매치 라인들을 구비함으로써 이루어질 수 있다. 본 발명에서는, 상기 두 번째 방법을 선택한다.

본 발명의 가장 주된 특징에 따라서,

w, i, 및 b가 정수일 때, w 워드의 매칭 수단으로서, 각각의 워드는 I 세그먼트 매치 라인 체인들을 포함하고, 각각의 매치 라인 체인은 매치라인에 의해 체인이 걸려진 b/i 코어 셀들을 포함하고, 각각의 코어 셀은 데이타를 저장하기 위한 수단을 포함하는 w 워드의 매칭 수단;

각각의 행 내의 매치 라인 체인들을 논리적으로 결합시키기 위한 논리 수단; 및

논리 수단으로부터의 출력을 기초로 탐색 결과를 제공하기 위한 엔코딩 수단

을 포함하는 내용 번지화 메모리(CAM)가 제공된다.

예를 들어, 논리 수단은 NAND 회로 수단을 포함한다. 다이나믹 NAND 회로인 NAND 회로의 경우에, 전력 소모가 감소된다. CAM은 체인 상의 데이타 신호의 천이를 센싱하기 위한 수단을 더 포함한다. CAM에서, 셀 어레이는 그 출력들이 서로 대면하도록 미러 이미지로 방향이 정해져서, 논리 수단에 의해 2개의 셀 어레이들로부터 생성된 2개의 부분적인 매치 결과들의 논리 조합을 용이하게 한다.

CAM은 더미 워드를 사용할 수 있지만, 더미 열은 사용하지 않는다. 게다가, 더미 워드는 미스매치가 아닌 매치를 모델로 한다. CAM 내의 워드는 세그먼트 마다 매치 라인 체인을 가진 복수의 세그먼트로 분할된다. CAM은 순수하게 전압 센싱 수단을 사용한다.

본 발명은 첨부된 도면을 참조로 한 다음의 상세한 설명으로부터 보다 잘 이해될 것이다.

종래 기술의 CAM의 다수는 도 1에 도시된 바와 같은 와이어드-NOR 매치 라인을 사용한다. 도 1을 참조하면, w(=4) 워드 × b(=4) 비트의 단일 칩 CAM이 w 행과 b 열을 가진 CAM으로서 실현된다. 메모리 셀 어레이는 매치 라인(112)과 한 쌍의 비트 라인(114)의 교차점에 각각 배치된 w × b(=16) 메모리 코어 셀들(110)을 포함한다. 한 쌍의 비트 라인(114)은 2비트 데이타가 아닌 1 비트 데이타를 표시하는 차동 데이타를 운반한다. 각각의 코어 셀(110)은 1 비트의 데이타를 저장하도록 동작하고 그 비트 저장 능력에 더하여 1 비트 비교(논리적인 배타적 NOR(XNOR)) 연산을 수행할 수 있다. 도 1에서, 주어진 워드에 속하는 셀들(110)은 논리적인 NOR 방식으로 그 워드의 매치 라인(112)에 접속된다.

차동 데이타를 위한 비트 라인들(114)은 CAM의 내용과 탐색 기준 워드를 로딩하기 위한 입력 데이타 D를 수신하는 기준 워드 기억 장치 및 비트 라인 구동기(116)에 접속된다. 어레이의 코어 셀들(110) 내에 저장된 데이타는 비트 라인들(114) 상의 기준 워드를 사용함으로써 탐색된다.

탐색 동작에서 차동 데이타가 한 쌍의 비트 라인(114) 상에 표명될 때, 코어 셀(110)은 그 저장 데이타 비트와 차동 데이타(또는 기준 데이타, 또는 1비트의 비교 연산자로서 공지된)와 비교한다. 저장 데이타가 기준 데이타와 동일하지 않을 때, 코어 셀(110)은 매치 라인(112)(논리 하이 상태로 프리차지된)을 로우(low) 상태 풀 다운시킨다. 저장 데이타가 기준 데이타와 동일할 때, 셀(110)은 그것이 접속된 매치 라인(112) 상에 결과를 발생시키지 않는다. 주어진 워드 내의 모든 b 코어 셀들(110)은 동일한 방식으로 매치 라인(112)에 접속되기 때문에, 만약 그 워드 내의 임의의 비트가 대응하는 기준 비트와 동일하지 않다면(또는 미스매치) 매치 라인(112)은 로우로 된다. 매치 라인(112)은 그 워드 내의 모든 비트들이 기준 데이타와 동일할 때만 논리 하이 상태를 유지한다.

CAM은 탐색 동작의 결과를 나타내는 3개의 출력을 생성하는 엔코더(118)를 포함한다. 만약 w 워드들 중 임의의 워드가 기준 데이타와 매치된 데이타를 저장하는 중이라면 히트 신호 hit는 논리 하이 상태를 나타낼 것이다. 이러한 매칭 워드의 2진 번지는 엔코딩되어 번지 신호 sa가 제공된다. 복수의 워드가 기준 데이타와 매칭된 경우에, 다수 매치 신호 mult가 논리 하이 상태를 나타낸다. 이러한 경우에, 엔코더(118)의 번지 sa 출력은 (a) 무효 결과, (b) 다수 매치들 중 하나의 위치를 나타내는 번지, 또는 (c) 매치된 워드들 각각의 위치들을 나타내는 출력들의 시퀀스를 생성할 것이다.

각각의 코어 셀 위에 연속적으로 시분할 비교기들과 다수 매치 라인을 구비한 대용량의 대체 CAM이 1996. 11. 14에 K.J. Schultz 등에 의해 출원된 미국 특허 출원 제 08/748,928호 이고 제목이 "내용 번지화 기억장치(Content Addressable Memory)"인 문서에 개시되어 있으며, 이는 본 명세서에 참조로 사용된다. CAM은 다이나믹 와이어드-NOR 매치 라인 풀 다운을 채용하며 코어 셀들 내에 배치되지 않지만, 그 대신에 다수 워드들 사이에서 시분할되는 1비트 비교기들을 포함한다. 이러한 회로 구성은 미스매치된 워드들에 접속된 매치 라인들이 천이를 겪게 하고, 매치된 워드들에는 천이를 발생시키지 않는다.

단지 1개이거나 많아야 몇 개의 매치들이 발생할 것이 예상되기 때문에, 천이의 수와 결과 전력 소모는 NOR 매치 라인에 대해 과도하게 된다.

도 2는 본 발명의 실시예에 따른 CAM을 도시하고 있다. 도 2를 참조하면, 각각 한 행을 점유하고 각각 b(=8) 비트와 b(=8) 코어 셀들(210)을 구비한 w(=4) 워드가 도시되어 있다. 워드는 2개의 절반으로 분할되고 각각의 절반의 워드 상의 매치의 결과가 조합된다. 각각의 2개의 절반은 4행×4열의 어레이로 제공된다. 어레이는 매치 라인(212)과 1 비트를 나타내는 차동 데이타를 운반하는 한 쌍의 비트 라인(214)의 교차점에 각각 배치된 16개의 코어 셀들(210)을 포함한다. 차동 데이타를 위한 비트 라인들(214)은 CAM의 내용을 로딩하고 기준 워드를 탐색하기 위한 입력 데이타 D를 수신하는 기준 워드 기억 장치 및 비트 라인 구동기(216)에 접속된다. 어레이 코어 셀들(210) 내에 저장된 데이타는 비트 라인(214) 상의 기준 워드를 사용함으로써 탐색된다.

각각의 코어 셀(21)은 1 비트 데이타를 저장하도록 동작하고 비트 저장 능력에 추가하여 1 비트 비교(논리적인 배타적 NOR(XNOR)) 연산을 수행할 수 있다. 도 2에서, 주어진 워드에 속하는 셀들(210)은 논리 NAND 형태 내의 그 워드의 매치 라인(212)에 접속된다. 각각의 워드의 코어 셀들(210)은 각각의 매치 라인(212) 내에 체인이 걸려진다. 각각의 체인의 한 단부는 인버터(218)에 접속된다. 체인의 다른 단부는 논리 0의 단자에 접속된다. 인버터들(218)의 출력들은 AND 게이트(220)에 접속되며, 그 출력은 "워드 매치 라인"(224)으로서 언급되고 엔코더(222)에 접속된다.

도 2에서, 접속부(각각의 절반의 워드)는 논리 NAND이다. 만약 절반의 워드 내의 모든 비트들이 기준 데이타와 동일하다면, 매치 라인(212)은 단지 하향 천이만을 가질 것이다. 그러므로, 매치 라인(212)을 위한 접지로의 경로는 병렬보다는 직렬("매치 라인 체인")이고, 이 경로는 미스매치가 이닌 매치의 경우에 도통 상태(즉, 회로 닫힘)가 된다.

이러한 기술의 장점은 각각의 탐색 동작에서 천이되는 매치 라인들(212)의 수가 보다 작은 것에 기인한다(도 1에 도시된 종래 기술의 회로에서 미스매치 당 1개인 것에 비해 도 2에 도시된 실시예에서는 매치 당 1개). 이는 전력 소모를 현저히 감소시켜, 보다 큰 기억 용량의 실현을 가능하게 한다. 워드를 절반으로 분할하는 것은 NAND 체인의 길이를 감소시킴으로써, 속도를 증가시킨다.

도 2에 도시된 CAM의 실시예는 또한 다수의 워드 매치 라인들(224)를 위해 코어 셀 위에 상부 금속층을 사용함으로써 물리적인 행 내에 다수의 워드들을 배치시키는 수단을 포함한다. 이는 실현 가능한 저장 용량을 증가시킨다.

CAM은 탐색 동작의 결과를 나타내는 3개의 출력 신호 hit, sa, 및 mult를 생성하고 이들은 모두 엔코더(222)에 의해 발생될 수 있다. 만약 w 워드들 중 임의의 워드가 기준 데이타와 매치된 데이타를 저장하는 중이라면 히트 신호 hit는 논리 하이 상태를 나타낸다. 이러한 매칭 워드의 2진 번지가 엔코딩되어 번지 신호 sa가 제공된다. 복수의 워드가 기준 데이타와 매치된 경우에, 다수 매치 신호 mult는 논리 하이 상태를 나타낸다. 이러한 경우에, 엔코더(222)의 어드레스 sa 출력은 (a) 무효 결과, (b) 다수 매치들 중 1개의 위치를 나타내는 번지, 및 (c) 매치된 워드들 각각의 위치들을 나타내는 출력들의 시퀀스를 생성할 수 있다.

도 2에 도시된 CAM은 NOR 매치 라인과 등가 기능의 저전력 회로를 사용한다. NOR의 논리적인 등가는 도 3에 도시된 바와 같이 NOT-AND이다. 그러므로, 임의의 비트가 미스매치인지를 검사하고 논리 m1 = 매치를 생성하는 대신에, 모든 비트들이 매치인지가 검사(만약 맞다면, 풀 다운 발생)될 수 있어, 논리 m1n = 매치를 생성한다. 불 구현(Boolean implementation)의 선택은 거의 천이가 없으므로(천이가 매치의 경우에만 발생하기 때문에), 낮은 전력을 소비한다. 불행히도, 다이나믹 NAND는 다이나믹 NOR보다 느릴 것이 분명하다. 이는 특히 와이드 워드(b>16)에 대해 유효하다. 한편, 긴 풀 다운 체인 등에 의해 발생된 지연은 진보된 CMOS 기술, 특히 "슬로우"(<100 MHz) 응용에 대해 내성이 있게 된다. 한편, 지연을 감소시키는 몇 가지 단계들을 사용하는 것이 유리할 것이다. 이는 워드를 넘버 I≥2 세그먼트로 분할하여, 도 4에 도시된 바와 같이 세그먼트 당 1개의 직렬 체인으로 조합함으로써 용이하게 행해진다. 이는 고속과 와이드 워드를 실현하는 설계 목적을 동시에 만족시킨다.

각각의 제1단 NAND가 다이나믹 게이트로서 실현될 때, 부분적인 워드들의 매치로 인해 보다 많은 천이와 고전력이 이루어지는 것은 명백하다. 그러므로, 연속적인 전력-속도 트레이드 오프(trade-off)가 발생하여 워드가 분할된 세그먼트들이 더 많을수록 속도와 전력은 더 높아지고, 속도와 전력 양면에서의 논리적 극단은 NOR가 된다. 저전력과 저속에서의 다른 극단은 1개의 NAND 체인이 되므로, 똑같이 바람직하지 않다. 가장 간단한 분할의 구현은 i=2 체인으로 분할하는 것이기 때문에, 이는 도 5a, 6a, 및 7a에 도시된 예시적인 실시예들에 적용될 것이다.

도 5a는 도 2에 도시된 CAM에 사용되는 2개의 세그먼트(2 체인)로 구성된 매치 라인 회로를 도시하고 있다. 도 5b는 제1 및 제2 세그먼트(체인)(522 및 524)를 개념적으로 도시하고 있다. 도 5a를 참조하면, 매치 라인 체인들의 N채널 FET들이 코어 셀들과 함께 명확하게 도시되어 있다. 매치 라인 체인들 각각은 인버터(218)에 접속되고 2개의 인버터(218)의 각각의 출력은 AND 게이트(220)에 접속된다. 2개로 분할된 워드에서, 제2 체인(524)는 제1 체인(522)의 미러 이미지로서 방향이 정해지고, 이들을 함께 모아, 그 출력들이 서로 대면하도록 한다. 도 5a에서, 체인은 풀 다운 체인으로서 물리적으로 실현되고, 체인의 출력 반대측의 한 단부에 사용된 GND(또는 VSS) 접속부를 갖는다. 다르게는, 체인은 풀 업 체인으로서 실현되고, 체인의 출력 반대측의 한 단부에 사용된 전원(또는 VDD) 접속부를 가지며, 인버터들이 논리적으로 제거된다.

워드 매치 라인은 엔코더로 경로가 정해져야(routed) 하며, 실제 물리적인 번지 정보가 상술한 도 2에 도시된 바와 같은 매치 정보로부터 얻어진다. 이러한 라우팅은 이용가능한 금속의 가장 높은 레벨에서의 코어 셀들에서 가장 용이하게 행해진다. 이는 도 6a에서는 엔코더가 우측에 있다고 가정하여 행해졌다. 이를 확대하면, 도 6b에 도시된 바와 같이, 각각의 코어 셀 위의 다수의 매치 라인들을 연장하고, 동일한 엔코더에 인접한 다수 열의 워드를 배치할 수 있다. 4개의 워드들의 배수인 용량은 수직 방향에서 복수의 상기 유닛을 스택화함으로써 이루어질 수 있다.

만약 각각의 코어 셀 위의 워드 매치 라인들 수(실제로는, 엔코더에 가장 근접한 코어 셀들 위의 워드 매치 라인들의 수)가 m이라면, 엔코더를 개재하지 않고, 서로 인접한 m 워드들이 존재할 것이다. 도 7a 및 7b에 도시된 바와 같이, 엔코더는 1개로 제한되지 않는다. 행 당 각각의 엔코더와 연관된 2×m 워드가 존재한다.

만약 엔코더의 수가 e라면, 행 당 2×m×e 워드가 존재할 것이다. 만약 행의 수가 r이라면, 어레이는 2×m×e×r 워드의 용량을 가질 것이다. e 엔코더의 출력은 도 7b에 도시된 바와 같이 어레이의 물리적인 하부 또는 상부에서 조합될 것이다.

만약, 워드를 정확하게 i=2 세그먼트로 분할하는 대신에, I>2 세그먼트로 분할된다면, 도 5a 및 b에 도시된 바와 같은 회로의 출력은 실제 워드 매치 라인이 아닌 부분적인 워드 결과를 나타낸다. 이러한 부분적인 워드 결과는 도 8a 및 8b에 도시된 바와 같이 엔코더에 인접하여 즉시 조합될 수 있다.

파라미터들은 다음과 같이 요약된다.

ㆍ각각의 코어 셀 위로 연장하는 워드 매치 라인수는 m이다.

ㆍ각각의 코어 셀 위로 연장하는 워드 매치 라인수와 부분적인 워드 결과 라인수의 합은 i×m/2(i는 짝수로 가정하였으나, 홀수도 가능하다).

ㆍ물리적인 행 당 워드 매치 라인수는 또한 물리적인 행 당 워드수와 동일하여 2×m×e이다.

ㆍ행 당 각각의 엔코더로의 입력수는 2×m이다.

도 9는 도 2에 도시된 CAM의 메모리 코어 셀(210)의 예를 도시하고 있다. 도 9에 도시된 코어 셀은 트랜지스터 레벨 코어 셀이다. 이 셀은 2개의 스태틱 기억 노드들과 워드 라인 wl에 의해 게이트된 2개의 억세스 FET들(710 및 712) 사이의 2개의 교차 결합 인버터로 구성되어, 기억 노드들 c 및 cn를 한 쌍의 비트 라인들 bl 및 bln에 연결시킨다. 이는 스태틱 SRAM 코어 셀(P- 및 N- 채널 FET들의 인버터들)을 위한 공지된 배열이다. 다른 3개의 N채널 FET들(721, 723, 및 725)은 셀의 비교부를 형성한다. FET(721)의 게이트, 드레인, 및 소스는 각각 네거티브 기억 노드 cn, 네거티브 비교 비트 라인 kn, 및 FET(723)의 게이트에 접속된다. FET(725)의 게이트, 드레인, 및 소스는 각각 포지티브 기억 노드 c, 포지티브 비교 비트 라인 k, 및 FET(723)의 게이트에 접속된다. FET(723) 그 자체는 매치 라인 체인의 일부를 형성하고 도 5a 및 8a에 도시된 디바이스를 구성하며, 그 소스와 드레인은 체인 내의 적당한 위치, 인접 셀들 내의 유사한 FET, 또는 체인의 어느 단부를 포함하는 회로에 접속된다.

비교 비트 라인 k/kn은 표준 비트 라인 쌍 bl/bln으로부터 분리된 물리적인 배선들이며, 수직방향에서 그들에 평행하게 연장한다. 분리된 배선을 사용하는 것은 각각의 용량적인 로드를 감소시키므로, 전력 소모를 감소시키고 속도를 증가시킨다. 또한 기억 억세스 디바이스와 비교 디바이스에서의 정지 상태의 독립적인 설정을 가능하게 한다. bl/bln은 다음의 판독 또는 기입을 위한 준비에서 탐색 동안에 하이 상태를 유지하고, k/kn은 다음의 탐색을 준비하면서 판독 또는 기입 동안에 하이 또는 로우 상태를 유지한다.

셀에 의해 이루어지는 기능은 (a) 한 비트의 데이타 저장과, (b) 비교 비트가 저장된 비트와 매치된 경우에는 온(on) 상태로 하고, 비교 비트가 저장된 비트와 미스매치된 경우에는 오프 상태로 하는 매치 라인 체인의 디바이스 스위칭의 조합이다. 즉, 노드 c 내에 저장된 2진값이 라인 k상의 비교 연산자와 매치된다면, FET(723)은 도통 상태가 된다. 탐색으로부터 주어진 비트를 마스킹하기 위해, 이진값은 항상 매치되고 FET(723)의 체인은 항상 도통 상태인 것이 보장되어야 한다. 이는 k와 kn을 하이 상태로 함으로써 행해진다.

I=2이고 m-4라고 가정하고, 전력 레일 VDD/VSS를 무시한, 코어 셀의 전체적인 신호 상층 금속 도면이 도 10에 도시되어 있다. 제2 금속과 그 이상의 모든 층들이 도시되어 있다. 도 10을 참조하면, 제3 금속층은 제2 금속층의 위와 제4 및 제5 금속층의 아래에 배치된다. 제2 금속은 워드 라인 금속(wl)이다. 제3 금속들은 비트 라인 금속들(bl 및 bln)과 비교 비트 라인 금속들(k 및 kn)이다. 제4 및 제5 금속들은 매치 라인 금속들이다. 금속의 상부층의 수평 신호수는 i=4 및 m=2, 또는 i=8 및 m=1에 대한 것과 동일할 것이다.

코어 셀은 항상 매치되는 셀을 얻기 위해 트랜지스터 레벨 면에서 3가지 다른 방법으로 수정될 수 있다. 즉, 실제 코어셀과 동일한 면적을 점유하고, 동일한 크기의 트랜지스터를 사용하지만, 탐색의 결과는 체인 디바이스의 도통 상태가 되도록 보장된다. 이러한 3가지가 수정된 코어 셀들은 더미 워드(또는 모델) 또는 체인의 실현에 유용하며, 이는 도 11, 12, 및 13에 도시되어 있다. 도 11에 도시된 셀은 그 체인 디바이스를 연속적으로 온(체인 디바이스의 게이트를 위한 방전 경로는 존재하지 않음)시킨다. 도 12에 도시된("조건부 온"으로 표시) 셀은 k/kn 중 하나이거나 또는 양자 모두가 하이일 때 매치된다. 양자 모두 로우일 때는, 체인 디바이스가 오프(off)된다. 2개의 추가 디바이스(도시 생략)가 워드 라인 상에 모델 로드를 제공하기 위해 도 12에 도시된 셀 내에 포함될 수 있다. 도 13에서, 노드 cn은 다이오드 접속 P채널 FET(731)에 의해 연속적으로 풀 업되고, 또한 워드 라인 wl이 어서트(assert)될 때마다 VDD로 풀 업된다(VDD 접속부는 필수적이지는 않으며, 보다 편리한 레이아웃 형태를 제공하는 선택에 따라 플로팅 드레인으로 대체될 수 있다). 그 결과, 노드 c는 로우 상태를 유지한다. FET(741)의 게이트에서의 cn 하이와 FET(743)에 접속된 FET(741)의 소스에 인가된 VDD의 조합은 원하는 바대로 FET(745)를 연속적으로 도통 상태로 한다.

더미 체인은 2가지 목적으로 사용될 수 있다. 제1 목적은 체인의 프리차지를 위한 충분한 시간이 할당된 시점을 판정한다. 이러한 목적에 사용될 수 있는 체인이 도 14에 도시되어 있다. 이 체인은 도 11에 도시된 바와 같은 다수의 연속적인 "항상 온" 셀들(810), 도 12에 도시된 바와 같은 "조건부 온" 셀(812), 및 도 15에 도시된 바와 같은 프리차지 센스 회로(814)로 구성된다. 프리차지 센스 회로는 FET(821)과 인버터를 포함한다. 프리차지 신호는 FET(821)의 게이트로 공급되고 프리차지 실행 신호는 인버터(823)의 출력으로부터 제공된다. "조건부 온" 셀(812)이 포함되어 k/kn 신호들이 그들의 유효 탐색 전압에 어서트될 때까지 프리차지가 종료될 수 없는 조건을 반영한다. 체인을 통해 전달 지연을 k/kn 표명의 결과로 반영하기 위해, 전체 더미 체인은 "조건부 온" 셀로 구성될 수 있다(이의 구현은 생략하였다). 프리차지 센싱 더미 체인은 다음에 설명되는 바와 같이 모든 구현에 요구되지 않는다.

더미 체인의 제2 목적은 더미 워드의 세그먼트로서 매치의 성공적인 평가를 위한 시간 간격을 판정하기 위한 것이다. 항상 매치되는 워드는 다른 모든 매치 신호들의 평가를 클럭킹하는 데 사용될 수 있는 타이밍 신호를 발생하는 데 사용된다. 이러한 워드는 도 14에 도시된 바와 같이 체인이나, "조건부 온" 셀들이나, 도 13에 도시된 셀들로 구성될 수 있다. 프리차지 센스 회로가 요구되지 않는 것에 주의한다. 생성된 타이밍 신호는 엔코더를 클러킹하거나, 전체 CAM을 위한 자기 타이밍 경로의 일부로서 더 사용될 수 있다. 매치 평가 타이밍 더미 워드는 모든 구현에 사용될 수 있다.

CAM 아키텍쳐는 고유의 탐색 지연이 발생됨에 주목하여야 한다. 모든 매치 라인들은 미스매치 상태에서 시작하고, 모두 매치 상태로의 천이에 대한 동일한 지연을 가진다. 그러므로, 매치의 모델링 시에, 가장 느린 조건을 모델링되는 것이 보장된다. 종래 기술에서, NOR 매치 라인의 경우에, 모든 매치 라인들은 매치 상태에서 시작되고, 미스매치 상태로의 천이 속도는 미스매치 비트 수에 따른다. 매치 라인 상의 매치 상태의 유효성의 중요한 타이밍 조건은 가장 느린 미스매치를 관찰함으로써 얻어져야 한다.

극성 선택의 조건, 및 프리차지와 평가 타이밍과 제어 면에서 매치 라인 체인을 실현하는 다양한 방법들이 존재한다. 다음의 설명은 이러한 다양한 실현을 포함하지만, 본 발명이 이로써 제한되지는 않는다. 본 기술 분야에 숙련된 당업자는 무리없이 다른 유사한 기술들을 발명할 수 있을 것이다.

도 16a 및 16b는 각각 풀 다운 체인 회로와 프리차지의 신호 타이밍을 도시하고 있다. 도 16a 및 17a에 도시된 체인 회로들 각각은 싸이클의 개시 후에 발생한 프리차지 펄스와 함께 사용된다. 프리차지 펄스는 체인들에 접속된 FET들(831 및 833)의 게이트로 공급된다. 프리차지에 따르는 충전 공유(charge-sharing) 문제점을 피하기 위해, 프리차지는 k/kn 상의 유효 데이타의 표명을 오버랩해야 한다. 프리차지 센싱을 위한 더미 체인은 프리차지가 종료되는 시점을 판정하고 탐색 동작의 나머지의 타이밍을 초기화하는 데 요구된다. 매치의 경우에, 전체 체인을 통한 프리차지 동작의 종료를 향한 매우 저항성의 전원 GND(또는 VDD-VSS) 경로가 존재한다.

만약 프리차지가 클럭 싸이클의 종료시에 개시되었다면(즉, 체인에 인가된 신호들의 정지 상태가 프리차지 상태로 유지된다면), 탐색 동작의 나머지를 초기화하기 이전에 프리차지의 종료를 센싱할 필요가 없게 된다. 이러한 경우에, 프리차지 종료는 CAM의 싸이클 시간에 대한 최소 요구도를 나타낸다. 이러한 관찰은 본 명세서에서 설명된 모든 남아있는 체인들에 적용된다.

도 18a 및 19b에 도시된 체인들은 프리차지 타이밍을 제외하고는 도 16a 및 17a와 동일하다. k/kn이 현재 정지 하이 상태여서, 체인 내의 모든 중간 노드들의 프리차징을 종료하는 것이 가능하다는 것에 주의한다. 도 18a는 풀 다운을 실현하도록 설계된 체인을 도시하고, 도 19a는 풀 업을 실현하도록 설계된 체인을 도시하고 있다. 도 18b 및 19b는 각각 도 18a 및 19a에 도시된 체인들의 프리차지 타이밍을 도시하고 있다.

체인의 한 단부로부터의 프리차징은 몇 가지 응용들에서 너무 느리기 때문에, 프리차지 디바이스는 체인의 양 단부에 배치될 수 있다. 이는 다른 방식에서는 상당할 수 있는 전원 GND 전류를 피하기 위해, 프리차지 동안에 반대측 전원으로 평가 결로를 스위치 오프하는 제3 디바이스의 추가를 필요로 한다. 타이밍은 도 18a 및 19a의 체인의 경우와 동일하다. 도 20a는 풀 다운을 실현하도록 설계된 체인을 도시하고 있으며, 도 21a는 풀 업을 실현하도록 설계된 체인을 도시하고 있다. 도 20a에 도시된 체인은 전원 GND(또는 VDD-VSS) 경로에 직렬 접속된 P 및 N채널 FET들(841 및 843)을 구비하고, 이 FET들의 접합부는 체인의 단부에 접속된다. 유사하게, 도 21a에 도시된 체인은 전원 GND(또는 VDD-VSS) 경로에 직렬 접속된 P 및 N채널 FET들(851 및 853)을 구비하고, 이 FET들의 접합부는 체인의 단부에 접속된다. FET 게이팅 신호 선택으로 인해, 천이 동안을 제외하고는, 상기 VDD-VSS 경로들중 어느것도 도통 상태로 되지 않는다. 도 20b 및 21b는 각각 도 20a 및 21a에 도시된 체인의 프리차지 타이밍을 도시하고 있다.

체인의 한 단부로부터의 프리차징은 충분히 고속이지만, 도 18a 및 19a의 회로들은 정지 프리차지 상태에서의 저항성 전원-GND 전류 경로로 인해 바람직하지 않을 수 있다. 도 22a 및 23a에 도시된 체인은 프리차지가 종료될 때까지 평가를 중지시키는 트랜지스터를 포함함으로서 이러한 문제점을 해결한다. 도 22a는 풀 다운을 실현하도록 설계된 체인을 도시하고 있으며, 도 23a는 풀 업을 실현하도록 설계된 체인을 도시하고 있다. 도 22a에 도시된 체인은 체인의 단부와 접지 사이에 접속된 N채널 FET(861)을 구비하고 있다. 도 23a에 도시된 체인의 단부와 전원 VDD 단자 사이에 접속된 P채널 FET(863)을 구비하고 있다. 프리차지 펄스가 FET들(861 및 863)의 게이트들에 공급된다. 도 22b 및 23b는 각각 도 22a 및 23a에 도시된 체인의 프리차지 타이밍을 도시하고 있다.

체인 내의 클러킹된 디바이스수를 제한하는 동시에, 프리차지 동안의 저항성 전원-GND 단락의 가능성을 제거하는 것이 바람직할 것이다. 도 18a, 19a, 22a, 및 23a에서와 같이, 한 단부로부터만 프리차지하는 것이 바람직하지만, 도 22a 및 23a의 클럭 제어 디바이스 대신에 단락 전류를 방지하는 데이타 제어 디바이스를 사용하는 것도 바람직하다. 그러므로, k/kn 신호("k 구동기"로 언급)를 구동하는 회로가 제공되어 프리차지 디바이스로부터 가장 먼 열에 대응하는 k 구동기가 도 18a, 19a, 20a, 21a, 22a, 및 23a의 다른 열들의 경우에서의 하이/하이가 아닌 정지 로우/로우 상태를 가진다. 체인 설계가 도 24a 및 25a에 도시되어 있으며, 체인 디바이스를 통한 단일 라인으로서 개념적으로 도시된 2가지 다른 형태의 k 신호들이 kL 또는 kH로 표시되어 있다. 이용되는 코어 셀은 아직 도 9의 코어 셀이고, 체인 디바이스 상의 k 라인은 단순히 개념적이다. 도 24a는 풀 다운을 실현하도록 설계된 체인을 도시하고 있으며, 도 25a는 풀 업을 실현하도록 설계된 체인을 도시하고 있다. 도 24b 및 25b는 각각 도 24a 및 25a에 도시된 체인의 프리차지 타이밍을 도시하고 있다.

모든 이전의 체인 설계에서, 충전 공유의 가능성을 전체적으로 제거하는 것이 설계 목적이다. 만약 체인 길이가 가변일 필요가 없고, 대신에 고정되어 있다면, 얼마간의 충전 공유가 허용될 수 있고, 의도적으로 체인으로 설계될 수 있다. 프리차지 지연과 전력은 프리차지되지 않은 체인 노드를 약간 남겨둠으로써 조금 감소될 수 있다. 이러한 기술은 도 26a 및 27a에 도시되어 있다. kL 열은 프리차지 디바이스 반대측의 체인 단부로부터 체인의 중간을 향해 이동된다. kL 열의 좌측 칼럼은 kL이나 kH로 구동될 수 있다. kH 칼럼들의 모든 비트들이 매치되고 하나 이상의 다른 열은 미스매치인 통계상 가능성이 없는 경우에, 프리차지되지 않은 노드들 상의 전하(또는 전하의 부족)는 인버터 게이트에서의 전압을 매치로서 평가되지 않아야 하는 중간값으로 이동시킨다. 만약 이러한 상황이 이해되고 고려된다면, 이는 허용될 수 있어야 한다. 도 26a는 풀 다운을 실현하도록 설계된 체인을 도시하고 있으며, 도 27a는 풀 업을 실현하도록 설계된 체인을 도시하고 있다. 도 26b 및 27b는 각각 도 26a 및 도 27a에 도시된 체인의 프리차지 타이밍을 도시하고 있다.

도시된 모든 설계예에서, 간단한 인버터로서 매치 센스 회로를 나타내었다. 실제로는, 이러한 회로는 임의의 스태틱 또는 다이나믹 전압 센스 디바이스로 실현될 수 있다.

몇 가지 대상 응용들은 매치와 미스매치 간에 높은 공통성을 가지기 쉽기 때문에(즉, 이들은 단지 몇 비트만이 다를 수 있고, 연속적인 긴 문자열은 공통일 수 있다), 이러한 "니어 미스(near-miss)"의 프리차지에 과도한 전력이 소모되는 상황이 발생할 수 있다. 이는 특히 워드 세그먼트(전체 체인)가 매치매치된 워드 내에서 매치되는 경우에 해당한다. 이러한 상황은 전통적이 와이어드-NOR 매치 라인 CAM에 대응하지 않는 것에 주의한다.

상기 상황의 한 예(응용을 제한하자는 것은 아니다)가 ATM 번지 룩업이다. 번지는 가상 채널 식별자(VCI) 및 가상 경로 식별자(VPI)인 2가지 필드로 구성된다. 다수의 엔트리(entry)는 (a) 동일한 VPI들을 구비하고 VCI 중 몇 비트가 다르거나, 또는 (b) 동일한 VCI들을 구비하고 VPI중 몇 비트가 다를 수 있다. 이러한 경우에 전력 소비를 제한기 위해, 체인 내의 비트들의 순서를 스크램블(scamble)하는 것이 유리하다.

대부분의 기억 장치에서, 열은 비트 슬라이스 형태로 구성되어, 주어진 데이타 비트와 연관된 모든 열은 함께 그룹화된다. 본 명세서에 설명된 아키텍쳐는 도 28에 도시된 바와 같이 비트 슬라이스 대신에 워드 슬라이스이다. 이로 인해, 모든 워드들을 접속하는(즉, 비트들 각각에 연관된 모든 열들을 접속하는) 공용 데이타 버스(910)가 요구된다. 이러한 버스에 대한 사항은 다음과 같다.

ㆍ버스(910)는 탐색, 판독, 또는 기입 동작에 사용될 수 있고, 양방향 데이타를 공급한다.

ㆍ버스(910) 상의 모든 구동기는 세가지 상태 가능(tri-statable)이어야 한다.

본 발명의 특정한 실시예가 상세히 설명되었지만, 첨부된 특허 청구의 범위로서 정의된 본 발명의 범위로부터 벗어나지 않으면서 다양한 변경, 수정, 및 적용이 가능하는 것이 인식될 것이다.

본 발명은 대용량 메모리를 위한 적당한 어레이 가로세로비를 이루는 데 필요한 2차원 디코딩을 실현하고, 대용량 CAM의 전체 내용을 동시에 탐색하면서도 낮은 전력을 소모한다.

도 1은 종래 기술의 CAM을 도시한 도면.

도 2는 본 발명의 실시예에 따른 CAM을 도시한 도면.

도 3은 NOR 및 NOT-AND 게이트들의 논리 등가를 도시한 도면.

도 4는 NOT-AND 게이트들의 논리적인 세그먼트를 도시한 도면.

도 5a는 2개의 세그먼트로 구성된 매치 라인 회로를 도시한 도면.

도 5b는 도 5a에 도시된 2개의 세그먼트 회로를 개념적으로 도시한 도면.

도 6a는 그 매치 라인의 저장을 도시한 도면.

도 6b는 엔코더를 공유하는 4개의 워드를 도시한 도면.

도 7a는 2개의 엔코더를 가진 물리적인 단일 워드를 도시한 도면.

도 7b는 도 7a에 도시된 복수의 행을 가진 어레이를 도시한 도면.

도 8a는 4개의 세그먼트 각각의 다수의 워드를 도시한 도면.

도 8b는 8개의 세그먼트 각각의 다수의 워드를 도시한 도면.

도 9는 메모리 코어 셀의 트랜지스터 레벨 개략도.

도 10은 메모리 코어 셀 상부 금속층들의 도면.

도 11은 수성된 코어 셀의 제1 예를 도시한 도면.

도 12은 수성된 코어 셀의 제2 예를 도시한 도면.

도 13은 수성된 코어 셀의 제3 예를 도시한 도면.

도 14는 프리차지의 완료를 검출하는 데 사용되는 더미 체인을 도시한 도면.

도 15는 프리차지 센스 회로의 간단한 실현을 도시한 도면.

도 16a는 인 싸이클(in-cycle) 프리차지의 풀 다운 체인 회로를 도시한 도면.

도 16b는 프리차지의 신호 타이밍을 도시한 도면.

도 17a는 인 싸이클 프리차지의 풀업 체인 회로를 도시한 도면.

도 17b는 프리차지의 신호 타이밍을 도시한 도면.

도 18a는 정지한 프리차지의 풀 다운 체인 회로를 도시한 도면.

도 18b는 프리차지의 신호 타이밍을 도시한 도면.

도 19a는 정지한 프리차지의 풀 업 체인 회로를 도시한 도면.

도 19b는 프리차지의 신호 타이밍을 도시한 도면.

도 20a는 체인의 양 단으로부터의 정지한 프리차지의 풀 다운 체인 회로를 도시한 도면.

도 20b는 프리차지의 신호 타이밍을 도시한 도면.

도 21a는 체인의 양 단으로부터의 정지한 프리차지의 풀 업 체인 회로를 도시한 도면.

도 21b는 프리차지의 신호 타이밍을 도시한 도면.

도 22a는 정지 프리차지와 단일 클럭 제어 정지(quiescent-off) 디바이스를 갖는 풀 다운 체인 회로를 도시한 도면.

도 22b는 프리차지의 신호 타이밍을 도시한 도면.

도 23a는 정지 프리차지와 단일 클럭 제어 정지(quiescent-off) 디바이스를 갖는 풀 업 체인 회로를 도시한 도면.

도 23b는 프리차지의 신호 타이밍을 도시한 도면.

도 24a는 정지 프리차지와 단일 데이타 제어 정지 디바이스를 갖는 풀 다운 체인 회로를 도시한 도면.

도 24b는 프리차지의 신호 타이밍을 도시한 도면.

도 25a는 정지 프리차지와 단일 데이타 제어 정지 디바이스를 갖는 풀 업 체인 회로를 도시한 도면.

도 25b는 프리차지의 신호 타이밍을 도시한 도면.

도 26a는 정지 프리차지와 의도적인 충전 공유를 갖는 풀 다운 체인 회로를 도시한 도면.

도 26b는 프리차지의 신호 타이밍을 도시한 도면.

도 27a는 정지 프리차지와 의도적인 충전 공유를 갖는 풀 업 체인 회로를 도시한 도면.

도 27b는 프리차지의 신호 타이밍을 도시한 도면.

도 28은 열이 워드 슬라이스 형태로 구성된 아키택쳐를 도시한 도면

<도면의 주요 부분에 대한 부호의 설명>

212 : 매치 라인

214 : 비트 라인

218 : 인버터

220 : AND 게이트

222 : 엔코더

224 : 워드 매치 라인

Claims

w 워드의 매칭 수단으로서, 각각의 워드는 i 세그먼트 매치 라인 체인들을 포함하고, 각각의 상기 매치 라인 체인은 매치 라인에 의해 일렬로 연쇄되는 b/i 코어 셀들을 포함하고, 각각의 상기 코어 셀은 데이타를 저장하기 위한 수단을 포함하며, 각각의 워드를 구성하는, 체인 세그먼트들 내의 비트들의 순서와 체인 세그먼트들 간의 순서는 결정론적으로 스크램블되는(deterministically scrambled) w 워드의 매칭 수단 -w, i, 및 b는 정수임- ;

각각의 행 내의 상기 매치 라인 체인들을 논리적으로 결합시키기 위한 논리 수단; 및

상기 논리 수단으로부터의 출력을 기초로 탐색 결과를 제공하기 위한 엔코딩 수단

을 포함하는 내용 번지화 기억 장치(CAM).
제1항에 있어서, 상기 논리 수단은 각각의 행 내의 상기 매치 라인 체인들로부터의 출력들에 응답하여 논리 출력들을 제공하는 NAND 회로 수단을 포함하는 내용 번지화 기억 장치.
제1항에 있어서, 상기 체인들 상의 데이타 신호들의 천이(transition)를 센싱하기 위한 수단을 더 포함하는 내용 번지화 기억 장치.
제3항에 있어서, 매치를 나타내도록 스윙(swing)하는 데이타 신호의 극성은 위 또는 아래인 내용 번지화 기억 장치.
제1항에 있어서, i=2이고 한 쌍의 매치 라인 체인들이 미러 이미지로 방향이 정해져서, 그들의 출력이 서로 대면하고, 논리 수단에 의해, 2개의 체인으로부터의 2개의 부분 매치 결과들의 논리 조합이 용이하게 되는 내용 번지화 기억 장치.
제5항에 있어서, 상기 논리 수단은 AND 논리 수단을 포함하고, 상기 매치 라인 체인들 상의 부분 매치 결과들을 AND하여 귀결되고 워드 당 1개의 워드 매치 라인이 배정된 상기 워드 매치 라인들이 상기 매치 결과를 상기 엔코딩 수단으로 보내도록 경로가 정해지는(routed) 내용 번지화 기억 장치.
제6항에 있어서, 상기 워드 매치 라인들은 상기 코어 셀 내에 사용된 모든 다른 신호들 위의 금속층 내의 상기 코어 셀들 위로 물리적 경로가 선택적으로 정해지는 내용 번지화 기억 장치.
제6항에 있어서, 상기 엔코딩 수단은 복수의 엔코더를 포함하는 내용 번지화 기억 장치.
제6항에 있어서, 다수의 워드가 상기 엔코딩 수단에 인접하여 배치되고, 다수의 워드 매치 라인들이 각각의 상기 코어 셀 위로 연장하여, 다수의 워드 매치 라인의 행 당(per low) 경로가 정해지도록 하는 내용 번지화 기억 장치.
제9항에 있어서, 상기 워드 매치 라인들은 상기 코어 셀 내에 사용된 모든 다른 신호들 위의 금속층 내의 상기 코어 셀 위로 선택적으로 경로가 정해지는 내용 번지화 기억 장치.
제6항에 있어서, 상기 부분 매치 결과들은 상기 코어 셀 위로 선택적으로 경로가 정해지고, 상기 AND 논리 수단 내에서 조합되는 내용 번지화 기억 장치.
제11항에 있어서, 상기 매치 라인 세그먼트 쌍들로부터의 결과는 먼저 논리 AND 연산에 의해 제2 부분 결과로 조합되고, 다음에 이 결과는 상기 코어 셀 위로 경로가 정해져서, 상기 엔코더에 인접한 최종 AND 게이트에서 조합되는 내용 번지화 기억 장치.
제1항에 있어서, 상기 코어 셀은 데이타 저장 작업들을 위한 복수의 전계 효과 트랜지스터(FET)를 포함하고, 제1 이진 논리 레벨을 상기 체인 세그먼트의 한 단부에 공급하고 클럭 신호에 응답하여 상기 매치 라인 체인 세그먼트를 제2 이진 논리 레벨로 프리차징하기 위한 논리 레벨/프리차징 수단을 더 포함하는 내용 번지화 기억 장치.
제13항에 있어서, 상기 논리 레벨/프리차징 수단은 상기 체인의 한 단부를 상기 제1 이진 논리 레벨의 전원에 직접 결합시키기 위한 수단을 포함하는 내용 번지화 기억 장치.
제13항에 있어서, 상기 논리 레벨/프리차징 수단은 매치 센스 회로에 가장 근접한 상기 체인의 다른 단부에 제1 FET를 포함하는 내용 번지화 기억 장치.
제15항에 있어서, 상기 논리 레벨/프리차징 수단은, 상기 제1 FET에 의해 상기 체인을 상기 제2 이진 논리 레벨로 프리차징하기 위한 수단을 더 포함하며, 탐색이 수행되는 동안의 클럭 싸이클의 개시에 뒤이어 시작되는 내용 번지화 기억장치.
제15항에 있어서, 상기 논리 레벨/프리차징 수단은, 상기 제1 FET에 의해 상기 체인을 상기 제2 이진 논리 레벨로 프리차징하기 위한 수단을 더 포함하며, 탐색 동작의 종료에 뒤이어 시작되고 상기 CAM의 비탐색 정지 상태 동안 계속되고 다음 탐색 동작의 개시 이전에 종료되며, 상기 체인의 FET들은 그들의 게이트들 상의 하이 논리 레벨로 인해 프리차징 동안 도통 상태에 유지되는 내용 번지화 기억 장치.
제13항에 있어서, 상기 논리 레벨/프리차징 수단은 상기 체인의 한 단부에 있는 상기 제1 FET 및 매치 센스 회로로부터 가장 먼 상기 체인의 다른 단부에 있는 제2 FET를 포함하는 내용 번지화 기억 장치.
제18항에 있어서, 상기 논리 레벨/프리차징 수단은 상기 제1 및 제2 FET가 비도통 상태일 때 도통 상태가 되는 제3 FET에 의해 상기 체인의 한 단부를 상기 제1 이진 논리 레벨의 전원에 접속시키기 위한 수단을 포함하되, 상기 체인의 FET들은 그들의 게이트들 상의 하이 논리 레벨로 인해 프리차지 동안에 도통 상태로 유지되는 내용 번지화 기억 장치.
제18항에 있어서, 상기 제2 FET는 상기 제1 FET가 비도통 상태일 때 도통 상태가 되는 내용 번지화 기억 장치.
제13항에 있어서,

상기 논리 레벨/프리차징 수단은 논리 레벨 수단과 프리차징 수단을 포함하되,

상기 프리차징 수단은, 매치 센스 회로에 가장 근접한 체인 세그먼트의 단부에 있는 제1 FET에 의해, 상기 체인 세그먼트를 상기 제2 이진 논리 레벨로 프리차징하기 위한 수단을 포함하며, 탐색 동작의 종료에 뒤이어 시작되고 상기 CAM의 비탐색 정지 상태 동안 계속되고 다음 탐색 동작의 개시 이전에 종료되며,

상기 논리 레벨 수단은 상기 체인 세그먼트의 한 단부를 상기 제1 이진 논리 레벨의 전원과 직접 결합시키기 위한 것이고,

상기 매치 센스 회로의 한 최종 단부의 체인 내의 상기 코어 셀은 상기 체인 세그먼트 내의 다른 코어 셀들의 FET와 동일한 FET들을 포함하며, 비교 데이타가 정지 프리차지 상태 동안에 반대 극성에 인가되어 상기 체인 세그먼트의 FET만이 상기 정지 프리차지 상태에서 비도통 상태인 체인 내의 FET인 내용 번지화 기억 장치.
제13항에 있어서,

상기 논리 레벨/프리차징 수단은 논리 레벨 수단과 프리차징 수단을 포함하되,

상기 프리차징 수단은, 매치 센스 회로에 가장 근접한 체인의 단부에 있는 상기 제1 FET에 의해, 상기 체인을 상기 제2 이진 논리 레벨로 프리차징하기 위한 것이며, 탐색 동작의 종료에 뒤이어 시작되고 상기 CAM의 비탐색 정지 상태 동안 계속되고 다음 탐색 동작의 개시 이전에 종료되며,

상기 논리 레벨 수단은 상기 체인을 상기 제1 이진 논리 레벨의 전원과 직접 결합시키기 위한 것이고,

상기 체인 내의 선정된 일정한 위치에서의 코어 셀은 상기 체인 내의 다른 코어 셀들의 FET와 동일한 FET들을 포함하며, 비교 데이타가 정지 프리차지 상태 동안에 반대 극성에 인가되어 상기 체인의 FET만이 상기 정지 프리차지 상태에서 비도통 상태인 체인 내의 FET가 됨으로써, 체인의 탐색 동안에 발생하는 임의의 충전 공유(charge sharing)가 미스매치를 매치와 얼마간 유사하게 나타나게 하지만 이해되고 고려될 정도의 충전 공유가 발생하는 내용 번지화 기억 장치.
제13항에 있어서, 상기 코어 셀은,

차동 데이타를 저장하기 위한 두개의 교차 결합 인버터들을 형성하는 제1 및 제2 N채널 FET와 제1 및 제2 P채널 FET;

데이터 판독 및 기입 작업들을 위한 억세스를 제공하도록 워드 라인에 의해 게이트되고, 차동 비트 라인들로의 차동 데이타 노드와 결합된 제3 및 제4 N채널 FET;

제5 N채널 FET; 및

제6 및 제7 N채널 FET로서, 이들 중 하나는 포지티브 저장 노드에 의해 게이트되고 포지티브 비교 비트 라인을 상기 제5 N채널 FET의 게이트에 접속시키며, 다른 하나는 네거티브 저장 노드에 의해 게이트되고 네거티브 비교 비트 라인을 상기 제5 N채널 FET의 게이트에 접속시키고, 상기 비교 비트 라인들은 판독 및 기입 억세스에 사용되는 상기 비트 라인들과 물리적으로 구별되고, 상기 제5 N채널 FET의 소스 및 드레인은 이런 FET들의 체인을 형성하도록 인접 셀들의 FET에 접속되는 제6 및 제7 N채널 FET

를 포함하는 내용 번지화 기억 장치.
제1항에 있어서, 모든 체인들의 프리차지가 종료되는 시점을 판정하기 위한 더미 체인을 더 포함하되, 상기 더미 체인은 실제 저장 체인의 상기 코어 셀들만큼 많은 더미 셀을 포함하고 매치된 실제 저장 체인과 동일한 방식으로 비트 라인 천이를 비교하는 것에 응답하여 매치를 모델링하기 위해 항상 도통 상태이고 그 반대측 단부의 프리차지 회로에서 프리차지가 종료되는 시점을 검출하기 위한 수단을 포함하는 내용 번지화 기억 장치.
제1항에 있어서, 매치가 종료되기 위해 충분한 시간이 경과되는 시점을 판정하기 위한 더미 워드를 더 포함하되,

상기 워드는 실제 저장 워드와 동일한 체인수로 분할되고,

각각의 체인은 실제 저장 체인과 동일한 셀 수를 가지나, 실제 코어 셀 대신에 더미 코어 셀들로 구성되고,

각각의 체인은 매치를 모델링하기 위해 항상 도통 상태이고, 매치된 실제 체인과 동일한 방식으로 비트 라인 천이를 비교하는 것에 응답하는 내용 번지화 기억 장치.
제1항에 있어서, 주변 회로를 상기 CAM의 워드에 접속시키는 공용 데이타 버스를 더 포함하되, 상기 버스는 모든 워드들을 조인(join)시키고 탐색, 판독, 또는 기입 작업들을 위해 사용되며, 양방향 데이타를 공급하고, 상기 버스상의 모든 구동기가 세가지 상태 가능(tri-statable)인 내용 번지화 기억 장치.
차동 데이타를 저장하기 위해 두개의 교차 결합 인버터를 형성하는 제1 및 제2 N채널 FET와 제1 및 제2 P채널 FET;

데이타 판독 및 기입 작업들을 위한 억세스를 제공하도록 워드 라인에 의해 게이트되고, 차동 비트 라인들로의 상기 차동 데이타 노드와 결합된 제3 및 제4 N채널 FET;

제5 N채널 FET; 및

제6 및 제7 N채널 FET로서, 이들 중 하나는 포지티브 저장 노드에 의해 게이트되고 포지티브 비교 비트 라인을 상기 제5 N채널 FET의 게이트에 접속시키며, 다른 하나는 네거티브 저장 노드에 의해 게이트되고 네거티브 비교 비트 라인을 상기 제5 N채널 FET의 게이트에 접속시키고, 상기 비교 비트 라인은 판독 및 기입 억세스에 사용되는 상기 비트 라인들과 물리적으로 구별되고, 상기 제5 N채널 FET의 소스 및 드레인은 이런 FET들의 체인을 형성하도록 인접 셀들의 FET에 접속되는 제6 및 제7 N채널 FET

를 포함하는 코어 셀.