JP2993966B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2993966B2 JP2993966B2 JP63084806A JP8480688A JP2993966B2 JP 2993966 B2 JP2993966 B2 JP 2993966B2 JP 63084806 A JP63084806 A JP 63084806A JP 8480688 A JP8480688 A JP 8480688A JP 2993966 B2 JP2993966 B2 JP 2993966B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ比較回路に関し、特に、半導体集積回
路で用いられるデータ比較回路に関する。
路で用いられるデータ比較回路に関する。
従来、RAMセルメモリアレイで構成されるデータメモ
リに記憶されたデータと所定のデータを比較する場合は
RAMセルに記憶されたデータをデータバスを介して論理
演算ユニットへ読出した後、所定のデータとの減算命令
等を実行してデータの比較を行っていた。
リに記憶されたデータと所定のデータを比較する場合は
RAMセルに記憶されたデータをデータバスを介して論理
演算ユニットへ読出した後、所定のデータとの減算命令
等を実行してデータの比較を行っていた。
また、RAMセルのデータとRAMセルメモリアレイに設け
られたビット線上のデータとを比較するハードウェアを
設けてデータの比較動作を行う方法もある。
られたビット線上のデータとを比較するハードウェアを
設けてデータの比較動作を行う方法もある。
この種のデータ比較回路の動作を第５図を用いて説明
する。第５図において、RAMセルメモリアレイは、RAMセ
ル１〜４とビット線５〜８とビット線５〜８をクロック
φ１の期間にプリチャージするＰチャンネルMOS9〜12
ト、RAMセル１、３あるいは２、４を選択するワード線1
3、14と、データバス21に接続されたリードライトバッ
ファ回路15で構成され、ワード線13あるいは14により選
択されたRAMセルに対しクロックφ２の期間に読み出し
動作あるいは書き込み動作が行われる。データ比較回路
はビット線６とRAMセル２の出力D0を入力するENＲゲ
ート16と、ビット線８とRAMセル４の出力D1を入力とし
たENＲゲート17と、ENＲゲート16、17を入力とする
多入力ANDゲート18と、多入力ANDゲート18の出力をクロ
ックφ２の期間にラッチするラッチ回路19で構成されて
おり、クロックφ２の期間にRAMセル２の出力DOとビッ
ト線６のデータが一致し、かつ、RAMセル４の出力D1と
ビット線８のデータが一致すると、一致信号20が出力さ
れる。つまり、クロックφ２の期間に、ワード線13が選
択されるか、あるいはリードライトバッファ回路15の書
き込み動作によりビット線上に出力された複数ビットの
データと、ワード線14で選択され、あらかじめデータが
書き込まれたRAMセル２、４からなる複数ビットのデー
タとの比較結果がラッチ回路19に入力されることでデー
タの比較動作が行われていた。即ち、複数ビット中の１
ビットでも不一致があると、ENＲゲート16、17等の対
応するゲートが「０」を出力するため、多入力ANDゲー
ト18の出力が「０」になる。
する。第５図において、RAMセルメモリアレイは、RAMセ
ル１〜４とビット線５〜８とビット線５〜８をクロック
φ１の期間にプリチャージするＰチャンネルMOS9〜12
ト、RAMセル１、３あるいは２、４を選択するワード線1
3、14と、データバス21に接続されたリードライトバッ
ファ回路15で構成され、ワード線13あるいは14により選
択されたRAMセルに対しクロックφ２の期間に読み出し
動作あるいは書き込み動作が行われる。データ比較回路
はビット線６とRAMセル２の出力D0を入力するENＲゲ
ート16と、ビット線８とRAMセル４の出力D1を入力とし
たENＲゲート17と、ENＲゲート16、17を入力とする
多入力ANDゲート18と、多入力ANDゲート18の出力をクロ
ックφ２の期間にラッチするラッチ回路19で構成されて
おり、クロックφ２の期間にRAMセル２の出力DOとビッ
ト線６のデータが一致し、かつ、RAMセル４の出力D1と
ビット線８のデータが一致すると、一致信号20が出力さ
れる。つまり、クロックφ２の期間に、ワード線13が選
択されるか、あるいはリードライトバッファ回路15の書
き込み動作によりビット線上に出力された複数ビットの
データと、ワード線14で選択され、あらかじめデータが
書き込まれたRAMセル２、４からなる複数ビットのデー
タとの比較結果がラッチ回路19に入力されることでデー
タの比較動作が行われていた。即ち、複数ビット中の１
ビットでも不一致があると、ENＲゲート16、17等の対
応するゲートが「０」を出力するため、多入力ANDゲー
ト18の出力が「０」になる。
しかし、従来のデータ比較回路によると、RAMセル内
のフリップフロップ出力とRAMセルアレイに設けられた
ビット線上の信号を入力とするENＲゲートおよび多入
力ANDゲート等で構成されているので、回路規模が大き
くなり、半導体集積回路化する場合に、半導体基板面積
が増大し、製品コストが高くなる。また、RAMセルメモ
リアレイの規則性が損なわれるので、半導体集積回路化
に際してマスクパターン設計工数がかかるという欠点が
ある。更に、RAMセルメモリアレイに設けられたビット
数と交差する配線数が多くなってビット線に容量が付加
するので、RAMセルメモリのデータアクセス時間が長く
なるという欠点がある。
のフリップフロップ出力とRAMセルアレイに設けられた
ビット線上の信号を入力とするENＲゲートおよび多入
力ANDゲート等で構成されているので、回路規模が大き
くなり、半導体集積回路化する場合に、半導体基板面積
が増大し、製品コストが高くなる。また、RAMセルメモ
リアレイの規則性が損なわれるので、半導体集積回路化
に際してマスクパターン設計工数がかかるという欠点が
ある。更に、RAMセルメモリアレイに設けられたビット
数と交差する配線数が多くなってビット線に容量が付加
するので、RAMセルメモリのデータアクセス時間が長く
なるという欠点がある。
従って、本発明の目的は回路規模が大きくなるのを抑
え、半導体集積回路化したときに半導体基板面積が大に
なって製品コストが高くならないようにしたデータ比較
回路を提供することである。
え、半導体集積回路化したときに半導体基板面積が大に
なって製品コストが高くならないようにしたデータ比較
回路を提供することである。
本発明の他の目的はマスクパターン設計工数を減少さ
せるデータ比較回路を提供することである。
せるデータ比較回路を提供することである。
本発明の他の目的はデータアクセス時間の短縮を図
り、また、製造条件の許容範囲が大きく、製造保留が上
がるデータ比較回路を提供することである。
り、また、製造条件の許容範囲が大きく、製造保留が上
がるデータ比較回路を提供することである。
本発明によると、ビット線対から入力するデータを記
憶するために列状に配置された複数のメモリセル群と、
各メモリセルに対応して設けられた比較回路とを具備し
た半導体集積回路において、各比較回路は前記メモリセ
ルの一方の出力をゲートにうける第１のＰ型MOSトラン
ジスタと、前記メモリセルの一方の出力が送出されるビ
ット線と相補となるビット線にゲートが接続され、前記
第１のＰ型MOSトランジスタと直列接続された第２のＰ
型MOSトランジスタと、前記メモリセルの他方の出力を
ゲートにうける第３のＰ型MOSトランジスタと、前記メ
モリセルの他方の出力が送出されるビット線と相補とな
るビット線にゲートが接続され、前記第３のＰ型MOSト
ランジスタと直列接続された第４のＰ型MOSトランジス
タと、前記第２及び第４のトランジスタの各々の出力が
共通に接続される導電線と、前記導電線と所定の電位と
の間に接続された抵抗手段と、前記導電線に前記所定の
電位を与える電位供給手段とを有し、前記ビット線対を
プリチャージする期間に前記電位供給手段を用いて前記
導電線を前記所定の電位に設定し、しかる後、前記各比
較回路においてビット線対の情報と前記メモリセル内の
情報とを比較し、比較結果を前記導電線を介して取り出
すようにしたことを特徴とする半導体集積回路を提供す
る。
憶するために列状に配置された複数のメモリセル群と、
各メモリセルに対応して設けられた比較回路とを具備し
た半導体集積回路において、各比較回路は前記メモリセ
ルの一方の出力をゲートにうける第１のＰ型MOSトラン
ジスタと、前記メモリセルの一方の出力が送出されるビ
ット線と相補となるビット線にゲートが接続され、前記
第１のＰ型MOSトランジスタと直列接続された第２のＰ
型MOSトランジスタと、前記メモリセルの他方の出力を
ゲートにうける第３のＰ型MOSトランジスタと、前記メ
モリセルの他方の出力が送出されるビット線と相補とな
るビット線にゲートが接続され、前記第３のＰ型MOSト
ランジスタと直列接続された第４のＰ型MOSトランジス
タと、前記第２及び第４のトランジスタの各々の出力が
共通に接続される導電線と、前記導電線と所定の電位と
の間に接続された抵抗手段と、前記導電線に前記所定の
電位を与える電位供給手段とを有し、前記ビット線対を
プリチャージする期間に前記電位供給手段を用いて前記
導電線を前記所定の電位に設定し、しかる後、前記各比
較回路においてビット線対の情報と前記メモリセル内の
情報とを比較し、比較結果を前記導電線を介して取り出
すようにしたことを特徴とする半導体集積回路を提供す
る。
以下、本発明のデータ比較回路を図面を参照して説明
する。
する。
第１図は参考例である。ＰチャンネルMOS30、32、3
4、36のソース電極は共に電源電位VBに接続され、ゲー
ト電極はそれぞれRAMセル２の出力D0、ＤおよびRAMセ
ル４の出力D1、Ｄに接続されている。このため、Ｐチ
ャンネルMOS30、32、34、36はRAMセル２、あるいはRAM
セル４のデータに応じてオン・オフする。Ｐチャンネル
MOS31、33、35、37のソース電極はそれぞれＰチャンネ
ルMOS30、32、34、36のドレイン電極に接続され、ゲー
ト電極はそれぞれビット線５、６、７、８に接続されて
いる。このため、ＰチャンネルMOS31、33、35、37はビ
ット線５、６、７、８のデータに応じてオン・オフす
る。導電線38はＰチャンネルMOS31、33、35、37のドレ
イン電極に共通接続され、ＮチャンネルMOS39はクロッ
クφ１の期間に導電線38を設置電位に接続する。ANDゲ
ート41はRAMセル２、４を選択するためのアドレス線42
とクロック42を入力とし、RAMセル２、４を迸択する。
アドレス線42を入力とするインバータ47とクロックφ２
を入力とするANDゲート43は導電線38を入力とするイン
バータ40の出力をラッチ回路19にラッチするクロック信
号を発生する。他の構成は第５図と共通するので重複す
る説明は省略する。
4、36のソース電極は共に電源電位VBに接続され、ゲー
ト電極はそれぞれRAMセル２の出力D0、ＤおよびRAMセ
ル４の出力D1、Ｄに接続されている。このため、Ｐチ
ャンネルMOS30、32、34、36はRAMセル２、あるいはRAM
セル４のデータに応じてオン・オフする。Ｐチャンネル
MOS31、33、35、37のソース電極はそれぞれＰチャンネ
ルMOS30、32、34、36のドレイン電極に接続され、ゲー
ト電極はそれぞれビット線５、６、７、８に接続されて
いる。このため、ＰチャンネルMOS31、33、35、37はビ
ット線５、６、７、８のデータに応じてオン・オフす
る。導電線38はＰチャンネルMOS31、33、35、37のドレ
イン電極に共通接続され、ＮチャンネルMOS39はクロッ
クφ１の期間に導電線38を設置電位に接続する。ANDゲ
ート41はRAMセル２、４を選択するためのアドレス線42
とクロック42を入力とし、RAMセル２、４を迸択する。
アドレス線42を入力とするインバータ47とクロックφ２
を入力とするANDゲート43は導電線38を入力とするイン
バータ40の出力をラッチ回路19にラッチするクロック信
号を発生する。他の構成は第５図と共通するので重複す
る説明は省略する。
次に参考例の動作を第２図のタイミング図を用いて説
明する。第２図においては、RAMセル２、４への書き込
みはT1の期間に行われ、RAMセル２、４とデータバス21
上のデータ比較はT2〜T5の期間に行われる。クロックφ
１の期間にビット線５、６、７、８は電源電位にプリチ
ャージされ、導電線38は接地電位にディスチャージされ
ている。ライト信号はT2〜T5の期間常に発生されてい
る。
明する。第２図においては、RAMセル２、４への書き込
みはT1の期間に行われ、RAMセル２、４とデータバス21
上のデータ比較はT2〜T5の期間に行われる。クロックφ
１の期間にビット線５、６、７、８は電源電位にプリチ
ャージされ、導電線38は接地電位にディスチャージされ
ている。ライト信号はT2〜T5の期間常に発生されてい
る。
T1の期間にアドレス線42が「１」でRAMセル２、４が
選択されると、クロックφ２の期間リードライトバッフ
ァ回路15を介してデータバス21上のデータDB0、DB1がRA
Mセル２、４に書き込まれ、DB0が「１」、DB1が「１」
ならRAMセル２の出力D0が「１」に、RAMセル４の出力D1
が「１」になる。
選択されると、クロックφ２の期間リードライトバッフ
ァ回路15を介してデータバス21上のデータDB0、DB1がRA
Mセル２、４に書き込まれ、DB0が「１」、DB1が「１」
ならRAMセル２の出力D0が「１」に、RAMセル４の出力D1
が「１」になる。
T2〜T5の期間はライト信号が発生しており、データバ
ス上のデータはクロックφ２の期間にビット線５、６、
７、８に出力されているので、T1の期間にRAMセル２、
４に書き込まれたデータとの比較動作がクロックφ１の
サイクル毎に行われる。
ス上のデータはクロックφ２の期間にビット線５、６、
７、８に出力されているので、T1の期間にRAMセル２、
４に書き込まれたデータとの比較動作がクロックφ１の
サイクル毎に行われる。
T2の期間はデータバス上のデータDB0、DB1が共に
「０」であり、ＰチャンネルMOS32、33およびＰチャン
ネルMOS36、37がオンするので、導電線38の電位が接地
電位から電源電位VBへと上昇し、一致信号20は「０」と
なる。
「０」であり、ＰチャンネルMOS32、33およびＰチャン
ネルMOS36、37がオンするので、導電線38の電位が接地
電位から電源電位VBへと上昇し、一致信号20は「０」と
なる。
T3の期間はデータバス上のデータDB0が「０」、DB1が
「１」であり、ＰチャンネルMOS37はオフするが、Ｐチ
ャンネルMOS32、33がオンしているのでＰチャンネルMOS
32、33を介して導電線38の電位が接地電位から電源電位
VBへと上昇するので、一致信号20は「０」である。
「１」であり、ＰチャンネルMOS37はオフするが、Ｐチ
ャンネルMOS32、33がオンしているのでＰチャンネルMOS
32、33を介して導電線38の電位が接地電位から電源電位
VBへと上昇するので、一致信号20は「０」である。
T4の期間はデータバス上のデータDB0、DB1ともに
「１」であり、RAMセル２、４のデータと一致してい
る。このT4の期間においては、ＰチャンネルMOS33およ
びＰチャンネルMOS37がオフしており、また、Ｐチャン
ネルMOS31、35はオンしているが、ＰチャンネルMOS30、
34がオフしているので導電線38を電源電位VBに充電させ
る電流経路が存在せず、導電線38の電位は接地電位のま
まであり、比較回路の一致信号20が「１」となる。
「１」であり、RAMセル２、４のデータと一致してい
る。このT4の期間においては、ＰチャンネルMOS33およ
びＰチャンネルMOS37がオフしており、また、Ｐチャン
ネルMOS31、35はオンしているが、ＰチャンネルMOS30、
34がオフしているので導電線38を電源電位VBに充電させ
る電流経路が存在せず、導電線38の電位は接地電位のま
まであり、比較回路の一致信号20が「１」となる。
以上から明らかなように、参考例の比較回路において
は、複数ビットのデータのうち少なくとも１ビットでも
一致していなければ、あらかじめディスチャージされて
いた導電線の電位が電源電位まで上昇するので導電線の
電位により複数ビットのデータ比較結果を判定できる。
は、複数ビットのデータのうち少なくとも１ビットでも
一致していなければ、あらかじめディスチャージされて
いた導電線の電位が電源電位まで上昇するので導電線の
電位により複数ビットのデータ比較結果を判定できる。
第３図は本発明の実施例の回路図、第４図はそのタイ
ミング図である。第３図において、第１図および第５図
と共通する部分は共通の引用数字によって示されてい
る。ANDゲート44はアドレス線45とクロックφ２を入力
とし、RAMセル１、３に接続され、RAMセル１、３を選択
する。また、導電線38は比較的抵抗値の高い抵抗46で接
地電位に接続されている。T2の期間において、アドレス
線45が「１」でRAMセル１、３にデータバス21上のデー
タが書き込まれ、RAMセル１の出力D2およびRAMセル３の
出力D3が「０」となっている。T4の期間において、アド
レス線45が「１」でRAMセル１、３に対して書き込みが
行われ、かつ、データバス21上のデータDB0あるいはDB1
が「１」であると、RAMセル１、３に記憶されていたデ
ータがクロックφ２の前半の期間ｔに一瞬出力され、ビ
ット線６あるいはビット線８の電位が波形Ａのごとく低
下し、ＰチャンネルMOS33あるいはＰチャンネルMOS37が
オンし、導電線38の電位が上昇する場合がある。このよ
うな場合でも、この実施例では抵抗46により導電線38の
電位が接地電位まで低下するので、正しいデータ比較結
果が得られる。従って、ＰチャンネルMOS31、33、35、3
7のスレッショルド電圧が製造上のバラツキ等で比較的
低くなり、前述したように、導電線38の電位が上昇して
しまう場合でも正しい比較動作が行われるため、製造条
件の許容範囲が大きく、製造保留が上がるという利点が
ある。
ミング図である。第３図において、第１図および第５図
と共通する部分は共通の引用数字によって示されてい
る。ANDゲート44はアドレス線45とクロックφ２を入力
とし、RAMセル１、３に接続され、RAMセル１、３を選択
する。また、導電線38は比較的抵抗値の高い抵抗46で接
地電位に接続されている。T2の期間において、アドレス
線45が「１」でRAMセル１、３にデータバス21上のデー
タが書き込まれ、RAMセル１の出力D2およびRAMセル３の
出力D3が「０」となっている。T4の期間において、アド
レス線45が「１」でRAMセル１、３に対して書き込みが
行われ、かつ、データバス21上のデータDB0あるいはDB1
が「１」であると、RAMセル１、３に記憶されていたデ
ータがクロックφ２の前半の期間ｔに一瞬出力され、ビ
ット線６あるいはビット線８の電位が波形Ａのごとく低
下し、ＰチャンネルMOS33あるいはＰチャンネルMOS37が
オンし、導電線38の電位が上昇する場合がある。このよ
うな場合でも、この実施例では抵抗46により導電線38の
電位が接地電位まで低下するので、正しいデータ比較結
果が得られる。従って、ＰチャンネルMOS31、33、35、3
7のスレッショルド電圧が製造上のバラツキ等で比較的
低くなり、前述したように、導電線38の電位が上昇して
しまう場合でも正しい比較動作が行われるため、製造条
件の許容範囲が大きく、製造保留が上がるという利点が
ある。
なお、本発明の実施例では、導電線38をクロックφ１
の時限にディスチャージしておくか、あるいは高抵抗で
常に接地電位と接続しておき、導電線の電位を検出して
データ比較を行う方式を説明したが、導電線38がＰチャ
ンネルMOSにより充電されたか、もしくはハイインピー
ダンス状態であるかをセンスアンプ等で検出してデータ
結果を得るようにしても良い。
の時限にディスチャージしておくか、あるいは高抵抗で
常に接地電位と接続しておき、導電線の電位を検出して
データ比較を行う方式を説明したが、導電線38がＰチャ
ンネルMOSにより充電されたか、もしくはハイインピー
ダンス状態であるかをセンスアンプ等で検出してデータ
結果を得るようにしても良い。
以上説明したように、本発明は所定データの比較に際
し、１本の導電性を設け、RAMセルおよびビット線を直
列接続したＰチャンネルMOSのゲート電極に接続し、所
定タイミングで導電線の電位を検出してデータ比較を行
うようにしたので、データ比較回路をRAMセルアレイの
規則性を損なうことなく少ない回路規模で実現し、マス
クパターン設計工数や半導体基板面積を減少させ、製品
コストを下げられる効果がある。また、RAMセルアレイ
のビット線データアクセス時間を短縮できる効果があ
る。
し、１本の導電性を設け、RAMセルおよびビット線を直
列接続したＰチャンネルMOSのゲート電極に接続し、所
定タイミングで導電線の電位を検出してデータ比較を行
うようにしたので、データ比較回路をRAMセルアレイの
規則性を損なうことなく少ない回路規模で実現し、マス
クパターン設計工数や半導体基板面積を減少させ、製品
コストを下げられる効果がある。また、RAMセルアレイ
のビット線データアクセス時間を短縮できる効果があ
る。
第１図はデータ比較回路の参考例を示す回路図、第２図
は参考例の動作タイミング図、第３図は本発明のデータ
比較回路の実施例を示す回路図、第４図は実施例の動作
タイミング図、第５図は従来のデータ比較回路を示す回
路図。 符号の説明 １〜４……RAMセル ５〜８……ビット線 ９〜12……ＰチャンネルMOS 13、14……ワード線 15……リードライトバッファ回路 16、17……ENＲゲート 18、41、43、44……ANDゲート 19……ラッチ回路、20……一致信号 21……データバス 30〜37……ＰチャンネルMOS 38……導電線 39……ＮチャンネルMOS 40、47、48……インバータ 46……抵抗
は参考例の動作タイミング図、第３図は本発明のデータ
比較回路の実施例を示す回路図、第４図は実施例の動作
タイミング図、第５図は従来のデータ比較回路を示す回
路図。 符号の説明 １〜４……RAMセル ５〜８……ビット線 ９〜12……ＰチャンネルMOS 13、14……ワード線 15……リードライトバッファ回路 16、17……ENＲゲート 18、41、43、44……ANDゲート 19……ラッチ回路、20……一致信号 21……データバス 30〜37……ＰチャンネルMOS 38……導電線 39……ＮチャンネルMOS 40、47、48……インバータ 46……抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−252706（ＪＰ，Ａ) 特開 昭62−165792（ＪＰ，Ａ) 特開 昭48−78846（ＪＰ，Ａ) 特開 昭58−212698（ＪＰ，Ａ) 特開 昭62−99994（ＪＰ，Ａ) 特開 昭62−267998（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ビット線対から入力するデータを記憶する
ために列状に配置された複数のメモリセル群と、各メモ
リセルに対応して設けられた比較回路とを具備した半導
体集積回路において、各比較回路は前記メモリセルの一
方の出力をゲートにうける第１のＰ型MOSトランジスタ
と、前記メモリセルの一方の出力が送出されるビット線
と相補となるビット線にゲートが接続され、前記第１の
Ｐ型MOSトランジスタと直列接続された第２のＰ型MOSト
ランジスタと、前記メモリセルの他方の出力をゲートに
うける第３のＰ型MOSトランジスタと、前記メモリセル
の他方の出力が送出されるビット線と相補となるビット
線にゲートが接続され、前記第３のＰ型MOSトランジス
タと直列接続された第４のＰ型MOSトランジスタと、前
記第２及び第４のトランジスタの各々の出力が共通に接
続される導電線と、前記導電線と所定の電位との間に接
続された抵抗手段と、前記導電線に前記所定の電位を与
える電位供給手段とを有し、前記ビット線対をプリチャ
ージする期間に前記電位供給手段を用いて前記導電線を
前記所定の電位に設定し、しかる後、前記各比較回路に
おいてビット線対の情報と前記メモリセル内の情報とを
比較し、比較結果を前記導電線を介して取り出すように
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084806A JP2993966B2 (ja) | 1988-04-06 | 1988-04-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084806A JP2993966B2 (ja) | 1988-04-06 | 1988-04-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258023A JPH01258023A (ja) | 1989-10-16 |
| JP2993966B2 true JP2993966B2 (ja) | 1999-12-27 |
Family
ID=13840959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084806A Expired - Fee Related JP2993966B2 (ja) | 1988-04-06 | 1988-04-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993966B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2227500C (en) * | 1997-02-06 | 2001-08-14 | Northern Telecom Limited | Content addressable memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878846A (ja) * | 1972-01-21 | 1973-10-23 | ||
| JPS61252706A (ja) * | 1985-05-02 | 1986-11-10 | Hitachi Ltd | コンパレ−タ |
| JPS62165792A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 連想メモリ |
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1988
- 1988-04-06 JP JP63084806A patent/JP2993966B2/ja not_active Expired - Fee Related
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| JPH01258023A (ja) | 1989-10-16 |
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