JPS61252706A

JPS61252706A - コンパレ−タ

Info

Publication number: JPS61252706A
Application number: JP60093686A
Authority: JP
Inventors: Takashi Hotta; 多加志堀田; Hideo Maejima; 前島　英雄; Masahiro Iwamura; 将弘岩村; Ikuro Masuda; 郁朗増田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-05-02
Filing date: 1985-05-02
Publication date: 1986-11-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、コンパレータに係り、特に、大容量の高速連
想メモリの実現に好適なコンパレータに関する。

〔発明の背景〕

第４図は、８ビツトのコンパレータの論理を示したもの
である。入力１０１〜１０８と入力１０９〜１１６が一
致すると出力１１７が１となる。１１８〜１２５はＥＮ
ＯＲ（排他的Ｎ０Ｒ）ゲートである。、ＥＮＯＲゲート
を０ＭＯ８で構成した一例が第５図である。出力２０３
は、通常、０〜５ｖの論理振幅をとる。第４図の回路で
は、論理振幅が大きく、また、ＡＮＤゲート１２６が多
入力であるため、入力から出力までの遅延時間が大きい
という欠点があった。一方、ＥＣＬ等のバイポーラゲー
トを用いれば高速化が可能であるが、消費電力が大きく
、素子サイズも大きいため、高集積回路に適していない
。

〔発明の目的〕

本発明の目的は、高速、かつ、消費電力、サイズの小さ
なコンパレータを提供することにある。

〔発明の概要〕

本発明の特徴は、バイポーラトランジスタとＭＯＳトラ
ンジスタを複合した回路を用いたところにある０Ｍ０Ｓ
トンジスタで一致論理を構成し。

バイポーラトランジスタをセンスアンプとして用いる。

この構成により、一致論理回路の論理振幅が低く押えら
れるので、高速動作が得られる。また、回路の大部分が
ＭＯＳで構成されるため、高集積、低消費電力が可能と
なる。

〔発明の実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図は、ｎビットのデータａ工〜ａｌｌ　と、ｎビッ
トのデータｂ１〜ｂｎの一致を検出するコンパレータで
ある。３０１が一致線である。−敷線３０１には図に示
したようにｎ個の一ビツト比較セル４０１が並列に接続
されている。５０１は一致線３０１のセンスアンプであ
り、３０２がセンスアンプ出力である。

一ビツト比較セル４０１は、第４図に示すように、ＮＭ
Ｏ８で構成されており、信号ａ、　ｔ　ｂ＋ｍとその反
転信号ａｌｆｆｌｊｂ１ｍが入力されるｓａｗ　とす、
が不一致ならば一ビツト比較セル４０１は、−敷線から
電流を引き抜く、逆に、ａｌｌＩとす、が一致していれ
ば、電流を引き抜がない・−敷線３０１には、ｎ個の一
ビツト比較セルが並列に接続されているので、全てのビ
ットが一致した時のみ電流が引き抜かれない、ａ１〜ａ
ＩＩ　とｂ１〜ｂｎのうち、少くとも一ビットが不一致
であれば、対応する比較セルが、−敷線３０１より電流
を引き抜く。

センスアンプ５０１の構成を示したものが、第３図であ
る。５０２は、コレクタ電流を供給する抵抗素子である
。５０３は、ペース電流を供給する抵抗素子である。−
敷線３０１を通して、少くとも１つの比較セルが電流を
引き抜くとバイポーラトランジスタ５０４がオフし、出
力５０５が高レベルになる。一方、ａ１〜ａＩＩとｂ２
〜ｂ−が一致して、電流を引き抜く比較セルが存在しな
いと、バイポーラトランジスタ５０４はオンし、出力５
０５は低レベルとなる。

一致線３０１の電圧振幅は、バイポーラトランジスタの
ベース−エミッタ間電圧（０，８Ｖ程度）に押えられ、
高速動作が可能となる。すなわち、ＭＯＳにより構成さ
れた比較セルによる電流引き抜きを、相互インダクタン
スｇ、の高いバイポーラトランジスタで検出する。

第６図は、第１図のコンパレータを変形したものである
。センスアンプ５０１、−敷線３０１の構成は同じであ
るが、比較セルフ０１の中に記憶セルが内蔵されており
、記憶セルのデータと、データ線Ｄ□〜Ｄ。より入力さ
れるデータを比較するコンパレータである。

比較セルの構成例を示したものが第７図である。

ＰＭＯ８７０２，７０３とＮＭＯ８７０４゜７０５．７
０６，７０７で記憶セルを構成している。記憶セルへの
データの書き込みは、データ線り、、Ｄ、にデータをの
せ、書き込み線６０１を高電位にすればよい０次に、書
き込み線を低電位にもどして、比較したいデータを、デ
ータ線より入力すれば、ＮＭＯ８７０８，７０９，７１
０゜７１１により、データ線と記憶セルの一致論理がと
られる。不一致の時に一致線より電流を引き抜くという
動作は前に説明した通りである。データ線り、　、　Ｄ
−は、記憶セルへの書き込みと、比較セルへの入力の両
者に用いられる。

第６図のコンパレータによれば、記憶されたデータとの
一致をとるコンパレータが実現できる。

これは、次に述べる連想メモリの実現に大変有用なもの
である。

次に、第１図、第６図のコンパレータを用いて連想メモ
リを構成した実施例について述べる。連想メモリは、計
算機システムにおいて、データアクセスの高速化のため
のギャッシメモリや、アドレス変換の高速化のためのＴ
　Ｌ　Ｂ　（ＴｒａｎｓｌａｔｉｏｎＬ　ｏｏｋａｓｉ
ｄｅ　Ｂ　ｕｆｆｅｒ）に用いられ、その高速化は。

システムの性能を増すために重要である。ここでは、キ
ャッジメモリを例にとり説明する。

第８図はセットアソシアティブ方式のキャッジメモリシ
ステムの構成図である。８０１はアドレスバス、８０２
はアドレスレジスタ、８０３はディレクトリ記憶部、８
０４はデータ記憶部、８０５はコンパレータ、８０６は
データレジスタ、８０７はデータバスである。８０９は
、キャッシュがヒツトしたことを示す信号である。

アドレスレジスタ８０２の下位ビットは、データ記憶部
とディレクトリ記憶部に送出される。一方、上位ビット
はコンパレータに送出される。データ記憶部８０４より
読み出されたデータは、データレジスタ８０６に格納さ
れる。一方、コンパレータは、ディレクトリ記憶部より
読み出されたアドレスと、アドレスレジスタの上位ビッ
トを比較して、一致していればデータレジスタの内容を
データバス８０７に送出する。

キャッジメモリのアクセス時間は、ディレクトリ読み出
し時間とコンパレータに要する時間の和となる。コンパ
レータとして、本発明の第１図のコンパレータを用いれ
ば、高速アクセスのキャッジメモリが可能となる。

第９図は、さらにアクセスを高速化するためにディレク
トリ記憶部とコンパレータを一体にしたキャッジメモリ
の構成例である。８０８はコンパレータ内蔵のディレク
トリ記憶部であり、アドレスレジスタから上位、下位ア
ドレスともに受け、データ記憶部より読み出されたデー
タが正しいかどうかを示す信号８０９をデータレジスタ
に送る。

コンパレータ内蔵のディレクトリ記憶部８０８の構成を
示したものが第１０図である。１００３は下位アドレス
、１００１は下位アドレスをデコードするデコーダ、Ｄ
１〜Ｄ、は上位アドレス、１ｏ　Ｏ２ｓ＊第６図に示し
た記憶セル内蔵のコンパレータである。１００４は、書
き込み信号、１００５はアドレスの一致を示す信号線、
５０１は第３図で説明したセンスアンプである。

Ｄ工〜Ｄ−は記憶セル内に格納されているデータ全部と
並行して比較される。これを行う回路が１００２で、そ
の動作は、第６図で説明した通りである。下位アドレス
１００３はデコーダ１００１によりデコードされ、対応
する１ワードを選ぶ。信号線１００５は、選ばれたワー
ドの記憶セル内蔵コンパレータ１００２の出力信号を取
り出す信号線である。この信号線のセンスアンプとして
、やはり、第３図の５０１を用いて高速化している。下
位アドレスによって選ばれたワードと、Ｄ１〜Ｄ１１　
が一致していれば信号８０９は低電位に、不一致ならば
高電位になる。すなわち、信号８０９はキャッジメモリ
がヒツトしていれば低電位となる信号である。

第１０図の回路では、アドレスデコードと並行して、比
較が行われるので、高速アクセスが可能となる。

第１１図の回路は、第１０図の回路の変形であ為、すな
わち、各ワードのセンスアップを外し。

信号線１００５のセンスアンプ５０１で直接、デコーダ
で選ばれたワードの一致線をセンスする構成である。

第１Ｏ図の回路では、ＮＭＯ８二段で信号線１００５か
ら電流を引き抜いたが、第１１図の回路では、比較セル
内のＮＭＯ８二段とデコーダに。

よって選ばれる８ＭＯ８一段の計三段の８ＭＯ８で信号
線１００５から電流を引き抜く。しかし。

各ワードのセンスアンプが省略され、各ワードの一致線
が低振幅のまま、信号線１００５につながる。このため
、全体としては高速化される。特にワード数の少ない場
合この効果は著しい。また、各ワードのセンスアップが
ないため１面積も小さくなるという効果がある。

第８図、第９（！ｌは、セットアリシアティブ方式のキ
ャッジメモリシステムの実施例であったが、第１２図は
フルアソシアティブ方式のキャッジメモリシステムの実
施例を示したものである。

１２００は、アドレスとデータの対を記憶している記憶
部であり、アドレス８０２と一致したアドレスに対応す
るデータを１２０１通して、データレジスタ８０６に送
出する。８０１，８０９゜８０７は前に説明した通りで
ある。

１２００の構成を示したのが第１３図である。

１００２は、第６図で説明した記憶セル内蔵コンパレー
タ、Ｄ１〜Ｄ、はアドレス入力線。

１３０３はワードドライバ、Ｗ□〜ＷＫはワード線１３
０２はデータの記憶セル、１３０１は、データ記憶セル
１３０２の読み出し、書き込み制御回路、１３００は、
比較セルフ０１内の記憶セルへの書き込み制御回路であ
る。

Ｄ１〜［）＋　に入力されたアドレスは、コンパレータ
１００２により、全ワード内の記憶セルに記憶されたア
ドレスと比較される。一致したワードがあれば、対応す
るワードドライバ１３０３がワード線をドライブする。

その結果、選ばれたデータは１２０１を経て送り出され
る。信号１００５゜信号８０９の動作は、第１０図で説
明した通りである。

第１４図は、第６図の記憶セル内蔵コンパレータに、マ
スク機能を付は加えたコンパレータである。マスク機能
とはｎビットの入力データのうち、マスクレジスタで指
定されたビットについてのみ。

記憶セルに格納されているデータと一致をとる機能を言
う。１５００が、記憶セルとマスクを内蔵した比較セル
である。

比較セル１５００の回路を示したものが第１５図である
。７０２〜７０７は比較されるデータを記憶する記憶セ
ル、１５０２〜１５０７は、マスクデータを記憶する記
憶セル、１４００はマスクデータの書き込み線である。

７０８，７０９゜７１０．７１１．１５０１が一致論理
であり。

ＮＭＯ８１５０１により、マスク機能を実現している。

すなわち、１５０１をオフさせておけば、そのビットの
データ線り、と記憶セルフ０２〜７０７に格納されてい
るデータの内容が不一致であっても、比較セル１５００
は一致線３０１から電流を引き抜かない、マスクデータ
の書き込みは、る。

一マスク機能をもつ比較セル１５００を、先に第８図な
いし第１３図に述べた連想メモリに用いた比較セルフ０
１とおき換えれば、マスク機能をもつ連想メモリが得ら
れる。

実施例によれば、高速、高集積、低消費電力の連想メモ
リが実現できる。

〔発明の効果〕

本発明によれば、一致線の電圧振幅を下げることができ
るため、高速化の効果がある。また、比較論理にＭＯＳ
トランジスタを用いることができるので、高集積、低消
費電力の効果がある。

【図面の簡単な説明】

第１図は１本発明の最も基本的な実施例を示したブロッ
ク図、第２図は、第１図の比較セルを示す回路図、第３
図は、第１図のセンス回路を示す回路図である。第４図
、第５図は従来例の説明図、第６図ないし第１善図は、
本発明を連想メモリに応用した実施例を示す図である。３０１・・・一致線、４０１・・・比較セル、５ｏ１・
・・センスアンプ、５０４・・・バイポーラトランジス
タ、５、ｏ２，５０３・・・抵抗素子。

Claims

【特許請求の範囲】１、ｎビットのデータａ＿１・・・ａ＿ｎと、他のｎビ
ットのデータｂ＿１・・・ｂ＿ｎの一致を検出する回路
において、バイポーラトランジスタと、前記バイポーラトランジス
タのベース電流を供給する抵抗性素子と、前記バイポー
ラトランジスタのコレクタ電流を供給する抵抗性素子と
、前記バイポーラトランジスタのベース電流を引き抜く
データ線と、ｎ個の、並列に前記データ線に接続された
、ａ＿ｍとをｂ＿ｍが不一致ならばデータ線に通じてベ
ース電流を引き抜き前記バイポーラトランドスタをオフ
させる一致回路を具備することを特徴とするコンパレー
タ。