KR100400113B1 - 고성능의다이나믹비교회로및감지증폭기공통모드딥필터회로 - Google Patents

고성능의다이나믹비교회로및감지증폭기공통모드딥필터회로 Download PDF

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Abstract

본 발명은 두개의 디지탈 워드들의 내용을 비교하여 이들 워드가 동일하게 정합되는지를 결정하는 장치 및 방법들을 서술한 것이다. 본 발명의 고속 비교 회로는 와이어된 OR 형태로 정합선에 결합되는 다수의 비트 비교 블럭 회로들(0 내지 N)을 포함한다. 비트 비교 블럭들 각각은 제 2 워드 B 의 대응 비트와 비교될 제 1 워드 A로부터 단일 비트를 수신한다. 충전 공유 프리챠지 회로는 정합선에 결합되어 Vcc/2 의 전압 레벨로 정합선을 프리챠지한다. 정합 피드백 회로는 또한 정합선 및 충전 프리챠지 회로에 결합되어 정합선이 Vcc/2 의 전압 레벨로 프리챠지되는 속도를 개선시킨다. 래치는 정합선에 결합되어 비교 동작 다음에 정합선의 상태를 전기적으로 래치 시킨다. 본 발명의 비교 회로는 동적(dynamic)이고 비교되는 워드 길이에 관계없이 고속 성능 특성을 유지한다. 본 발명의 충전 공유 프리챠지 회로는 정합선에 결합된다. 프리챠지 회로는 정합선 및선 간에 배치되고, N 채널 및 P 채널 게이트를 갖는 CMOS 통과 게이트를 포함한다. 인버터는 정합 구동기로서 작용하고 CMOS 통과 게이트의 입력 및 출력에서 정합선 및선간에 결합된다. 통과 게이트의 N 채널 게이트로의 입력은 인버터를 통해서 P 채널 게이트의 입력에 결합된다. N 채널 게이트는 두개의 직렬 결합된 P 채널 트랜지스터들을 통해 Vcc 에 결합되어 BEQ 선 및 SAE 신호를 각각 수신한다. 비교 사이클 초기에, BEQ는 SAE 처럼 로우(low)로 구동됨으로써 직렬로 결합된 P 채널 트랜지스터들을 턴온시키고Vcc 를 통과 게이트의 N 채널 게이트의 입력에 결합시킨다.
통과 게이트의 P 채널 게이트는 또한 인버터를 N 및 P 채널 게이트들간에 배치시킴으로써 오픈 된다. 이로 인해 통과 게이트는 턴온되며 전류는 정합선 및선간의 통과 게이트를 통과한다.
통과 게이트의 오픈닝 및 정합선 및

Description

고성능의 다이나믹 비교 회로 및 감지 증폭기 공통 모드 딥 필터 회로
발명의 배경
1. 발명의 분야
본 발명은 데이타 처리 시스템들의 분야에 관한 것이며, 특히 데이타 워드들의 고속 비교를 필요로하는 디지탈 메모리들 및 기타 다른 장치들에 관한 것이다.
2. 배경 기술
오늘날, 각종 형태의 데이타 처리 시스템들이 존재하는데, 이 데이타 처리 시스템에서 중앙 처리 장치(CPU) 또는 다른 장치는 두개의 데이타 워드들이 동일한지를 결정해야만 한다. 예를 들어, 제 1 및 제 2 데이터들 간의 비교 동작은 데이타 워드들 및/또는 메모리 태그들(memory tags)을 비교해야만 하는 캐쉬 메모리 시스템뿐만 아니라 패스워드 등을 동일한 정합을 위해 비교해야 하는 암호 장치들과 같은 다른 디지탈 시스템들의 경우에 필요하게 될 수 있다. 대부분의 경우에, 비교될 디지탈 워드들 중 적어도 하나의 워드는 CPU 에 의해 메모리에서 판독될 수 있다. 공지된 바와 같이, 디지탈 메모리 장치들은 논리 0 또는 논리 1 중 하나를 기억하는 전자식 메모리 셀(cell)들로 이루어져 있다. 셀을 판독하기 위해서는, 셀의 전압 레벨이 감지되어 논리 상태를 결정하여야만 한다. 감지 증폭기를 이용함으로써 셀을 감지할 수 있다. 전자 감지 증폭기들의 고유 특성은 자신들의 출력이 최종 "솔리드(solid)" 전압 출력 레벨을 제공하기 앞서 딥(dip)된다는 것이다. 상술된 바와 같이, 이 고유 전압 딥은 비교 동작동안 폴스 히트(false hit) 또는 미스(miss) 상태들을 포함하는 의사 신호들(spurious signals)을 발생시킬 수 있다.
두개의 데이타 워드들을 비교하기 위한 하나의 종래 시스템이 제 1 도에 도시되어 있다. 제 1 도에 도시된 바와 같이, 데이타 워드 A 는 다수의 비트들 A0, A1, A2내지 An 으로 이루어져 있다. 제 2 데이타 워드 B는 비트들 B0, B1, B2내지 Bn 으로 이루어져 있다. 워드 A 및 워드 B 의 대응 비트들 각각이 동일한지의 여부를 결정하기 위하여, 제 1 도에 개념적으로 도시된 비교기 회로를 이용하여 비트 단위로 비교가 달성된다. 워드 A 및 워드 B의 대응 비트들간에 동일한 정합이 존재하는 경우 논리 1 이 발생된다는 개념을 이용하면, 예를 들어 비트 A2(논리 0) 및 비트 B2(논리 0)간의 비교에 의해 비교기 값이 논리 1이 된다. 비트 A(논리 1)와 비트 B(논리 0)의 비교는 논리 0(정합 안됨)의 비교기 값을 발생시킨다. 각 비교 동작들로부터의 출력이 결과 회로에 제공된다. 결과 회로는 워드 A 및 워드 B를 구비하는 대응 비트들 각각의 비교가 동일한지 여부를 결정한다. 워드 A 및 워드 B 가 동일하다면, 결과 회로는 정합이 존재한다는 것을 표시하는 신호를 발생시킨다. 그러나, 만일 본 예에서와 같이 워드 A 및 워드 B 의 하나 이상의 대응 비트들이 정합하지 않는다면, 결과 회로는 정합이 없다는 것을 표시하는 신호를 발생시킨다.
몇몇 구성들에 있어서, 제 1 도에 도시된 종래 시스템은 제 2(a) 도 및 2(b) 도에 도시된 아키텍쳐와 유사한 아키텍쳐를 이용하여 구현된다. 제 2(a) 도에 도시된 바와 같이, 예를 들어 비트 A0및 비트 B0간을 비교하기 위한 4 개의 가능한 조합들이 도면에 도시되어 있다. A0및 B0의 비트값들 간의 배타적 NOR 동작 이용이 결과 C0를 제공한다. 워드 A 및 워드 B를 구비하는 대응 비트들간의 배타적 NOR 동작들 각각은 트리 구조에서 모두 배타적 "NOR"가 된다. 제 2(b) 도에 도시된 바와 같이, 워드 A 및 워드 B 의 대응 비트들간의 배타적 NOR 동작들 각각은 정합 신호 또는 정합되지 않은 신호 중 어느 하나를 발생시키는 최종 신호 출력이 얻어질 때까지 모두 차례로 배타적 NOR 된다.
제 2(b) 도에 도시된 트리 구조의 단점은 배타적 NOR 트리 구조를 통한 신호들의 전파가 각 NOR 동작에 의해 지연된다는 것이다. 이 트리 구조와 관계되는 고유 지연들의 결과로 성능이 저하된다. 게다가, 초래된 지연은 비교되는 두개의 워드들의 폭의 함수이다. 근래의 컴퓨터 시스템들은 점점 더 긴 워드 길이들을 사용하기 때문에, 두개의 워드들을 비교하는데 요구되는 시간은 수용 할 수 없을 정도로 길게되어 전체 시스템 성능에 악영향을 미친다.
후술되는 바와 같이, 본 발명은 지연을 최소화하고 고성능 컴퓨터 시스템들에 사용될 수 있는 고성능 비교 회로를 제공한다. 본 발명은 제 1 도 및 2 도를 참조하여 서술된 바와 같은 종래 기술의 스태틱(static) 비교 시스템들의 단점들을 극복하는 다이나믹 비교 방법 및 장치를 사용한다. 또한, 본 발명은 비교 출력 지연들을 감소시키기 위해 충전 공유 프리챠지 방식(charged share precharge scheme), 및 폴스 미스들(false misses)을 방지하기 위해 감지 증폭기 공통 모드 딥 필터를 포함한다.
발명의 개요
본 발명은 두개의 디지탈 워드들의 내용들을 비교하고 이들 내용이 동일하게 정합되는지 여부를 결정하기 위한 장치 및 방법들을 서술한다. 본 발명의 고속 비교 회로는 와이어된 OR 구성 (wired OR configuration)의 정합선에 결합되는 다수의 비트 비교 블럭 회로들(0 내지 N)을 포함한다. 비트 비교 블럭들 각각은 제 2 워드 B에서의 대응 비트와 비교되는 제 1 워드 A로부터의 단일 비트를 수신한다. 충전 공유 프리챠지 회로는 정합선에 결합되어 이 정합선을 Vcc/2 의 전압 레벨로 프리챠지 한다. 정합 피드백 회로는 또한 충전 프리챠지 회로를 통해서 정합선에 결합되어 정합선을 Vcc/2 의 전압 레벨로 프리챠지하는 속도를 향상시킨다. 래치는 정합선에 결합되어 비교 동작 다음에 이 정합선의 상태를 전기적으로 래치시킨다. 본 발명의 비교 회로는 다이나믹형이며, 비교되는 워드 길이에 관계없이 고속 비교 성능 특성을 유지한다.
본 발명의 충전 공유 프리챠지 회로는 정합선에 결합된다. 프리챠지 회로는 정합선 및선 간에 배치되고, N 채널 및 P 채널 게이트를 갖는 CMOS 통과 게이트를 포함한다. 인버터는구동기로서 작용하고 CMOS 통과 게이트의 입력 및 출력에서의 정합선 및선 간에 결합된다. 통과 게이트의 N 채널 게이트의 입력은 인버터를 통해서 P 채널 게이트의 입력에 결합된다. N 채널 게이트는 또한 두개의 직렬로 결합된 P 채널 트랜지스터들을 통해서 Vcc 에 결합되어선 및 SAE 신호를 각각 수신한다. 비교 사이클 개시시에,는 SAE 처럼 로우(low)로 구동됨으로써, 직렬로 결합된 P 채널 트랜지스터들을 턴온시키고 Vcc 를 통과 게이트의 N 채널 게이트의 입력에 결합시킨다. N 및 P 채널 게이트들간에 인버터가 배치됨으로써 통과 게이트의 P 채널 게이트는 오픈 된다. 그러므로, 통과 게이트는 턴온되고 전류는 정합선 및선간의 통과 게이트를 통과한다. 통과 게이트의 오픈닝(opening) 및 정합선 및선간의 인버터의 결합은 Vcc 를 접지로 단락시키는 결과가 되게한다. Vcc 를 접지로 단락화시키면 Vcc/2로 정합선의 전압을 프리챠지 시킨다. 미리정해진 프리챠지 시간 후, SAE 신호는 하이(high)로 구동되어 P 채널 트랜지스터를 턴오프시키고, CMOS 통과 게이트의 게이트들 및 정합선으로부터 Vcc 를 전기적으로 분리시킨다. 본 발명의 비교 회로는 상술된 바와 같이, 워드 A 의 비트 및 워드 B 의 비트들을 비교한다.
각 비트 비교 블럭(0 내지 N)은 워드 A 로부터의 비트 및 이 비트의 보수와 워드 B로부터의 대응 비트 및 이 비트의 보수를 수신하기 위한 비교 회로를 포함한다. 비교 회로는 전기적으로 결합되는 CMOS 통과 게이트들을 구비하여 대응 비트들간에서 배타적 NOR 동작을 행한다. 비교 회로는 정합이 존재한다는 것을 지시하도록 통상적으로 하이로 유지되는 출력선을 구비한다. 출력선은 N 및 P 채널 장치들로 이루어진 공통 모드 딥 필터에 결합된다. 비교 회로의 출력선은 제 1 및 제 2의P 채널 트랜지스터의 게이트들에 결합된다. 제 1의 P 채널 트랜지스터는 Vcc 에 결합되고 제 2의 P 채널 트랜지스터는 직렬로 제 1의 P 채널 트랜지스터에 결합된다. 비교 회로로부터의 출력선은 또한 직렬로 제 1 및 제 2의 P 채널 트랜지스터들에 결합되는 N 채널 트랜지스터의 게이트에 결합된다. N 채널 트랜지스터는 또한 접지에 결합된다. 제 3의 P 채널 트랜지스터는 제 1 및 제 2의 P 채널 트랜지스터들간에 전기적으로 결합되고 접지에 결합된다. 딥 필터 출력선(이하부터 "비교 아웃(compare out)"이라 칭함)은 제 2의 P 채널 트랜지스터 및 N 채널 트랜지스터간에 결합될 뿐만아니라 제 3의 P 채널 트랜지스터의 게이트에 결합된다.
동작시에 있어서, 본 발명의 공통 모드 딥 필터는 비교 회로의 출력으로부터 비교적 단기간 전압 딥들을 필터링한다. 이들 과도(transient) 전압 딥들은 본 발명에 의해 비교될 워드들을 검색하도록 메모리 위치들을 감지하기 위한 예를 들어 감지 증폭기들을 이용함으로써 발생된다. 통상적으로 비교 회로로부터의 고 출력선은 감지 증폭기들의 전기 특성들로 인해 발생되는 과도 전압 스윙들 (transient voltage swings)에 따라서 낮게 딥될 수 있다. 본 발명의 공통 모드 딥 필터는 공통 모드 딥 필터의 로우 비교 아웃선을 하이 상태로 구동시키기 위해서 비교 회로의 출력선이 과도 방식보다 더욱 로우로 구동되도록 해야할 필요가 있다.
공통 모드 딥 필터의 비교 아웃선은 와이어된 OR 회로의 N 채널 트랜지스터의 게이트에 결합된다. 와이어된 OR 회로의 N 채널 트랜지스터는 정합선 및 접지간에 결합된다. 비교 아웃선의 정상 상태가 로우이기 때문에, 이에 따라 정합이 존재한다는 것이 표시되며, 와이어된 OR 회로의 N 채널 트랜지스터는 통상적으로 오프되어 전류를 도통시키지 않는다. 그러나, 비교 아웃선이 비정합을 표시하는 하이로 구동되면, 와이어된 OR 회로의 N 채널 트랜지스터는 턴온되어 정합선을 접지에 결합시킨다. 따라서, 비트 비교 회로들 중 어느 하나의 회로에서의 비정합 상태는 정합선이 접지로 구동되는 결과를 초래한다. 그러므로, 정합선에 결합되는 비트 비교 블럭들 각각에 의해 비트 단위에 기초하여 비교가 동시적으로 행해지기 때문에 본 발명의 성능은 비교되는 비트들의 수에 의해 영향을 받지 않는다.
본 발명은 두개의 디지탈 워드들의 내용들을 비교하여 이들이 동일하게 정합되는지 여부를 결정하기 위한 장치 및 방법들을 서술한다. 본 발명은 컴퓨터 시스템들, 특히 메모리 장치로부터 판독되는 제 1 워드와 이 컴퓨터 시스템의 개개의 디지탈 소자에 의해 제공되는 제 2 워드의 비교를 요하는 컴퓨터 시스템들에 광범위하게 응용된다. 다음 설명에서, 본 발명의 이해를 돕기 위하여 전자 구성요소들, 데이타 경로들, 장치들 등과 같은 것에 대해서 설명한다. 그러나, 당업자는 이들에 대해 특정 상세한 설명없이도 본 발명을 실시할 수 있다는 것을 알 수 있을 것이다. 다른 예들에서, 널리 공지된 회로들 및 구조들에 대해서는 불필요하게 본 발명이 모호해지지 않도록 생략하기로 한다.
비록 본 발명이 두개의 2 진 워드들의 비교를 요하는 데이타 처리 시스템들에 광범위하게 응용될지라도, 본 발명의 어떤 양태들에 대해 본 발명의 바람직한 실시예에서 볼 수 있는 신호들 및 구조들을 표시하는 용어들을 사용하여 기술하기로 한다. 예를 들어, 현재 형태에서, 본 발명은 메모리 셀로부터 감지되는 데이타 워드와 본 발명의 비교 회로에 제공되는 데이타 워드를 비교한다. 가령, 메모리 셀의 감지는 감지 증폭기들을 활용하여 성취된다. 감지 증폭기의 한가지 고유 특성은 감지된 정보가 한 선상에 배치되기에 앞서 전압 레벨의 딥이 존재할 수 있다는 것이다. 후술되는 바와 같이, 본 발명은 감지 증폭기의 출력과 관계되는 이 고유 딥을 무효화하기 위한 장치 및 방법을 제공한다. 비록 본 발명이 비교를 위한 워드들 중 하나를 얻기 위해서 메모리 장치의 내용을 감지하기 위한 감지 증폭기들을 활용하고 있지만, 당업자는 본 발명이 감지 증폭기들의 이용에만 제한되지 않는다는 것을 알 수 있을 것이다. 그러나, 완전성 및 명확성을 위해 비교될 2 진수 워드들 중 한 워드를 얻도록 감지 증폭기들을 활용하는 시스템과 관련하여 본 발명을 기술하기로 한다.
이제 제 3 도를 참조하면, 본 발명의 비교 회로는 정합선(20)을 구비한다. 비트 비교 블럭들(0 내지 N)은 제 3도에 도시된 바와 같이 정합선에 결합된다. 더욱 상세하게 후술되는 바와 같이, 비트 비교 블럭들 각각은 워드 A 및 워드 B 간의 대응 비트들을 비교한다. 이 명세서에서, 비트 비교 블럭들 각각은 워드 A 에 대해서는 "TA"로서 식별되는 비트와 워드 B 에 대해서는 "SA"로서 식별되는 비트를 비교한다. 본 발명의 실행에서, 상술된 비교 회로는 캐쉬 메모리 태그(TA) 비트를 감지된 캐쉬 메모리 위치 비트(SA)와 비교한다. 비트 비교 블럭들(0 내지 N) 각각은 와이어된 OR 접속으로 정합선(20)에 직접 결합된다. 본 발명의 비트 비교 블럭 회로는 스태틱형이라기 보다 다이나믹형으로서, 가령 비트들을 비교하는 속도는 워드 길이와 관계가 없고 제 2(a) 도 및 2(b)도에 도시된 시스템과 같은 종래 기술의 시스템들에 비해서 성능을 현저히 개선시킨 것이다.
래치(15)는 정합선(20)에 결합되어 비트 비교 블럭들의 비교 동작들의 최종 결과를 래치한다. 래치(15)는 직렬로 결합된 인버터들(17 및 19)을 포함한다. N 채널 트랜지스터 (21)는 인버터(19)의 출력 및 접지에 결합된다. 트랜지스터 (21)의 게이트는 SAE에 결합된다. 본 실시예에서, 정합선 (20)은 충전 공유 프리챠지 회로(20)에 의해 프리챠지된다. 충전 공유 프리챠지 회로(20)는 정합선(20)에 결합된 CMOS 통과 게이트(22)를 구비한다. CMOS 통과 게이트(22)는 N 채널 및 P 채널 장치들을 구비하고, CMOS 기술을 이용하여 구성된다. CMOS 통과 게이트(22)는 N 채널 게이트(28) 및 P 채널 게이트(30)를 포함한다. 공지된 바와 같이, 전압(Vcc)을 게이트(28)에 인가하면 N 채널 게이트가 턴온된다. 도시된 바와 같이, 인버터(26)는 CMOS 통과 게이트(22)의 게이트들(28 및 30)간에 결합된다. 따라서, Vcc를 노드(23)에 인가하면 CMOS 통과 게이트(22)가 턴온된다. 게다가, 인버터(32)는 또한 제 3 도에 도시된 바와 같이 노드(36) 및 노드(38)간에 결합된다. CMOS 통과 게이트(22)가 온되는 경우에, 전류는 정합선(20) 및선(50)간의 통과 게이트를 통과하고 이로 인해 노드(36 및 38)는 전기적으로 단락된다.
노드들(36 및 38)간에 인버터(32)를 결합시키면 Vcc 가 접지로 단락된다. 바람직한 본 실시예에서, 인버터(32)의 장치 크기는 비교적 소형이어서, 인버터(32)를 통해서 노드(36)를 노드(38)에 결합시키는 선(40)을 거쳐 통과하는 전류를 최소화한다. 당업자에게 공지된 바와 같이, Vcc 를 접지로 단락하면 정합선(20)상의 전압이 인버터(32)의 트립 포인트(trip point)에 대응하는 Vcc/2 로 된다. 따라서, 본 발명이 시사하는 바에 따르면, 정합선(20)은 Vcc/2로 프리챠지된다. 인버터(32)는신호용 구동기로서 작용하여,선(50)이 정합선(20)보다 더 과부하를 받게 된다.
본 발명은 제 3 도에 도시된 바와 같이 충전 공유 프리챠지 회로(20)에 결합되는 정합 피드백 회로(45)를 더 구비한다. 정합 피드백 회로(45)는 정합이 이루어지는 동안 정합선 (20)을 충전시키는 프로세스의 속도를 상승시키므로써 본 발명의 성능을 향상시킨다. 도시된 바와 같이, 정합 피드백 회로 (45)는 Vcc 에 결합된 P 채널 트랜지스터(47)를 구비한다. 트랜지스터(47)는 차례로 정합선(20)에 결합되는 제 2의 P 채널 트랜지스터(49)에 직렬로 결합된다. 트랜지스터(47)의 게이트 (50)는 인버터(52)에 결합되어 본 명세서에서 SAE로서 언급하는 신호를 선(54)을 통해 수신한다. 선(54)은 또한 충전 공유 프리챠지 회로(20)에서 P 채널 트랜지스터(58)의 게이트(56)에 결합된다. 유사하게, 트랜지스터(49)의 게이트(60)는 노드 (38)에서선(50)에 결합된다. 도시된 바와 같이, P 채널 트랜지스터(65)는 충전 공유 프리챠지 회로(20)에서 Vcc에 결합되고, 트랜지스터(65)의 게이트는라 칭하는 신호를 수신하도록 결합된다. 충전 공유 프리챠지 회로(20) 및 정합 피드백 회로(45)의 동작이 더욱 상세하게 후술될 것이다.
동작시에 있어서, 비트 비교 블럭들(0 내지 N) 각각은 워드 A 의 1 비트와 제 2 워드 B 의 대응 비트를 비교한다. 상술된 바와 같이, 비트 비교 블럭들(0 내지 N) 각각은 와이어된 OR 구성으로 정합선(20)에 결합된다. 정합선(20)은 Vcc/2 레벨로 프리챠지된다. 비교 사이클 개시시에,신호는 로우로 구동 되므로써,P 채널 트랜지스터(65)를 턴온시켜 전류가 Vcc 로 부터 흐르도록 한다. 유사하게, 비교 사이클의 개시시에, SAE 신호는 로우로 유지되고 선(54)에 결합되므로써 P 채널 트랜지스터(58)를 턴온시켜 Vcc 가 상기 장치를 통과하도록 한다. 제 3 도로부터 알 수 있는 바와 같이, 트랜지스터들(65 및 58)이 온 되면, CMOS 통과 게이트(22)의 게이트(28)는 게이트(30)처럼 오픈된다. 이 프리챠지 기간동안, 로우 SAE 신호는 인버터(52)에 의해 반전되어 게이트(50) 및 트랜지스터 (47)를 턴오프시킴으로써 전류(Vcc)가 피드백 회로(45)를 통과하지 않도록 한다. 따라서, 정합선(20) 및선(50)은 충전 공유되어 Vcc/2 의 전압 레벨로 프리챠지된다. 제 3 도에 도시된 바와 같이, 선(29)은 노드(23)에 결합된다. 선(29)은 또한 접지에 결합되는 N 채널 트랜지스터(31)에 결합된다. 트랜지스터(31)의 게이트는 클럭(Φ2)에 결합된다. 충전 공유 프리챠지 시간 기간동안, 클럭(Φ2)은 로우로 됨으로써 트랜지스터(31)를 턴오프시킨다. 본 실시예에서, 클럭(Φ2)은 정합 출력이 유효하게된 후 하이로 된다(제 5 도 참조). 하이 클럭(Φ2)이 트랜지스터(31)를 턴온시킴으로써 정합선(20)을선(50)과 분리시킨다.
본 발명은 정합선(20)의 충전 공유 및 프리챠징 개념을 활용하여 시스템 성능을 증가시키는 것이다. 제 4 도를 참조하면, 정합선(20)의 충전 공유 사전 조건화(charge share preconditioning)하는 본 발명의 개념이 도시되어 있다. 제 4(b)도는 예를 들어 제 1 도에 도시된 종래 시스템의 정합선과 같은 정합선이 Vcc 의 전압 레벨로 프리챠징되는 경우를 도시한 것이다. 정합(또는 논리 형태에 따라서 "정합하지 않음")의 경우에, 비교 동작 결과는 프리챠징된 정합선 전압 레벨을 접지로 풀(pull)한다. 정합선을 프리챠징하고 나서 이 선을 접지로 방전하는데 걸리는 시간이 시스템 성능을 저하시킨다. 비교시하면, 정합선의 본 발명의 충전 공유 사전 조건화가 제 4(a)도에 도시되어 있다. 정합선(20)을 Vcc/2 로 프리챠징함으로써, 정합선을 Vcc 로 풀(pull)하거나 정합선(20)을 접지로 방전시키는데 걸리는 시간은 제 4(b) 도에 도시된 경우보다 작다(선택한 논리 형태에 좌우됨). 달리 말해서, 본 발명의 비교 회로 성능은 제 4(a) 도 및 4(b)도에 도시된 바와 같이 T1이 T2보다 작기 때문에 증가하는데, 여기서 T1은 정합선(20)을 Vcc 까지 풀하거나 대안적으로 정합선을 Vcc/2로부터 본 발명의 충전 공유 프리챠지 조건화를 이용하여 접지로 방전시키는데 걸리는 시간과 동일하다. 도면에서 T2는 정합선을 Vcc 에서 접지로 방전시키는데 걸리는 시간이다.
제 5 도의 타이밍도와 관련하여 제 3 도를 다시 참조하면, 본 발명의 동작이 더욱 상세하게 서술된다. 제 5 도에서, 클럭 신호(CLK)는 본 발명의 시스템에 제공된다. 클럭 신호는 내부 또는 외부 클럭원으로부터 발생된다. 비교 사이클의 초기에, 클럭 신호(80)의 상승 에지는 "하이"로 구동되는 BEQ 신호 및 "로우"로 구동되는 대응신호를 발생시킨다(참조 번호(82)로 식별됨).신호는 하이로 구동되는 SAE 신호(참조 번호(84))의 발생에 의해 소정 시간 Tc 후에 이어진다. 제 3 도를 참조하면, 상술된 바와 같이 트랜지스터들(47 및 49)은 P 채널 장치들인데, 이 결과 상기 트랜지스터들은 게이트들(50 및 60) 각각에 전압이 존재하지 않을 때"온"된다. 트랜지스터(47)가 전류를 통과시키기 위하여, 게이트(50)에서 전압은 로우(Vss)로 되어야만 된다. 유사하게, 트랜지스터 (49)가 전류를 통과시키기 위하여, 게이트(60)에서 전압은 또한 로우(Vss)로 되어야만 된다. 비교시, CMOS 통과 게이트 (22)는 Vcc 가 게이트(28)에 제공될 때 온되는 N 채널 게이트 (28)를 포함한다. 게이트(28)가 온되도록, 트랜지스터 (65) 및 트랜지스터(58)가 Vcc 에 결합되기 때문에, 이들 트랜지스터는 또한 온된다.
트랜지스터들(65 및 58)이 P 채널 장치들이기 때문에, SAE 에 결합되는및 선(54)은 Vcc 가 게이트(28)에 결합 되도록 로우로 되어 정합선(20)을 프리챠지시켜야 됨을 알 수 있을 것이다. 제 5도에 잘 도시된 바와 같이, 로우로 구동되는 신호및 하이로 구동되는 신호 SAE 간의 시간 기간은 본 발명의 정합선 프리챠지 시간(Tc)에 대응한다. 정합선 프리챠지 시간(Tc)이 시간 기간인데, 이 기간동안 정합선(20)은 Vcc/2 로 프리챠지된다. 도면에서 알 수 있는 바와 같이, 신호 SAE 가 하이로 구동될 때, 트랜지스터(58)의 게이트(56)는 폐쇄되므로써 전류가 트랜지스터(58)를 통과하는 것을 방지하고 Vcc 전압을 게이트(28)에 제공하지 못하게 한다. 결국, 신호 SAE가 하이로 구동될 때, 트랜지스터(58)는 게이트(28) 처럼 셧오프(shut off)되어 정합선(20)이 더 이상 프리챠지 되는 것을 방지한다. 종료시키는 SAE 신호를 하이로 구동시켜 Tc 시점에서 타이밍은 설계 상황에 따른 설계 선택의 문제이다. 이 설명을 위하여, 신호 BEQ,및 SAE 들을 발생시키기 위하여 본 발명에 의해 사용되는 매카니즘이 더 이상 상세히 서술되지 않는다.본 발명의 실행에 있어 감안할 사항은 정합선 프리챠지 시간(Tc)이 정합선(20)을 Vcc/2 로 프리챠징하도록 하는데 충분하기 때문이다.
제 5 도에 도시된 바와 같이, SAE 신호가 하이(84)로 구동될 때, 정합선 프리챠지는 종료되고 제 1 워드(SA)로부터의 비트는 비트 비교 블럭들(0 내지 N)에 결합된다. 본 발명의 바람직한 실시예에서, 비교될 워드 B 를 포함하는 비트들(비트들 SA0내지 SAn)은 칩 메모리 블럭상에서부터 발생한다. 유사하게, 워드 B 에 대한 비트와 비교되는 워드 A 를 포함하는 비트들은 본 실시예에서 외부 버스에서 비트 비교 블럭들(0 내지 N)로 결합되어 있다. 본원에서, 워드 A 의 비트들(비트들 TA0내지 TAn)은 워드 B의 대응 비트들(비트들 SA0내지 SAn)과 비교된다. 제 5 도의 타이밍도에서 도시된 바와 같이, 워드 A 비트들(TA0내지 TAn)은 정합선(20)의 프리챠지 완료에 앞서 비트 비교 블럭들 각각에 결합된다. 워드 B 의 비트들은 SAE 신호가 하이(84)로됨에 따라서 정합선 프리챠지 시간의 종료시 비트 비교 블럭들에 결합된다. 워드 B 의 비트들은 비트 비교 블럭들에 제공하는 타이밍이 정합선(20)을 프리챠지시키도록 하는데 충분한 시간으로 설계된다. 게다가, 서술된 바와 같이, 본 발명의 비트 비교 블럭들은 감지 증폭기들의 전기 특성으로 인한 감지선들의 고유 전압 딥들을 보상하는 회로를 포함한다. 현재 실시예에서, 신호 SAE 는 외부에서 제공되는 태그 워드와 비교될 메모리 위치를 판독하기 위한 캐쉬 메모리에 결합되는 감지 증폭기 인에이블 신호에 대응한다. 그러나, 본 발명의 동작 및 성능 이점들은 현재 실시예 이외에 훨씬 광범위하게 응용될 수 있다.
계속해서 제 5 도를 참조하면, 비트 비교 블럭들(0 내지 N)은 워드 B 를 포함하는 비트들의 수신시에 워드 A 를 포함하는 비트들(비트들 TA0내지 TAn)과 워드 B을 포함하는 비트들과 비교한다. 타이밍도에서 도시된 바와 같이, 비트 SA0내지 SAn 을 비트 비교 회로들(포인트(90) 참조)에 결합시키면 본 발명의 정합 출력을 정합선(20)상에 발생시킨다. 정합선(20)상태는 래치(15)에 의해 래치된다. 비교/래치 기간동안 정합 출력이 감지 될 때 충전 공유 프리챠지 회로(20)는 전기적으로 정합선(20)을선(50)과 비접속시킨다.신호(참조 번호(92)로 식별됨)의 상승 에지는 트랜지스터(65)를 턴오프시키므로써 전류가 장치를 통과하지 못하도록 한다. 유사하게,(92)의 상승 에지는 로우로 구동되는 SAE 신호(참조번호(94)로 표시됨)에 이어진다. 로우 SAE 신호는 트랜지스터(58)의 게이트(56)를 오픈닝하고 트랜지스터(58)를 턴온시켜 게이트 (50)를 폐쇄시키므로써, 트랜지스터(47)를 턴오프시킨다.가 하이이기 때문에, 트랜지스터(65)는 턴오프되고 Vcc 는 트랜지스터(65)를 통해 트랜지스터(58)와 결합되지 않는다. 따라서, 트랜지스터(47)의 게이트(50)에서 하이 신호는 트랜지스터 (47)를 "오프"시켜 Vcc 가 이를 통해서 통과하는 것을 방지한다. 따라서, 정합 출력이 비트 비교 블럭(0 내지 N)에 의해 제공되고 정합선(20)상에서 래치되는 기간동안, 정합선(20)은선(50)과 전기적으로 분리된다.
제 5 도와 관계하여 제 3 도를 참조하면, 정합선(20)에 대한 비교/래치 기간동안, 래치(15)는 정합선(20)의 상태(정합 또는 비정합)를 유지시킨다. 이 상태는구동기로서 작용하는 인버터(32)에 의해 반전된다. 이 구동기는 정합선(20)이 트랜지스터(49)의 게이트로 피드백을 제공함로써 정합 히트를 갖는 경우에 정합선(20)을 부스트(boost)한다.
제 6 도를 참조하면, 본 발명의 비트 비교 블럭 회로는 전형적인 비트 비교 블럭(N)을 참조하여 서술된다. 도시된 바와 같이, 비트 비교 블럭(N)은 비교 회로(100), 공통 모드 딥 필터 회로(102) 및 와이어된 OR 회로(104)를 포함한다. 비교 회로(100)는 비트 An 및 비트 Bn 을 제공받는 배타적 NOR 게이트를 구비하여 비교를 행한다. 이 설명에서 서술되고 제 3 도를 참조하여 상술된 참조부호와 부합되게, 비트 An 및 Bn 을 TAn1,SAn 으로서 표시된다. 본 실시예에서및 SAn 값은 칩 메모리 블럭(도시되지 않음)으로부터 제공된다. TAn 및값들은 외부 버스(도시되지 않음)로부터 제공된다.
비교 회로(100)의 출력은 선(120)에 의해 공통 모드 딥 필터(102)의 입력에 결합된다. 워드 A 및 워드 B 가 스태틱 워드들을 포함하여 메모리로부터 이들 워드들 중 어느 하나를 검색할 필요가 없게 되는 경우, 설계자는 비트 비교 블럭 회로에 공통 모드 딥 필터(102)를 포함하지 않도록 선택할 수 있다는 것이 발견되었다. 서술된 바와 같이, 공통 모드 딥 필터(102)는 메모리 내용들을 감지하기 위해 감지 증폭기들의 이용을 통해서 발생된 바람직하지 않는 전압 딥들을 필터링함으로써 모호한 비교 결과의 의사(spurious) 발생을 피한다. 상술된 바와 같이, 본 실시예는 감지 증폭기들을 활용하여 캐쉬 메모리를 감지하고 비트 SAn(와 이것의 반전된 값)으로서 메모리의 출력을 비교 회로(100)에 제공하여 외부 버스(TAn 및)로부터 결합되는 스태틱 비트값과 비교한다.
제 6 도를 참조하면, 본 발명은 비교 아웃선(110)에 의해 와이어된 OR 회로(104)에 결합된다. 공통 모드 딥 필터 (102)의 출력은 통상적으로 로우 상태로 유지됨으로써 정합이 발생된다는 것을 표시한다. 와이어된 OR 회로(104)는 하이로 구동되는 선(110)에 의해 턴온되는 게이트(114)를 갖는 N 채널 트랜지스터(112)를 구비한다. 선(110) 상태가 로우로 유지되면, 트랜지스터(112)는 오프 상태로 유지된다. 임의의 비트 비교 블럭(0 내지 N)에서 단일 비트가 정합되지 않은 경우에, 비정합 비트 비교 회로의 선(110)은 하이로 구동되므로써 게이트(114)를 오픈닝하여 N 채널 트랜지스터(112)를 턴온시킨다. 트랜지스터(112)가 온되면, 정합선(20)상의 프리챠지 전압 Vcc/2 은 접지로 풀링된다.
예로서,이 하이(따라서, TAn 은 로우이다)라고 가정하자. 비교 회로(100)에서 CMOS 통과 게이트(116)는 턴온되고 대응 CMOS 통과 게이트(118)는 턴오프된다. 제 6 도에 도시된 비교 회로(100)에서, CMOS 통과 게이트(116) 또는 CMOS 통과 게이트(118)중 어느 하나가 온되면, 나머지 하나의 통과 게이트는 반드시 턴오프된다.이 하이이고이 하이이면, CMOS 통과 게이트는 온됨으로써 라인(120)을 하이로 구동시킨다. 역으로,이 로우이고이 하이이면, 선(120)은 CMOS 통과 게이트(118)가 턴오프되기 때문에 로우로 된다.
SAn 및를 제공하기 위하여 메모리 위치들을 감지하는 본 발명의 감지증폭기들을 이용하면 사이클 초기에 하이로 되어 SAn 및은 동시에 로우로 딥되는 조건을 초래한다.및 SAn이 동시에 로우로 딥하는 조건은 신호들의 아날로그 특성 및 감지 증폭기들의 전기 특성으로 인해 초래된다.및 SAn이 로우로 딥하면, 선(120)은또는 TAn의 상태에 관계없이 로우로된다는 것을 알 수 있을 것이다. SAn 및이 동시에 로우이면 조건은 선 (120)을 따른 전압이 정합선(20)상에서 비정합 조건을 표시하는 선(110)을 거쳐 폴스 하이 신호를 초래하는 로우로 딥하는 일시적인 딥이다. 폴스 결과(false result)를 초래하는 감지 증폭기의 전기적인 일시 딥의 가능성을 보상하기 위하여, 공통 모드 딥 필터(102)는 출력선(120)을 통해 비교 회로(100)의 출력과 결합된다.
도시된 바와 같이, 공통 모드 딥 필터는 Vcc 에 결합된 P 채널 트랜지스터(122)를 구비하고 도시된 바와 같이 부가적인 P 채널 트랜지스터(128)는 트랜지스터들(122 및 124)간에 결합되어 접지에 결합된다. P 채널 트랜지스터(128)의 게이트(130)는 비교 출력선(110)에 결합된다. 게다가, N 채널 트랜지스터(126)는 도시된 바와 같이 선(120)에 결합된다. 동작시에, 선 (120)이 하이로 유지되면, P 채널 트랜지스터들(122 및 124)은 오프로 되고 N 채널 트랜지스터(126)는 온으로 된다. 트랜지스터(126)가 온되면, 비교 아웃선(110)은 접지에 결합된다. 또한, 선(120)이 로우로 구동되면, P 채널 트랜지스터들(122 및 124)은 턴온됨으로써 Vcc 를 비교 아웃선(110)에 결합시켜 비교 아웃선 (110)을 하이로 구동시킨다. 상술된 바와 같이, 비교 아웃선 (110)을 하이로 구동시키면 와이어된 OR 회로(114)에서 트랜지스터(112)를 턴온시켜 정합선(20)을 접지로 풀링한다.
예를 들어, 감지 증폭기 전압 딥으로부터 초래되는 (120)의 전압 레벨에서 일시적인 딥이 비교 아웃선(110)의 상태를 변경시키지 않는다는 것을 알 수 있을 것이다. 선 (120)의 출력은 P 채널 트랜지스터들(122, 124) 및 접지간에 P 채널 트랜지스터(128)를 배치시킴으로써 필터링된다. 선 (120) 딥들이 로우인 경우, 노드(140)는 Vcc 에 의해 하이로 되고 동시에 트랜지스터(128)를 통해 접지로 로우가 풀링된다. 트랜지스터(128)의 부재시, 선(120)의 로우 상태는 N 채널 트랜지스터(126)를 턴오프시키고 P 채널 트랜지스터들(122 및 124)을 턴온시키므로써 비교 아웃선(110)을 하이로 폴링되어 폴스 "비정합"을 발생시킨다. 그러나, 비교 아웃선(110)이 P 채널 트랜지스터(128)의 게이트(130)에 결합되기 때문에, 게이트 (130)에서의 하이 상태가 트랜지스터(128)를 턴오프시킨다. 따라서, Vcc 및 접지간이 결합하여 전력을 손실하고 선(120)을 거친 전압 딥을 단기간 동안 지속에서 필터링한다. 비교 아웃선 (110)의 상태를 변경시키기 위하여, 선(120)이 솔리드 방식으로 로우로 구동되도록 하여 비교 아웃선(110)이 하이로 구동되도록 한다. 선(120)을 거친 전압 레벨의 비교적 작은 변화는 비교 아웃선(110)을 하이로 구동시키지 않으므로써 와이어된 OR 회로(104)에 대해 의사 폴스 신호들을 피하게 한다.
정합선(20)이 Vcc/2 로 프리챠지되기 때문에 모든 비트 비교 블럭들(0 내지 N)이 "정합"을 표시하는 경우에, 정합선 (20)은 정합 피드백 회로(45)를 통해서 Vcc 로 충전된다는 것을 알 수 있다. 하이로 되는 SAE 는 정합선(20) 레벨을 인버터 (32)의 트립 포인트 이상으로 다소간 상승시킨다. "정합"의 경우에, 인버터(32)는 트랜지스터(49)를 턴온시켜 노드(38)를 로우로 구동시켜 정합선(20)을 Vcc 로 충전시킨다. 그러나, 비트 비교 블럭들중 임의 하나의 블럭에서 비교 아웃선들 (제 6 도의 선(110))중 임의의 한 선이 하이로 구동되면, 비정합 조건이 초래된다는 것을 표시하며, 트랜지스터(112)에 대응하는 트랜지스터는 턴온되므로써, 정합선(20)의 상태를 접지로 구동시킨다. 따라서, 본원에 서술된 바와 같은 본 발명의 다이나믹 비교 회로는 비교되는 워드 크기에 관계없게 된다. 워드 A 및 워드 B 간의 대응 비트들의 비교가 동시에 그리고 서로 무관하게 이루어지기 때문에, 워드 A 및 B 들의 비트 길이는 비교 동작 속도를 결정하는 인자가 아니다. 비트들 (0 내지 N)중 임의의 한 비트가 비교된 워드들간에서 정합되지 않으면, 정합선(20)은 로우가 된다. 그리고나서, 정합선(20) 상태는 래치(15)에 의해 래치되고 정합선()의 반전된 상태는 출력으로서(50)상에 제공된다.
본원에 서술된 바와 같이, 본 발명은 개선된 고성능 비교 회로를 제공한다. 본 발명의 비교 회로는 충전 공유 프리챠지 회로 및 정합 피드백 회로를 구비하여 매우 높은 속도의 프리챠지를 정합선에 제공한다. 게다가, 본 발명은 비교될 각 비트를 하나의 비트 비교 블럭에 제공한다. 각 비트 비교 블럭은 공통 모드 딥 필터에 결합되는 비교 회로를 구비한다. 공통 모드 딥 필터는 예를 들어 감지 증폭기들의 이용을 통해서 발생될 수 있는 원치 않는 과도 전압 변화를 필터링하여 메모리 소자들의 조건을 감지한다. 공통 모드 딥 필터는 비교 출력 신호를 와이어된 OR 회로로 제공하는데, 이 회로는 정합선(20)에 결합되어 있다. 본 발명이 제 1 도 내지 6 도를 참조하여 서술되었지만, 본 발명은 비트들의 고속 비교가 필요로 되는 각종 시스템들에 활용될 수 있다. 도면들을 참조하여 본원에 서술된 것을 토대로 본 발명을 충분히 이해하는 당업자는 본 발명의 영역을 벗어남이 없이 각종 수정 및 변경들을 행할 수 있을 것이다.
제 1 도는 두개의 2 진 워드들을 비트 단위로 비교하는 종래 기술을 도시한 도면.
제 2(a)도는 워드 A 의 비트 Ao 및 워드 B 의 비트 Bo 그리고 Ao 및 Bo 간의 배타적 NOR 동작의 대응 결과 Co 를 도시한 진리표.
제 2(b)도는 제 1 데이타 워드 A 및 제 2 데이타 워드 B 의 대응 비트들 간의 배타적 NOR 동작에 대한 종래 기술의 스태틱 트리 구조를 도시한 도면.
제 3 도는 본 발명의 다이나믹 비교 회로를 도시한 도면.
제 4(a)도 및 4(b)도는 본 발명에 이용되는 정합선의 충전 공유 사전 조건화 개념을 도시한 도면.
제 5 도는 본 발명의 비교 및 정합 회로 동작의 타이밍도.
제 6 도는 공통 모드 딥 필터를 포함하는 두개의 2 진수 양들을 비교하는 본 발명의 비교 블럭 회로를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
15 : 래치 17, 19, 32 : 인버터
20 : 정합선 21 : N 채널 트랜지스터
22 : CMOS 통과 게이트 28 : N 채널 게이트
30 : P 채널 게이트 36, 38 : 노드
50 : 정합선

Claims (55)

  1. 제 1 데이타 워드와 제 2 데이타 워드를 비교하기 위한 회로로서, 상기 데이타 워드들 각각은 다수의 비트들로 이루어지는, 상기 데이터 워드 비교회로에 있어서,
    Vcc/2의 전압 레벨로 프리챠지되는 정합선;
    와이어된(wired) OR 구성으로 상기 정합선에 결합된 다수의 비트 비교 회로들로서, 상기 비트 비교 회로들 각각은 비교를 위해 상기 제 1 데이타 워드로부터의 비트와 상기 제 2 데이타 워드로부터의 대응 비트를 수신하며, 상기 비트 비교 회로들 각각은 상기 비트들을 상호 병렬식으로 비교하고 상기 모든 비트들이 동일하게 정합하면 상기 정합선이 제 1 상태에 있도록 하고, 상기 비트들 중 임의의 한 비트가 정합하지 않으면 상기 정합선이 제 2 상태에 있도록 상기 정합선에 출력을 제공하는, 상기 다수의 비트 비교 회로들;
    상기 제 1 및 제 2 워드들이 정합하는지를 결정하도록 상기 정합선의 상태를 감지하기 위해 상기 정합선에 결합된 감지 수단; 및
    상기 비트 비교 회로들에 의한 비교 동작들의 완료 후에 상기 정합선의 상태를 래치(latch)하기 위해 상기 정합선에 결합된 래칭 수단을 포함하는, 데이터 워드 비교 회로.
  2. 제 1 항에 있어서,
    상기 정합선에 결합되어, 상기 비트 비교 회로들의 상기 제 1 워드와 제 2 워드들의 비교에 앞서 Vcc/2 로 상기 정합선의 전압 레벨을 프리챠지하기 위해 프리챠지 수단을 더 포함하는, 데이터 워드 비교 회로.
  3. 제 2 항에 있어서,
    상기 비트 비교 회로들 각각은 상기 제 1 워드의 비트와 상기 제 2 워드의 대응 비트를 비교하기 위한 배타적 NOR 비교 회로를 포함하는, 데이터 워드 비교 회로.
  4. 제 3 항에 있어서,
    상기 배타적 NOR 비교 회로의 출력을 수신하기 위해 결합된 전압 딥 필터(voltage dip filter) 수단을 더 포함하며, 상기 전압 딥 필터는 단기간 전압 강하들을 필터링하는, 데이터 워드 비교 회로.
  5. 제 4 항에 있어서,
    상기 전압 딥 필터에 결합되는 와이어된 OR 회로를 더 포함하고, 상기 와이어된 OR 회로는 상기 제 1 데이타 워드의 상기 비트가 상기 제 2 데이타 워드의 상기 대응 비트와 정합하지 않는 경우에 상기 정합선을 접지에 폴링(pulling)하는, 데이터 워드 비교 회로.
  6. 제 2 항에 있어서,
    상기 와이어된 OR 회로는 상기 정합선 및 접지간에 결합된 N 채널 트랜지스터를 포함하며, 상기 N 채널 트랜지스터는 상기 비교된 비트들이 정합하지 않는다는 것을 상기 배타적 NOR 회로의 출력이 나타내는 경우에 전류를 통과시키는, 데이터 워드 비교 회로.
  7. 제 6 항에 있어서,
    상기 제 1 워드를 포함하는 상기 비트들은 메모리의 블럭으로부터 상기 비트 비교 회로들에 제공되며, 상기 메모리 블럭은 감지 증폭기들을 이용하여 감지되는 메모리 셀(cell)들로 이루어지는, 데이터 워드 비교 회로.
  8. 제 1 데이타 워드와 제 2 데이타 워드를 비교하기 위한 방법으로서, 상기 데이타 워드들 각각은 다수의 비트들(N)로 이루어지는, 상기 데이타 워드 비교 방법에 있어서,
    상기 제 1 및 제 2 데이타 워드들을 포함하는 상기 비트들을 다수의 비트 비교 회로들에 제공하는 단계로서;
    상기 비트 비교 회로들은 비교를 위해 상기 제 1 데이타 워드로부터의 비트와 상기 제 2 데이타 워드로부터의 대응 비트를 수신하며, 상기 비트 비교 회로들 각각은 상기 비트들을 상호 병렬식으로 비교하고 Vcc/2의 전압 레벨로 프리챠지되는 정합선에 출력을 제공하고, 상기 비트 비교 회로들 각각은 와이어된 OR 구성으로 상기 정합선에 결합되어, 상기 모든 비트들(N)이 동일하게 정합하면 상기 출력이 제 1 상태에 있도록 하고 상기 비트(N)중 임의의 하나의 비트가 정합하지 않으면 상기 출력이 제 2 상태에 있도록 하는, 상기 비트들을 다수의 비트 비트 비교 회로들에 제공하는 단계와,
    상기 제 1 및 상기 제 2 워드들이 정합하는지를 결정하기 위해 상기 출력의 상태를 감지하는 단계와,
    상기 비트 비교 회로들에 의한 비교 동작들의 완료 후에 상기 정합선의 상태를 래치하는 단계를 포함하는, 데이터 워드 비교 방법.
  9. 제 8 항에 있어서,
    상기 비트 비교 회로들이 상기 제 1 워드와 상기 제 2 워드를 비교하는 것에 앞서 상기 정합선의 전압 레벨을 Vcc/2로 프리챠지하는 단계를 더 포함하는, 데이터 워드 비교 방법.
  10. 제 9 항에 있어서,
    상기 비트 비교 회로들 각각은 상기 제 1 워드의 비트를 상기 제 2 워드의 대응 비트와 비교하기 위한 배타적 NOR 비교 회로를 포함하는, 데이터 워드 비교 방법.
  11. 제 10 항에 있어서,
    상기 배타적 NOR 비교 회로의 출력을 수신하기 위해 결합된 전압 딥 필터 수단을 더 포함하며, 상기 전압 딥 필터는 단기간 전압 강하를 필터링하는, 데이터 워드 비교 방법.
  12. 제 11 항에 있어서,
    상기 전압 딥 필터에 결합되는 와이어된 OR 회로를 더 포함하며, 상기 와이어된 OR회로는 상기 제 1 데이타 워드의 상기 비트가 상기 제 2 데이타 워드의 상기 대응 비트와 정합하지 않는 경우에 상기 정합선을 접지에 폴링하는, 데이터 워드 비교 방법.
  13. 제 9 항에 있어서,
    상기 와이어된 OR 회로는 상기 정합선 및 접지간에 결합된 N 채널 트랜지스터를 포함하며, 상기 N 채널 트랜지스터는 상기 비교된 비트들이 정합하지 않는다는 것을 상기 배타적 NOR 회로의 출력이 나타내는 경우에 전류를 통과시키는, 데이터 워드 비교 방법.
  14. 제 13 항에 있어서,
    상기 제 1 워드를 포함하는 상기 비트들은 메모리의 블럭에서 상기 비트 비교 회로로 제공되며, 상기 메모리의 블럭은 감지 증폭기들을 이용하여 감지되는 메모리 셀들로 이루어지는, 데이터 워드 비교 방법.
  15. 프리챠지 회로에 있어서,
    제1 선;
    상기 제 1 선에 결합된 정합 피드백 회로 수단;
    제 2 선;
    상기 제 1 선 상의 제 1 노드와 상기 제 2 선의 제 2 노드간에 결합된 인버터 수단;
    상기 제 1 선 및 제 2 선 간에 결합되는 통과 게이트 수단으로서, 상기 통과 게이트 수단은 Vcc 가 상기 통과 게이트의 게이트 수단에 제공되는 경우에 상기 제 1 선 및 제 2 선을 전기적으로 결합시키는, 상기 통과 게이트 수단;
    상기 통과 게이트의 상기 게이트 수단과 Vcc간에 결합되는 제 1 트랜지스터 수단으로서, 상기 제 1 트랜지스터 수단에 신호를 인가시 상기 통과 게이트의 상기 게이트 수단에 상기 Vcc 전압을 제공하기 위한 상기 제 1 트랜지스터 수단을 포함하며,
    상기 통과 게이트 수단의 상기 게이트 수단으로의 Vcc의 인가는 상기 통과 게이트가 상기 제 1 선 및 제 2 선을 함께 전기적으로 결합되게 하고, Vcc를 접지로 단락시켜, 상기 제 1 선을 상기 인버터 수단의 트립 포인트(trip point)인 Vcc/2 의 전압 레벨로 프리챠지하는, 프리챠지 회로.
  16. 제 15 항에 있어서,
    상기 정합 피드백 회로 수단은 Vcc와 상기 제 1 선간에 결합되는 제 2 트랜지스터 수단을 포함하는, 프리챠지 회로.
  17. 제 16 항에 있어서,
    상기 제 1 트랜지스터 수단은 제 1 및 제 2의 P 채널 트랜지스터를 포함하며, 상기 제 1의 P 채널 트랜지스터는 제 1 게이트를 가지며 상기 제 2의 P 채널 트랜지스터는 제 2 게이트를 갖는, 프리챠지 회로.
  18. 제 17 항에 있어서,
    상기 신호는 상기 제 2 게이트에 인가되는 SAE 신호 및 상기 제 1 게이트에 인가된신호로 이루어지는, 프리챠지 회로.
  19. 제 18 항에 있어서,
    상기 정합 피드백 회로 수단은 Vcc 및 상기 제 1 선간에 결합된 제 3 및 제 4의 P 채널 트랜지스터를 포함하며, 상기 제 3 및 제 4의 P 채널 트랜지스터 들은 각각 제 3 및 제 4 게이트를 포함하는, 프리챠지 회로.
  20. 제 19 항에 있어서,
    상기 제 4 게이트는 상기 제 2 선에 결합되고 상기 제 3 게이트는 상기 SAE 신호의 반전된 전압값을 수신하도록 결합되는, 프리챠지 회로.
  21. 제 20 항에 있어서,
    상기 제 1 선에 결합되는 다수의 비트 비교 회로들을 더 포함하며, 상기 비트 비교 회로들 각각은 비교를 위해 제 1 데이타 워드로부터의 비트 및 제 2 데이타 워드로부터의 대응 비트를 수신하며, 상기 비트 비교 회로들 각각은 상기 비트들을 상호 병렬로 비교하고 출력을 상기 제 1 선에 제공하여, 상기 모든 비트가 동일하게 정합되면 상기 제 1 선이 Vcc/2 의 상기 프리챠지된 상태로 되도록 하는, 프리챠지 회로.
  22. 제 21 항에 있어서,
    상기 비트들 중 임의의 한 비트가 정합하지 않는 경우에, 상기 제 1 선이 접지에 풀링되는, 프리챠지 회로.
  23. 제 22 항에 있어서,
    상기 비트 비교 회로들 각각은 와이어된 OR 구성으로 상기 제 1 선에 결합되는, 프리챠지 회로.
  24. 제 23 항에 있어서,
    상기 제 1 선에 결합되어, 상기 비트 비교 회로들에 의해 상기 비교 동작들을 완료한 후 상기 제 1 선의 전압 상태를 래치하기 위한 래칭 수단을 더 구비하는, 프리챠지 회로.
  25. 제 24 항에 있어서,
    상기 비트 비교 회로들 각각은 상기 제 1 워드의 비트를 상기 제 2 워드의 대응 비트와 비교하기 위한 배타적 NOR 비교 회로를 포함하는, 프리챠지 회로.
  26. 제 25 항에 있어서,
    상기 비트 비교 회로들은 상기 배타적 NOR 비교 회로의 출력을 수신하도록 결합된 전압 딥 필터 수단을 포함하며, 상기 전압 딥 회로는 단기간 전압 강하들을 필터링하는, 프리챠지 회로.
  27. 프리챠지 회로에 있어서,
    정합선;
    정합선;
    상기 정합선 상의 제 1 노드 및 상기 정합선의 제 2 노드간에 결합되는 인버터 수단;
    상기 정합선 및 정합선간에 결합되는 통과 게이트로서, 상기 통과 게이트는 N 채널 게이트 및 P 채널 게이트를 포함하며, 상기 통과 게이트는 Vcc 전압이 상기 통과 게이트의 상기 N 채널 게이트에 제공되고 Vcc가 상기 통과 게이트의 P 채널 게이트에 제공되면 상기 정합선 및 정합선을 전기적으로 결합시키고, 상기 P 채널게이트는 인버터를 통해 상기 통과 게이트의 상기 N 채널 게이트에 결합되는, 상기 통과 게이트; 및
    상기 통과 게이트의 상기 N 채널 게이트와 Vcc 간에 직렬로 결합되어,신호를 제 1 트랜지스터의 게이트에 인가하고 SAE 신호를 제 2의 P 채널 트랜지스터의 게이트에 인가시에, 상기 Vcc 전압을 상기 통과 게이트의 N 채널 게이트에 제공하기 위한 제 1 및 제 2의 P 채널 트랜지스터를 포함하고,
    상기 통과 게이트의 N 채널 게이트에 Vcc의 인가는 상기 통과 게이트가 상기 정합선 및선을 함께 전기적으로 결합되게 하고, Vcc를 접지로 단락시켜, 상기 정합선 및선을 상기 인버터 수단의 트립 포인트인 Vcc/2 의 전압 레벨로 프리챠지하며, 상기 프리챠지 회로는 또한,
    상기 정합선 및선을 프리챠지하기 위해 소정 기간동안 상기 SAE 및신호들을 인가하는 수단을 포함하는, 프리챠지 회로.
  28. 제 27 항에 있어서,
    상기 정합선 및 상기 프리챠지 회로에 결합된 정합 피드백 회로를 더 포함하는, 프리챠지 회로.
  29. 제 28 항에 있어서,
    상기 정합 피드백 회로 수단은 제 3 및 제 4의 P 채널 트랜지스터를 포함하며, 상기 제 3의 P 채널 트랜지스터는 Vcc 에 결합되고 상기 제 4의 P 채널이 트랜지스터에 직렬로 결합되며, 상기 제 4의 P 채널 트랜지스터는 상기 정합선에 결합되는, 프리챠지 회로.
  30. 제 29 항에 있어서,
    상기 제 4의 P 채널 트랜지스터는 상기선에 결합된 게이트를 포함하고 상기 제 3의 P 채널 트랜지스터는신호를 수신하도록 결합된 게이트를 포함하는, 프리챠지 회로.
  31. 제 30 항에 있어서,
    상기 정합선에 결합된 다수의 비트 비교 회로를 더 포함하며, 상기 비트 비교 회로들 각각은 비교를 위해 제 1 데이타 워드로부터의 비트 및 제 2 데이타 워드로부터의 대응 비트를 수신하며, 상기 비트 비교 회로들 각각은 상기 비트들을 상호 병렬로 비교하여, 출력을 상기 정합선에 제공함으로써 상기 모든 비트들이 동일하게 정합되면 상기 정합선이 Vcc/2 의 프리챠지된 상태로부터 Vcc 까지 충전되게 하는, 프리챠지 회로.
  32. 제 31항에 있어서,
    상기 비트들 중 임의의 한 비트가 정합하지 않는 경우 상기 정합선은 접지에풀링되는, 프리챠지 회로.
  33. 제 32 항에 있어서,
    상기 비트 비교 회로들 각각은 와이어된 OR 구성으로 상기 정합선에 결합되는, 프리챠지 회로.
  34. 제 33 항에 있어서,
    상기 정합선에 결합되어 상기 비트 비교 회로들에 의해 상기 비교 동작들을 완료한 후 상기 정합선의 전압 상태를 래치하기 위한 래칭 수단을 더 포함하는, 프리챠지 회로.
  35. 제 34 항에 있어서,
    상기 비트 비교 회로들 각각은 상기 제 1 워드의 비트를 상기 제 2 워드의 대응 비트와 비교하기 위한 배타적 NOR 비교 회로를 포함하는, 프리챠지 회로.
  36. 제 35 항에 있어서,
    상기 비트 비교 회로들은 상기 배타적 NOR 비교 회로의 출력을 수신하도록 결합된 전압 딥 필터 수단을 포함하며, 상기 전압 딥 회로는 단기간 전압 강하들을 필터링하는, 프리챠지 회로.
  37. 과도 전압 딥들을 필터링하기 위한 회로에 있어서,
    입력선 ;
    전압원(Vcc)에 결합되고, 접지에 결합된 제 2 트랜지스터에 직렬로 결합되는 제 1 트랜지스터로서, 상기 제 1 트랜지스터는 상기 입력선에 결합된 게이트를 포함하는, 상기 제 1 트랜지스터;
    접지 및 출력선에 결합되는 제 3 트랜지스터로서, 상기 제 3 트랜지스터는 상기 입력선에 결합된 게이트를 포함하고, 상기 제 3 트랜지스터는 또한 상기 제 1 트랜지스터에 결합되는, 상기 제 3 트랜지스터를 구비하고;
    상기 제 2 트랜지스터는 게이트를 포함하고, 상기 제 2 트랜지스터의 상기 게이트는 상기 출력선에 결합되고,
    상기 제 1 및 제 2 트랜지스터들은 상기 제 3 트랜지스터와는 다른 제 1 트랜지스터 타입으로 구성되어, 상기 제 1 및 제 2 트랜지스터들의 상기 게이트들에 인가되는 전압이 상기 제 1 및 제 2 트랜지스터들을 턴오프하면, 상기 제 3 트랜지스터가 턴온되는, 과도 전압 딥 필터링 회로.
  38. 제 37 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들과 동일한 타입의 제 4 트랜지스터를 더 포함하며, 상기 제 4 트랜지스터는 상기 제 1 및 제 3 트랜지스터간에 결합되며, 상기 제 4 트랜지스터는 상기 입력선에 결합되는 게이트를 포함하는, 과도 전압 딥 필터링 회로.
  39. 제 38 항에 있어서,
    상기 제 1, 제 2 및 제 4 트랜지스터들은 P 채널 타입인, 과도 전압 딥 필터링 회로.
  40. 제 39 항에 있어서,
    상기 제 3 트랜지스터는 N 채널 타입인, 과도 전압 딥 필터링 회로.
  41. 제 40 항에 있어서,
    상기 입력선은 통상적으로 대략 Vcc 의 전압 레벨로 유지되어, 상기 제 1 및 제 4 트랜지스터들이 오프되고, 상기 제 3 트랜지스터가 온되는, 과도 전압 딥 필터링 회로.
  42. 제 41 항에 있어서,
    상기 입력선이 대략 Vcc이면, 상기 출력선은 접지에 풀링되는, 과도 전압 딥 필터링 회로.
  43. 제 42 항에 있어서,
    상기 입력선의 상기 전압이 Vcc 보다 낮은 전압 레벨로 강하되는 경우에, 상기 제 1, 제 2 및 제 4 트랜지스터들은 온되고, 상기 제 3 트랜지스터는 오프 됨으로써 Vcc 를 접지에 결합시키는, 과도 전압 딥 필터링 회로.
  44. 제 43 항에 있어서,
    상기 입력선의 상기 전압 레벨이 미리정해진 시간동안 상기 낮은 전압 레벨로 강하되는 경우, 상기 출력선은 Vcc쪽으로 풀링되는, 과도 전압 딥 필터링 회로.
  45. 입력선에서 과도 전압 딥들을 필터링하기 위한 회로로서,
    상기 입력선은 통상적으로 대략 Vcc의 전압에 대해 구동되는, 상기 과도 전합 딥 필터 회로에 있어서,
    Vcc에 결합되는 제 1의 P 채널 트랜지스터로서, 상기 제 1 트랜지스터는 상기 입력선에 결합된 게이트를 포함하는, 상기 제 1의 P 채널 트랜지스터;
    상기 제 1 트랜지스터에 직렬로 결합되는 제 2의 P 채널 트랜지스터로서, 상기 제 2 트랜지스터는 상기 입력선에 결합된 게이트를 포함하는, 상기 제 2의 P 채널 트랜지스터;
    상기 제 2의 P 채널 트랜지스터 및 접지에 직렬로 결합되는 N 채널 트랜지스터로서, 상기 N 채널 트랜지스터는 또한 출력선에 결합되고, 상기 출력선은 통상 접지에 풀링되는, 상기 N채널 트랜지스터; 및
    상기 제 1 및 제 2의 P 채널 트랜지스터들간에 결합되는 제 3의 P 채널 트랜지스터로서, 상기 제 3의 P 채널 트랜지스터는 또한 접지에 직렬로 결합되고 상기 출력선에 결합된 게이트를 갖는, 상기 제 3의 P 채널 트랜지스터를 포함하는, 과도전압 딥 필터링 회로.
  46. 제 45 항에 있어서,
    상기 입력선이 대략 Vcc이면, 상기 출력선은 접지에 폴링되는, 과도 전압 딥 필터링 회로.
  47. 제 46 항에 있어서,
    상기 입력선의 상기 전압이 Vcc 보다 낮은 전압 레벨로 강하되는 경우에, 상기 제 1, 제 2 및 제 3 트랜지스터들이 온되고, 상기 N 채널 트랜지스터는 오프됨으로써, Vcc 를 접지에 결합시키는, 과도 전압 딥 펄터링 회로.
  48. 제 47 항에 있어서,
    상기 입력선의 상기 전압 레벨이 소정 시간동안 상기 낮은 전압 레벨로 강하되면, 상기 출력선은 Vcc쪽으로 풀링되는, 과도 전압 딥 필터링 회로.
  49. 제 48 항에 있어서,
    상기 입력선은 비교 회로의 출력에 결합되는, 과도 전압 딥 필터링 회로.
  50. 제 49 항에 있어서,
    상기 출력선은 와이어된 OR 회로의 입력에 결합되는, 과도 전압 딥 필터링회로.
  51. 제 50 항에 있어서,
    상기 와이어된 OR 회로는 접지 및 정합선 간에 직렬로 결합된 제 2의 N 채널 트랜지스터를 포함하며, 상기 제 2의 N 채널 트랜지스터는 상기 출력선에 결합된 게이트를 갖는, 과도 전압 딥 필터링 회로.
  52. 제 51 항에 있어서,
    상기 필터 회로, 상기 비교 회로, 및 상기 와이어된 OR 회로는 비트 비교 회로를 포함하며, 상기 비트 비교 회로는 제 1 데이타 워드로부터 제공된 제 1 비트를 제 2 데이타 워드로부터 대응 제 1 비트와 비교하는, 과도 전압 딥 필터링 회로.
  53. 제 52 항에 있어서,
    다수의 상기 비트 비교 회로들을 더 포함하며, 상기 비트 비교 회로들 각각은 상기 정합선에 결합되는, 과도 전압 딥 필터링 회로.
  54. 제 53 항에 있어서,
    상기 비트 비교 회로들은 상호 병렬로 동작하고 상기 와이어된 OR 회로들 각각으로부터 출력을 제공하여, 상기 제 1 및 제 2 데이타 워드들의 상기 대응 비트들 중 임의의 한 비트가 정합하지 않는 경우 상기 정합선은 접지에 풀링되도록 하는, 과도 전압 딥 필터링 회로.
  55. 제 54 항에 있어서,
    상기 정합선에 결합되어, 상기 제 1 및 제 2 데이타 워드들이 동일하게 정합되는지를 결정하기 위해 상기 정합선의 상태를 감지하기 위한 감지 수단을 더 포함하는, 과도 전압 딥 필터링 회로.
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