JPH08212056A

JPH08212056A - データワード高速比較方式

Info

Publication number: JPH08212056A
Application number: JP7288841A
Authority: JP
Inventors: Atul V Ghia; ヴィーギアアツール; Pradip Banerjee; バナジープラディップ; T Chuang Patrick; ティーチュアンパトリック
Original assignee: Sony Electronics Inc
Current assignee: Sony Electronics Inc
Priority date: 1994-11-09
Filing date: 1995-11-07
Publication date: 1996-08-20
Also published as: CN1094681C; CN1139841A; KR100400113B1; KR960018868A

Abstract

(57)【要約】【課題】遅延の発生が少ない高速動作の比較回路を得
る。【解決手段】本発明の比較回路は、遅延を減らすため
の電荷共用予充電回路２４と、一致ライン２０に結合さ
れた複数のビット比較ブロック０〜Ｎとを含み、各ビッ
ト比較回路は誤動作防止用の電圧ディップ・フィルタを
有する。電荷共用予充電回路により一致ラインをＶ_CC／
２に予充電するが、その速度を上げるため該予充電回路
を介して一致ラインに一致フィードバック回路４５を結
合する。一致ラインにはラッチ１５を結合して、比較動
作後の一致ラインの状態をラッチさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理システ
ムの分野、もっと詳しくは、データワードの高速比較を
必要とするデジタルメモリその他のデバイス（装置）に
関するものである。

【０００２】

【従来の技術】最新のデータ処理システムでは、中央処
理ユニット（ＣＰＵ）又は他のデバイスが２つのデータ
ワードの同一性の有無を決定しなければならない例が多
い。例えば、第１及び第２のデータワードの比較動作が
必要な例として、データワード及び（又は）メモリのタ
グ（標識）を比較しなければならないキャッシュ（ｃａ
ｃｈｅ）メモリシステムや、パスワードなどを同一性確
認のために比較しなければならない暗号化デバイスの如
きデジタルシステムがある。多くの場合、比較すべきデ
ジタルワードの少なくとも１つをＣＰＵによってメモリ
から読取っている。周知の如く、デジタルメモリ装置
は、論理０か論理１を記憶する電子メモリセルより成
る。セルを読取るには、セルの電圧レベルを検知してそ
の論理状態を決定しなければならない。セルのこの検知
は、センス増幅器を用いて行われる。電子センス増幅器
の個有の特性は、その出力が、最終の「連続的な」電圧
出力レベルを与える前にディップする（少し下がる）こ
とである。後述のように、この自然に生じる電圧低下
は、比較動作時に間違ったいい加減な状態を含む疑似信
号を生じることになる。

【０００３】２つのデータワードを比較する従来方式を
図１に示す。図示の如く、データワードＡは、複数のビ
ットＡ₀，Ａ₁，Ａ₂，‥‥，Ａ_nより成る。他のデー
タワードＢは、複数のビットＢ₀，Ｂ₁，Ｂ₂，‥‥，
Ｂ_nより成る。１ビットずつの比較が、図１に概念的に
示す比較回路を用いて行われ、ワードＡ及びワードＢに
おける対応ビットの各々が同一であるかどうかが決定さ
れる。ワードＡ及びＢの対応するビットが一致すれば論
理１を生じるという取決めを用いて、例えばビットＡ₂
（論理０）及びビットＢ₂（論理０）を比較し、論理１
の比較値（ＣＯＭＰ）を生じる。ビットＡ₁（論理１）
及びビットＢ₁（論理０）を比較の結果、論理０（不一
致）の比較値を生じる。各比較動作からの出力は、結果
回路に供給される。結果回路は、ワードＡ及びワードＢ
を構成する各対応ビットが同じであるかどうかを決定す
る。ワードＡ及びワードＢが同一であれば、結果回路は
一致することを示す信号を発生する。しかし、本例に示
す如く、ワードＡ及びＢにおける１つ以上の対応ビット
が同じでない場合、結果回路は不一致を示す信号を発生
する。

【０００４】なかには、図２の（ａ）及び（ｂ）に示す
ものと類似の論理構造を用いて、図１に示した従来方式
を実施しているものもある。図２の（ａ）に示すよう
に、例えば、ビットＡ₀及びビットＢ₀の比較で４つの
組み合わせが考えられる。Ａ₀及びＢ₀のビット値に排
他的ＮＯＲ演算を適用して、結果Ｃ₀を得る。ワードＡ
及びワードＢを構成する対応ビット間の各排他的ＮＯＲ
演算は、木構造で全体的に行われる。図２の（ｂ）に示
す如く、ワードＡ及びＢの対応するビット間の各排他的
ＮＯＲ演算が順に全体的に行われ、最後にただ１つの信
号出力が得られ、一致又は不一致のどちらかの信号が発
生される。

【０００５】図２の（ｂ）に示す木構造の欠点は、排他
的ＮＯＲの木構造を通過する信号の伝搬が、各ＮＯＲ演
算によって遅延することである。木構造に付随する固有
の遅延の結果、性能が低下する。発生する遅延はまた、
比較される２つのワードの幅の関数である。最新のコン
ピュータシステムは、ますます長いワードを使用するの
で、２つのワードを比較するに要する時間が容認し難い
程長くなり、システム全体の性能に悪い影響を与える。

【０００６】

【発明が解決しようとする課題】本発明の課題は、でき
るだけ遅延の発生が少なく、高性能コンピュータシステ
ムに使用できる高性能比較回路を得ることである。

【０００７】

【課題を解決するための手段】本発明は、図１及び図２
について述べたような従来の静的な比較方式の歴史的制
約を克服する動的な比較方式（装置及び方法）を使用す
る。本発明はまた、比較出力遅延を減らすための電荷共
用予充電構成と、誤動作を避けるためのセンス増幅器同
相ディップ・フィルタを含んでいる。

【０００８】本発明は、２つのデータワードの内容を比
較して両者が一致するかどうかを決める装置及び方法を
提供する。本発明の高速比較回路は、ワイヤード（結線
された）ＯＲ構成で一致（検出）ラインに結合された複
数のビット比較ブロック回路（０〜Ｎ）を含む。ビット
比較ブロック（回路）の各々は、第２のワードＢにおけ
る対応ビットを比較しようとする第１のワードＡから、
ただ１つのビットを受ける。一致ラインをＶ_CC／２の電
圧レベルに予め充電するために、電荷共用予充電回路
（charge shared precharge circuit)を一致ラインに結
合する。一致ラインを電圧レベルＶ_CC／２に予充電する
速度を上げるため、電荷共用予充電回路を介して一致ラ
インに一致フィードバック回路を結合する。ラッチを一
致ラインに結合して、比較動作終了後の一致ラインの状
態を電子的にラッチさせる。本発明の比較回路は、比較
されるワード長に関係なく、動的であってその高速性能
の特徴を保有する。

【０００９】本発明の電荷共用予充電回路は、一致ライ
ンに結合される。該予充電回路は、一致ライン及び反転
一致ライン間に配置され、Ｎチャンネル及びＰチャンネ
ルゲートを有するＣＭＯＳパスゲートを含む。インバー
タが、反転一致ドライバとして動作し、ＣＭＯＳパスゲ
ートの入力及び出力の所で一致及び反転一致ライン間に
結合される。上記パスゲートのＮチャンネルゲートへの
入力は、インバータを介してＰチャンネルゲートの入力
に結合される。該Ｎチャンネルゲートはまた、夫々反転
ＢＥＱ信号及びＳＡＥ信号を受ける直列接続された２つ
のＰチャンネルトランジスタを介して、Ｖ_CCに結合され
る。比較サイクル（周期）の始め、反転ＢＥＱはＳＡＥ
と同様低にされ、それにより直列接続されたＰチャンネ
ルトランジスタをオンとし、上記パスゲートのＮチャン
ネルゲートの入力にＶ_CCを結合する。該パスゲートのＰ
チャンネルゲートはまた、Ｎ及びＰチャンネルゲート間
にインバータを配することにより開通される。該パスゲ
ートはこれによってオンとなり、電流が該パスゲートを
介して一致及び反転一致ライン間に流れる。一致及び反
転一致ライン間で上記パスゲートが開通しインバータが
結合されているので、Ｖ_CCがアースに短絡される。Ｖ_CC
がアースに短絡されると、一致ラインがＶ_CC／２の電圧
に予充電される（後述参照）。所定の予充電時間の後、
ＳＡＥ信号が高にされＰチャンネルトランジスタをオフ
とし、ＣＭＯＳパスゲートのゲート及び一致ラインから
Ｖ_CCを電気的に切離す。本発明の比較回路は、以下述べ
るようにワードＡのビットをワードＢのビットと比較す
る。

【００１０】各ビット比較ブロック０〜Ｎは、ワードＡ
からのビット及びその補数並びにワードＢからの対応す
るビット及びその補数を受ける比較回路を含む。該比較
回路は、電気的に結合されたＣＭＯＳパスゲートを含
み、対応ビット間の排他的ＮＯＲ動作を行う。該比較回
路は、通常高に維持され一致の存在を示す出力ラインを
含む。該出力ラインは、Ｎ及びＰチャンネル素子より成
る同相ディップ・フィルタ（common mode dip filter)
に結合される。比較回路の出力ラインは、第１及び第２
のＰチャンネルトランジスタのゲートに結合される。第
１ＰチャンネルトランジスタはＶ_CCに結合され、第２Ｐ
チャンネルトランジスタは、第１Ｐチャンネルトランジ
スタと直列に結合される。比較回路からの出力ラインは
また、第１及び第２Ｐチャンネルトランジスタと直列に
結合されたＮチャンネルトランジスタのゲートに結合さ
れる。Ｎチャンネルトランジスタはまた、アースと結合
される。第３のＰチャンネルトランジスタが、第１及び
第２Ｐチャンネルトランジスタとアースとの間に電気結
合される。ディップ・フィルタ出力ライン（「比較出
力」という。）が、第２Ｐチャンネルトランジスタ及び
Ｎチャンネルトランジスタの間並びに第３Ｐチャンネル
トランジスタのゲートとに結合される。

【００１１】動作時、本発明の同相ディップ・フィルタ
は、比較回路の出力から比較的短期間の電圧ディップ
（僅かな低下）を濾波して取除く。これらの一時的電圧
ディップは、例えば、比較すべきワードを検索するため
メモリ位置を検知するのにセンス増幅器を用いることに
よって発生する。比較回路からの通常高の出力ライン
は、センス増幅器の電気特性から生じる一時的電圧振動
の結果、低にディップすることがある。本発明の同相デ
ィップ・フィルタは、通常低のその比較出力ラインを高
状態にするためには、比較回路の出力ラインを一時的で
なくもっと長く低にする必要がある。

【００１２】同相ディップ・フィルタの比較出力ライン
は、ワイヤードＯＲ回路におけるＮチャンネルトランジ
スタのゲートに結合される。ワイヤードＯＲ回路のＮチ
ャンネルトランジスタは、一致ライン及びアース間に結
合される。比較出力ラインの平常状態は低であって一致
の存在を示すので、ワイヤードＯＲ回路のＮチャンネル
トランジスタは、平常時オフであり電流を通さない。し
かし、比較出力ラインが高にされ不一致を示すと、ワイ
ヤードＯＲ回路のＮチャンネルトランジスタはオンとな
り、一致ラインがアースに結合される。よって、ビット
比較回路のどれか１つが不一致状態になると、一致ライ
ンはアースされる。本発明の性能は、一致ラインに結合
されたビット比較ブロックの各々により１ビットずつ同
時に比較が行われるので、比較されたビットの数によっ
て影響されない。

【００１３】

【発明の実施の形態】以下、図面により本発明を具体的
に説明する。図３は、本発明の動的比較回路の例を示す
略式回路図である。図３に示すように、本発明による比
較回路は一致（検出）ライン２０を含む。ビット比較ブ
ロック（回路）０〜Ｎは、図示の如く一致ライン２０に
結合される。各ビット比較ブロックは、ワードＡ及びワ
ードＢ間の対応するビットを比較する。本明細書では、
各ビット比較ブロックは、ワードＡについて「ＴＡ」で
示したビットを、ワードＢについて「ＳＡ」で示したビ
ットと比較する。本実施例の比較回路は、キャッシュメ
モリのタグ（ＴＡ）ビットを、検知されたキャッシュメ
モリの位置ビット（ＳＡ）と比較するものである。各ビ
ット比較ブロック０〜Ｎは、ワイヤードＯＲ接続で一致
ライン２０に直接結合される。本発明のビット比較ブロ
ック回路は、静的でなく動的であり、ビットの比較速度
がワード長と無関係であるので、図２に示したような従
来方式に比べ著しく優る性能を示す。

【００１４】ビット比較ブロックの比較動作の最終結果
をラッチするため、ラッチ１５が一致ライン２０に結合
される。ラッチ１５は、直列接続されたインバータ１７
及び１９を含む。Ｎチャンネルトランジスタ２１が、イ
ンバータ１９の出力及びアース間に結合される。該トラ
ンジスタ２１のゲートは、ＳＡＥに結合される。この好
適な実施例では、一致ライン２０が電荷共用予充電回路
２４によって予め充電される。電荷共用予充電回路２４
は、一致ライン２０に結合されたＣＭＯＳパスゲート２
２を含む。ＣＭＯＳパスゲート２２は、Ｎチャンネル及
びＰチャンネル両方の素子を含み、ＣＭＯＳ技術を使用
して作られる。ＣＭＯＳパスゲート２２は、Ｎチャンネ
ルゲート２８及びＰチャンネルゲート３０を含む。周知
のとおり、Ｖ_CC電圧のゲート２８への印加は、Ｎチャン
ネルゲートを「オン」に転じる。図示の如く、インバー
タ２６が、ＣＭＯＳパスゲート２２のゲート２８及び３
０間に接続される。Ｖ_CC電圧のノード２３への印加は、
ＣＭＯＳパスゲート２２を導通させる。インバータ３２
がまた、図示の如く、ノード３６及びノード３８間に接
続される。ＣＭＯＳパスゲート２２が導通（オン）する
と、該パスゲートを介して一致ライン２０及び反転一致
ライン５０間に電流が流れ、ノード３６及びノード３８
間を電気的に短絡する。

【００１５】ノード３６及び３８間にインバータ３２が
接続されているため、Ｖ_CC電圧がアースに短絡される結
果となる。この好適な実施例では、インバータ３２の素
子サイズが比較的小さいので、インバータ３２を介して
ノード３６をノード３８に結合する、ライン４０を通る
電流は極めて小さい。当業者には明らかなように、Ｖ _CC
電圧がアースに短絡されると、一致ライン２０の電圧が
Ｖ_CC／２になる。これは、インバータ３２の変移点に相
当する。よって、本発明によれば、このようにして一致
ライン２０がＶ_CC／２に予充電される。インバータ３２
は、反転一致信号のためのドライバとして動作するの
で、反転一致ライン５０に一致ライン２０より大きな負
荷をかけることができる。

【００１６】本発明回路は更に、図３に示すように、電
荷共用予充電回路２４に結合された一致フィードバック
回路４５を含む。一致フィードバック回路４５は、一致
時に一致（検出）ライン２０を充電する過程をスピード
アップすることにより、本発明の性能を高めるものであ
る。図示の如く、一致フィードバック回路４５は、Ｖ _CC
電圧に接続されたＰチャンネルトランジスタ４７を含
む。トランジスタ４７は、もう１つのＰチャンネルトラ
ンジスタ４９と直列に接続され、該トランジスタ４９は
一致ライン２０に接続される。トランジスタ４７のゲー
ト５０は、本明細書でＳＡＥと呼ぶ信号をライン５４に
より受けるインバータ５２に接続される。ライン５４は
また、電荷共用予充電回路２４内のＰチャンネルトラン
ジスタ５８のゲート５６に接続される。同様に、トラン
ジスタ４９のゲート６０は、反転一致ライン５０にノー
ド３８の所で接続される。図示のように、Ｐチャンネル
トランジスタ６５は、電荷共用予充電回路２４内のＶ_CC
に接続され、該トランジスタ６５のゲートは、反転ＢＥ
Ｑと呼ぶ信号を受けるように接続される。電荷共用予充
電回路２４及び一致フィードバック回路４５の動作を、
これよりもっと詳細に説明する。

【００１７】動作時、各ビット比較ブロック０〜Ｎは、
ワードＡの１ビットを他のワードＢの対応するビットと
比較する。先に言及したとおり、各ビット比較ブロック
０〜Ｎは、一致ライン２０にワイヤードＯＲ構成で結合
される。一致ライン２０は、Ｖ_CC／２レベルに予充電さ
れる。比較サイクル（周期）の始めに、反転ＢＥＱ信号
を低にしてＰチャンネルトランジスタ６５をオンさせ、
Ｖ_CCから電流が流れうる状態とする。同様に、比較サイ
クルの始めに、ＳＡＥ信号を低にしてライン５４に結合
し、Ｐチャンネルトランジスタ５８をオンさせ、Ｖ_CCか
ら電流がそれを通過することを可能とする。図３から分
かるように、トランジスタ６５及び５８がオンすると、
ＣＭＯＳパスゲート２２のゲート２８が、ゲート３０と
共に開通する。この予充電期間中、ＳＡＥ信号はインバ
ータ５２によって反転され、ゲート５０を介してトラン
ジスタ４７を遮断して、電源電流が一致フィードバック
回路４５を流れるのを阻止する。したがって、一致ライ
ン２０及び反転一致ライン５０は、電荷を共有してＶ_CC
／２の電圧レベルに予充電される。図３に示す如く、ラ
イン２９がノード２３に接続される。ライン２９はま
た、アースに接続されたＮチャンネルトランジスタ３１
に結合される。トランジスタ３１のゲートは、クロック
φ₂に結合される。電荷共用予充電期間中、クロックφ
₂は低であってトランジスタ３１をオフとする。本実施
例では、クロックφ₂は、一致出力が有効となると高に
なる（図５参照）。クロックφ₂が高になると、トラン
ジスタ３１がオンとなり、一致ライン２０及び反転一致
ライン５０を切り離す。

【００１８】本発明は、システムの性能を増すために、
一致ライン２０の電荷共用予充電の概念を使用するもの
である。図４に、本発明の一致ライン２０の電荷共用予
調整の概念を示す。図４の（ｂ）は、例えば図１に示し
た如き従来システムの一致（検出）ラインを、Ｖ_CCの電
圧レベルに予充電する場合を示す。一致（又は論理構造
によっては「不一致」）の場合、比較動作の結果によっ
て予充電された一致ラインの電圧レベルをゼロ（アー
ス）に落とさねばならない。一致ラインを予充電してか
ら該ラインをアースに放電するに要する時間は、システ
ムの性能を低下させる。これに対し、本発明による一致
ラインの電荷共用予調整を図４の（ａ）に示す。一致ラ
イン２０をＶ_CC／２に予充電することにより、一致ライ
ンをＶ_CCに上げたり、又は一致ラインをアースに放電し
たりする（選択した論理の取決めによる）に要する時間
は、図４の（ｂ）に示した場合よりも少なくなる。換言
すると、本発明の比較回路の性能は、図４の（ａ）及び
（ｂ）に示すようにＴ₁がＴ ₂より小さいので、向上す
る。ただし、Ｔ₁は、本発明の電荷共用予充電調整を施
して、一致ライン２０をＶ_CCに上げたり、又は一致ライ
ン２０をＶ_CC／２からアースに放電したりするに要する
時間を表す。なお、図において、Ｔ₂は、一致ラインを
Ｖ_CCからアースに放電するに要する時間を表す。

【００１９】図３に戻り、図５のタイミング図と合せ
て、本発明の動作を更に詳細に述べる。図５において、
クロック信号（ＣＬＫ）が本発明のシステムに供給され
る。クロック信号は、内部又は外部のクロック源から供
給する。比較サイクルの始めにおいて、クロック信号の
立上がり（縁）８０は、ＢＥＱ信号を「高」とし、対応
する反転ＢＥＱ信号を低とする（８２で示す）。反転Ｂ
ＥＱ信号のあと所定時間Ｔ_C後に、ＳＡＥ信号が高にさ
れる（８４）。図３において、トランジスタ４７及び４
９はＰチャンネル素子であり、これらは、ゲート５０及
び６０に夫々電圧がないとき「オン」状態にある。トラ
ンジスタ４７に電流を通すためには、ゲート５０の電圧
が低（Ｖ_SS）でなければならない。同様に、トランジス
タ４９に電流を通すためには、ゲート６０の電圧が同じ
く低（Ｖ_SS）でなければならない。これに対し、ＣＭＯ
Ｓパスゲート２２は、Ｎチャンネルゲート２８を含み、
電圧Ｖ_CCがゲート２８に与えられるとオンになる。ゲー
ト２８にＶ_CCを与えるためには、Ｖ_CCに結合されたトラ
ンジスタ６５及び５８をオンにしなければならない。

【００２０】トランジスタ６５及び５８はＰチャンネル
素子であるから、Ｖ_CCをゲート２８に結合して一致ライ
ン２０を予充電するためには、反転ＢＥＱ及び、ＳＡＥ
に接続されたライン５４を低にしなければならない。図
５に最もよく示されるように、低の反転ＢＥＱ信号及び
高のＳＡＥ信号間の期間は、本発明の一致ライン予充電
時間（Ｔ_C）に対応する。この一致ライン予充電時間Ｔ
_Cは、一致ライン２０がＶ_CC／２に予充電される期間で
ある。図から分かるように、ＳＡＥ信号が高になると、
トランジスタ５８のゲート５６が閉じ、電流がトランジ
スタ５８を通過するのを阻止し、電源電圧をゲート２８
に与えなくなる。したがって、ＳＡＥ信号が高にされる
と、トランジスタ５８がゲート２８と共に閉じ、一致ラ
イン２０へのそれ以上の予充電を阻止する。こうして時
間Ｔ_Cを終わらせるためにＳＡＥ信号を高にするタイミ
ングは、設計上の考慮に基く選択の問題である。この説
明の目的上、信号ＢＥＱ、反転ＢＥＱ及びＳＡＥを発生
するために本発明が用いるメカニズムについては、これ
以上述べない。本発明の実施に際して考慮すべきこと
は、一致ライン予充電時間Ｔ_Cが、一致ライン２０をＶ
_CC／２に予充電するのに十分であることである。

【００２１】図５に示す如く、ＳＡＥ信号が高にされる
と（８４）、一致ライン予充電が終了し、第１ワード
（ＴＡ）からのビットが、ビット比較ブロック（回路）
０〜Ｎに結合される。本実施例では、比較しようとする
ワードＢを構成するビット（ＳＡ_O〜ＳＡ_N）は、オン
チップ（チップ上の）メモリブロックから発生する。同
様に、ワードＢのビットと比較しようとするワードＡを
構成するビットは、本実施例では、外部バスを介してビ
ット比較ブロック０〜Ｎに結合される。本明細書におけ
る取決めを用いて、ワードＡのビット（ＴＡ_O〜Ｔ
Ａ_N）は、ワードＢの対応ビット（ＳＡ_O〜ＳＡ_N）と
比較される。図５のタイミング図に示す如く、ワードＡ
のビット（ＴＡ_O〜ＴＡ_N）は、一致（検出）ライン２
０の予充電が終了する前に各ビット比較ブロックに結合
される。ワードＢのビットは、ＳＡＥ信号が高になって
（８４）から一致ライン予充電時間が終了した後に、ビ
ット比較ブロックに結合される。ワードＢのビットをビ
ット比較ブロックに供給するタイミングは、一致ライン
２０を予充電するのに十分な時間が与えられるように設
計する。また、後述のように、本発明のビット比較ブロ
ックは、センス（検知）増幅器の電気特性による、検知
ラインにおける自然の僅かな電圧低下を補正する回路を
含む。本実施例では、ＳＡＥ信号は、外部から供給され
るタグワードと比較すべきメモリ位置を読取るためキャ
ッシュメモリに結合される、センス増幅器イネーブル信
号に相当するものである。ただし、本発明によって教え
られた動作及び性能上の利点は、本実施例以外にも適用
されることが認められるであろう。

【００２２】更に図５において、ビット比較ブロック０
〜Ｎは、ワードＢを構成するビット（ＳＡ_O〜ＳＡ_N）
を受けると、ワードＡを構成するビット（ＴＡ_O〜ＴＡ
_N）をワードＢを構成するビットと比較する。図５に示
す如く、ビットＳＡ_O〜ＳＡ _Nをビット比較回路に結合
する（９０）と、本発明の一致出力を一致ライン２０に
生じる。一致ライン２０の状態は、ラッチ１５にラッチ
される。一致出力が検出される比較及びラッチ期間中、
電荷共用予充電回路２４は、一致ライン２０と反転一致
ライン５０とを電気的に切離す。反転ＢＥＱ信号の立上
がり（９２で示す。）は、トランジスタ６５をオフと
し、該素子に電流が流れるのを阻止する。同様に、反転
ＢＥＱの立上がり（９２）の後、ＳＡＥ信号が低となる
（９４で示す。）。ＳＡＥ信号が低になると、トランジ
スタ５８のゲート５６が開いてトランジスタ５８をオン
とし、ゲート５０が閉じてトランジスタ４７をオフとす
る。高い反転ＢＥＱ信号はトランジスタ６５をオフと
し、Ｖ_CCがトランジスタ６５を介してトランジスタ５８
に結合されなくなる。したがって、トランジスタ４７の
ゲート５０が高となり、トランジスタ４７を遮断して電
源電流が流れるのを阻止する。よって、ビット比較ブロ
ック０〜Ｎによって一致出力が供給され一致ライン２０
にラッチされる期間中、一致ライン２０は反転一致ライ
ン５０から電気的に切離される。

【００２３】図３及び図５を併せて参照するに、一致ラ
イン２０に対する比較及びラッチ期間中、ラッチ１５は
一致ライン２０の状態（一致又は不一致）を維持する。
この状態はインバータ３２によって反転され、該インバ
ータはまた反転一致ドライバとしても動作する。このド
ライバは、一致ライン２０が一致状態を示すとき、トラ
ンジスタ４９のゲートにフィードバックすることによ
り、一致ライン２０の電圧を上げる。

【００２４】図６は、本発明のビット比較ブロック回路
の具体例を示す回路図である。図６には、例としてビッ
ト比較ブロックＮを示す。ビット比較ブロックＮは、比
較回路１００、同相ディップ・フィルタ回路１０２、及
びワイヤードＯＲ回路１０４を含む。比較回路１００
は、比較用のビットＡ_N及びビットＢ_Nが供給される実
効的な排他的ＮＯＲゲートを含む。この説明で述べるシ
ンタクス（構文）を先に図３について述べたものと合せ
て、ビットＡ_N及びＢ_NをＴＡ_N，反転ＴＡ_N，反転Ｓ
Ａ_N及びＳＡ_Nで表す。反転ＳＡ_N及びＳＡ_Nの値は、
本実施例ではオンチップメモリブロック（図示せず）よ
り供給される。ＴＡ_N及び反転ＴＡ_Nの値は、外部バス
（図示せず）から供給される。

【００２５】比較回路１００の出力は、ライン１２０に
より同相ディップ・フィルタ１０２の入力に結合され
る。ワードＡ及びワードＢが静的ワードより成り、それ
らのワードをどちらもメモリから検索する必要がなけれ
ば、ビット比較ブロック回路に同相ディップ・フィルタ
１０２を含まない設計としてもよい。後述のように、同
相ディップ・フィルタ１０２は、メモリ内容を感知する
のにセンス増幅器を使用することで発生する不所望の電
圧ディップをフィルタで取除き、不明瞭な比較結果の疑
似発生を避けるものである。先に言及したとおり、好適
な本実施例では、センス増幅器を用いてキャッシュメモ
リを検知し、メモリの出力をビットＳＡ_N（及びその反
転された値である反転ＳＡ_N）として比較回路１００に
供給し、外部バスから結合された静的ビット値（ＴＡ_N
及び反転ＴＡ_N）と比較する。

【００２６】続いて図６において、本発明は、比較出力
ライン１１０によりワイヤードＯＲ回路１０４に結合さ
れる。同相ディップ・フィルタ１０２の出力は、通常低
状態に維持され、一致が現れていることを示す。ワイヤ
ードＯＲ回路１０４は、ゲート１１４をもつＮチャンネ
ルトランジスタ１１２を有し、該トランジスタは、比較
出力ライン１１０が高になるとオンになる。上記ライン
１１０の状態が低であれば、トランジスタ１１２はオフ
のままである。ビット比較ブロック０〜Ｎのどれかにお
いて１つでも一致しないビットがあると、一致しないビ
ット比較ブロック内の比較出力ライン１１０が高にさ
れ、ゲート１１４を開きＮチャンネルトランジスタ１１
２をオンとする。トランジスタ１１２がオンすれば、一
致ライン２０に予充電された電圧Ｖ_CC／２がアースされ
る。

【００２７】例として、反転ＴＡ_Nが高（従ってＴＡ_N
は低）であると仮定する。比較回路１００内のＣＭＯＳ
パスゲート１１６はオンであり、対応するＣＭＯＳゲー
ト１１８はオフである。図６の比較回路１００におい
て、ＣＭＯＳパスゲート１１６又はＣＭＯＳパスゲート
１１８のどちらか一方がオンであれば、他方は必然的に
オフとなる。反転ＳＡ_N及び反転ＴＡ_Nが共に高であれ
ば、ＣＭＯＳパスゲート１１６がオンしてライン１２０
が高となる。反対に、反転ＳＡ_Nが低で反転ＴＡ _Nが高
ならば、ライン１２０は、ＣＭＯＳパスゲート１１８が
オフとなるため低に留まる。

【００２８】メモリ位置の検知にセンス増幅器を用いる
と、ＳＡ_N及び反転ＳＡ_N信号はサイクルの始めに高で
あり、反転ＳＡ_N及びＳＡ_Nの両方が同時に低に傾く状
態になる。反転ＳＡ_N及びＳＡ_Nが同時に低に傾く状態
は、信号のアナログ的性質及びセンス増幅器の電気特性
によるものである。ＳＡ_N及び反転ＳＡ_Nが低に傾く
と、ライン２０は、反転ＴＡ_N又はＴＡ_Nの状態がどう
あれ低になる。反転ＳＡ _N及びＳＡ_Nが同時に低に傾く
状態は、ライン１２０の電圧が低に傾く一時的な低下で
あるが、その結果、比較出力ライン１１０に間違った高
信号が現れ、一致ライン２０が不一致状態を示すことに
なる。センス増幅器の誤った結果を起こす電気的な一時
低下の可能性を補正するため、同相ディップ・フィルタ
１０２を比較回路１００の出力にライン１２０を介して
接続する。

【００２９】図示の如く、同相ディップ・フィルタ１０
２は、Ｖ_CCに接続されたＰチャンネルトランジスタ１２
２を含み、もう１つのＰチャンネルトランジスタ１２８
が、トランジスタ１２２及び１２４とアースとの間に接
続される。Ｐチャンネルトランジスタ１２８のゲート１
３０は、比較出力ライン１１０に接続される。また、Ｎ
チャンネルトランジスタ１２６が図示の如くライン１２
０に結合される。動作時、ライン１２０が高のままであ
れば、Ｐチャンネルトランジスタ１２２及び１２４はオ
フ、Ｎチャンネルトランジスタ１２６はオンのままであ
る。トランジスタ１２６がオンならば、比較出力ライン
１１０はアースされる。或いは、ライン１２０が低にな
ると、Ｐチャンネルトランジスタ１２２及び１２４はオ
ンに転じ、比較出力ライン１１０にＶ_CCが結合し、比較
出力ライン１１０を高にする。先に言及したとおり、比
較出力ライン１１０が高になると、ワイヤードＯＲ回路
１０４のトランジスタ１１２をオンさせ、一致ライン２
０がアースされる。

【００３０】例えば、センス増幅器の電圧低下に起因す
る、ライン１２０の電圧レベルの一時的な低下は、比較
出力ライン１１０における状態の変化を生じない。ライ
ン１２０の出力は、Ｐチャンネルトランジスタ１２２，
１２４とアースとの間にＰチャンネルトランジスタ１２
８を配置することにより、濾波される。ライン１２０が
僅かに低状態に下がると、ノード１４０が、Ｖ_CCによっ
て高にされると同時にトランジスタ１２８を介してアー
スされ、低になる。トランジスタ１２８がなければ、ラ
イン１２０の低状態は、Ｎチャンネルトランジスタ１２
６をオフとし、Ｐチャンネルトランジスタ１２２，１２
４をオンとし、比較出力ライン１１０を高状態として誤
った「不一致」を発生させる。しかし、比較出力ライン
１１０がＰチャンネルトランジスタ１２８のゲート１３
０に接続されているので、ライン１２０の低状態はトラ
ンジスタ１２８をオンとする。よって、Ｖ_CC及びアース
間が結合されて力がなくなり、ライン１２０への短時間
の電圧低下が濾波される。比較出力ライン１１０の状態
を変えるには、ライン１２０を連続的に低状態にして、
比較出力ライン１１０を強制的に高にする必要がある。
ライン１２０の電圧レベルにおける比較的小さい変動
は、比較出力ライン１１０を高状態にしないので、ワイ
ヤードＯＲ回路１０４への誤った疑似信号が回避され
る。

【００３１】一致（検出）ライン２０はＶ_CC／２に予充
電されるので、すべてのビット比較ブロック０〜Ｎが
「一致」を示す場合、一致ライン２０は、一致フィード
バック回路４５を介してＶ_CCに充電される。ＳＡＥが高
になると、一致ライン２０のレベルをインバータ３２の
変移点（trip point）の僅か上に高める。「一致」イン
バータ３２がノード３８を低にすると、トランジスタ４
９をオンとして一致ライン２０をＶ_CCに充電する。しか
し、ビット比較ブロックのどれかの比較出力ライン（図
６の１１０）のどれか１つが高になり、不一致状態が現
れたことを示すと、トランジスタ１１２に対応するトラ
ンジスタがオンに転じ、一致ライン２０の状態をアース
とする。したがって、本明細書で述べた本発明の動的比
較回路は、比較されるワードのサイズとは無関係であ
る。ワードＡ及びワードＢ間の対応ビットの比較は、同
時に行われ且つ互いに独立であるから、ワードＡ及びＢ
のビット長は、比較動作の速度を決定する要因にならな
い。比較されるワード間でどれか１つのビット（０〜
Ｎ）が一致しなければ、一致ライン２０は低状態とな
る。一致ライン２０の状態はそれからラッチ１５にラッ
チされ、一致ラインの反転された状態（反転一致）が反
転一致ライン５０に出力として供給される。

【００３２】以上、本発明の図１〜６を参照して具体的
に説明したが、本発明は、ビットの高速比較を必要とす
る種々のシステムに適用可能なものである。

【００３３】

【発明の効果】本発明によれば、改良された高性能の比
較回路が提供される。本発明の比較回路は、一致ライン
に極めて高速の予充電を施すための電荷共用予充電回路
及び一致フィードバック回路を含む。本発明の比較回路
は更に、比較しようとする各ビットに対して１つのビッ
ト比較ブロックを有し、各ビット比較ブロックは、同相
ディップ・フィルタに結合された比較回路を含む。同相
ディップ・フィルタは、例えば、メモリ素子の状態を検
知するセンス増幅器の使用によって発生する不所望の変
移電圧変動を濾波して除くことができる。同相ディップ
・フィルタは、ワイヤードＯＲ回路に比較出力信号を供
給し、ワイヤードＯＲ回路は順に一致ライン２０に結合
される。したがって、本発明によれば、遅延の発生が少
なく、高性能コンピュータシステムに使用できる高速の
動的比較回路が得られる。

【図面の簡単な説明】

【図１】従来の２進ワードのビット毎の比較方式を示す
概念図である。

【図２】従来方式の論理構造の例を示す図である。

【図３】本発明による比較回路の実施例を示す略式回路
図である。

【図４】本発明が用いる一致ラインの電荷共用予充電の
概念を示す波形図である。

【図５】図３の実施例の動作を示すタイミング図であ
る。

【図６】図３のビット比較ブロック回路の具体構成を示
す回路図である。

【符号の説明】

２０一致ライン（第１のライン）５０反転一致ライン（第２のライン）０〜Ｎビット比較回路１５ラッチ手段２４予充電手段（回路）１００排他的ＮＯＲ比較回路１０２電圧ディップ・フィルタ手段１０４ワイヤードＯＲ回路１１２，１２６Ｎチャンネルトランジスタ１２２，１２４，１２８Ｐチャンネルトランジスタ３２インバータ手段２２パスゲート（手段）（６５，５８）第１のトランジスタ手段（第１及び第
２のＰチャンネルトランジスタ）４５一致フィードバック回路（手段）（４７，４９）第２のトランジスタ手段（第３及び第
４のＰチャンネルトランジスタ）２８パスゲートのＮチャンネルゲート３０パスゲートのＰチャンネルゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者プラディップバナジーアメリカ合衆国カリフォルニア州サンノゼ，サベルコート 1128 (72)発明者パトリックティーチュアンアメリカ合衆国カリフォルニア州カパーチノ，オールドタウンコート 929

Claims

【特許請求の範囲】

【請求項１】各データワードが複数のビットより成る
第１のデータワード及び第２のデータワードを比較する
回路であって、一致ラインと、上記一致ラインに結合された複数のビット比較回路であ
って、該ビット比較回路は、上記第１データワードから
の１ビットと、比較する上記第２データワードからの対
応するビットとを受け、上記ビット比較回路は、上記ビ
ットを互いに並列にて比較し、上記ビットのすべてが一
致すれば上記一致ラインが第１の状態になり、上記ビッ
トのどれか１つが一致しなければ上記一致ラインが第２
の状態になるように、上記一致ラインに出力を供給する
ものである、上記複数のビット比較回路と、上記一致ラインに結合し、上記一致ラインの状態を検知
して上記第１及び第２のワードが一致しているかどうか
を決定する検知手段とを具えた比較回路。
【請求項２】上記比較回路の各々は、上記一致ライン
にワイヤードＯＲ構成にて結合されている請求項１の比
較回路。
【請求項３】上記一致ラインは、Ｖ_CC／２の電圧レベ
ルに予充電される請求項２の比較回路。
【請求項４】上記一致ラインに結合され、上記ビット
比較回路による上記比較動作の終了後、上記一致ライン
の状態をラッチするラッチ手段を更に含む請求項３の比
較回路。
【請求項５】上記一致ラインに結合され、上記ビット
比較回路が上記第１及び第２ワードを比較する前に、上
記一致ラインの電圧レベルをＶ_CC／２に予充電する予充
電手段を更に含む請求項４の比較回路。
【請求項６】上記ビット比較回路の各々は、上記第１
ワードの１ビットを上記第２ワードの対応するビットと
比較する排他的ＮＯＲ比較回路を含む請求項５の比較回
路。
【請求項７】上記排他的ＮＯＲ比較回路の出力を受け
るように結合され、電圧内の短時間低下を濾波して除去
する電圧ディップ・フィルタ手段を更に含む請求項６の
比較回路。
【請求項８】上記電圧ディップ・フィルタに結合さ
れ、上記第１データワードのビットが上記第２データワ
ードの対応ビットと一致しない場合、上記一致ラインを
アースするワイヤードＯＲ回路を更に含む請求項７の比
較回路。
【請求項９】上記ワイヤードＯＲ回路は、上記一致ラ
イン及びアース間に結合されたＮチャンネルトランジス
タを含み、該Ｎチャンネルトランジスタは、上記排他的
ＮＯＲ回路の出力が上記比較されたビットの不一致を示
す場合、電流を通すものである請求項５の比較回路。
【請求項１０】上記第１ワードを構成する上記ビット
は、メモリのブロックから上記ビット比較回路に供給さ
れ、上記メモリのブロックは、センス増幅器を用いて検
知されるメモリセルより成る請求項９の比較回路。
【請求項１１】各データワードが複数のビット（Ｎ）
より成る第１のデータワード及び第２のデータワードを
比較する方法であって、上記第１及び第２のデータワードを構成する上記ビット
を複数のビット比較回路に供給するステップと、上記ビット比較回路が上記第１データワードからのビッ
トと、比較する上記第２データワードからの対応するビ
ットとを受け、上記ビット比較回路の各々が、上記ビッ
トを互いに並列に比較し、上記ビット（Ｎ）の全部が一
致すると第１状態の出力を供給し、上記ビット（Ｎ）の
どれか１つが一致しないと第２状態の出力を供給するス
テップと、上記出力の状態を検知して上記第１及び第２データワー
ドが一致しているかどうかを決定するステップとを含む
比較方法。
【請求項１２】上記ビット比較回路の各出力が、ワイ
ヤードＯＲ構成にて上記一致ラインに結合される請求項
１１の比較方法。
【請求項１３】上記一致ラインは、Ｖ_CC／２の電圧レ
ベルに予充電される請求項１２の比較方法。
【請求項１４】上記ビット比較回路による上記比較動
作の終了後、上記一致ラインの状態をラッチするステッ
プを更に含む請求項１３の比較方法。
【請求項１５】上記ビット比較回路が上記第１及び第
２ワードを比較する前に、上記一致ラインの電圧レベル
をＶ_CC／２に予充電するステップを更に含む請求項１４
の比較方法。
【請求項１６】上記ビット比較回路の各々が、上記第
１ワードのビットを上記第２ワードの対応するビットと
比較するための排他的ＮＯＲ比較回路を含む請求項１５
の比較方法。
【請求項１７】上記排他的ＮＯＲ比較回路の出力を受
けるように結合され、電圧における短時間低下を濾波し
て除去する電圧ディップ・フィルタ手段を更に含む請求
項１６の比較方法。
【請求項１８】上記電圧ディップ・フィルタに結合さ
れ、上記第１データワードのビットが上記第２データワ
ードの対応ビットと一致しない場合、上記一致ラインを
アースするワイヤードＯＲ回路を更に含む請求項１７の
比較方法。
【請求項１９】上記ワイヤードＯＲ回路は、上記一致
ライン及びアース間に結合されたＮチャンネルトランジ
スタを含み、該Ｎチャンネルトランジスタは、上記排他
的ＮＯＲ回路の出力が上記比較されたビットの不一致を
示す場合、電流を通すものである請求項１５の比較方
法。
【請求項２０】上記第１ワードを構成するビットは、
メモリのブロックから上記ビット比較回路に供給され、
上記メモリのブロックは、センス増幅器を用いて検知さ
れるメモリセルより成る請求項１９の比較方法。
【請求項２１】第１のラインと、第２のラインと、上記第１ライン上の第１のノード及び上記第２ライン上
の第２のノードの間に接続されたインバータ手段と、上記第１及び第２のラインの間に結合されたパスゲート
手段であって、Ｖ_CCがそのゲート手段に供給されると上
記第１及び第２のラインを電気的に結合するパスゲート
手段と、上記パスゲート手段の上記ゲート手段及びＶ_CC間に結合
された第１のトランジスタ手段であって、該第１トラン
ジスタ手段に信号が加えられると上記パスゲート手段の
上記ゲート手段に上記Ｖ_CC電圧を供給する第１のトラン
ジスタ手段とを具え、上記パスゲート手段の上記ゲート手段にＶ_CCが加えられ
ると、上記パスゲート手段が、上記第１及び第２ライン
を互いに電気的に結合し、上記第１ラインを、上記イン
バータ手段の変移点であるＶ_CC／２の電圧レベルに予充
電する予充電回路。
【請求項２２】上記第１ライン及び上記予充電回路に
結合された一致フィードバック回路手段を更に含む請求
項２１の予充電回路。
【請求項２３】上記一致フィードバック回路手段は、
Ｖ_CC及び上記第１ライン間に結合された第２のトランジ
スタ手段を含む請求項２２の予充電回路。
【請求項２４】上記第１のトランジスタ手段は、第１
及び第２のＰチャンネルトランジスタを含み、該第１Ｐ
チャンネルトランジスタは第１のゲートを、上記第２Ｐ
チャンネルトランジスタは第２のゲートを有する請求項
２３の予充電回路。
【請求項２５】上記の信号は、上記第２ゲートに加え
られるＳＡＥ信号と、上記第１ゲートに加えられる反転
ＢＥＱ信号とより成る請求項２４の予充電回路。
【請求項２６】上記一致フィードバック回路手段は、
Ｖ_CC及び上記第１ライン間に結合された第３及び第４の
Ｐチャンネルトランジスタを含み、該第３及び第４のＰ
チャンネルトランジスタは夫々第３及び第４のゲートを
含む請求項２５の予充電回路。
【請求項２７】上記第４のゲートは上記第２ラインに
結合され、上記第３のゲートは、上記ＳＡＥ信号の反転
された電圧値を受けるように結合された請求項２６の予
充電回路。
【請求項２８】上記第１ラインに結合された複数のビ
ット比較回路を更に含み、該ビット比較回路の各々は、
第１データワードからのビットと、比較する第２データ
ワードからの対応するビットとを受け、これらのビット
を互いに並列に比較し、該ビットがすべて一致すれば上
記第１ラインが上記予充電されたＶ_CC／２の状態に留ま
るように、上記第１ラインに出力を供給する請求項２７
の予充電回路。
【請求項２９】上記ビットのどれか１つが不一致の場
合、上記第１ラインがアースされる請求項２８の予充電
回路。
【請求項３０】上記ビット比較回路の各々は、上記第
１ラインにワイヤードＯＲ構成で結合される請求項２９
の予充電回路。
【請求項３１】上記第１ラインに結合され、上記ビッ
ト比較回路による上記比較動作の終了後に上記第１ライ
ンの電圧状態をラッチするラッチ手段を更に含む請求項
３０の予充電回路。
【請求項３２】上記ビット比較回路の各々は、上記第
１ワードのビットを上記第２ワードの対応ビットと比較
するための排他的ＮＯＲ比較回路を含む請求項３１の予
充電回路。
【請求項３３】上記ビット比較回路は、上記排他的Ｎ
ＯＲ比較回路の出力を受けるように結合された電圧ディ
ップ・フィルタ手段を含み、該電圧ディップ・フィルタ
手段は電圧内の短時間低下を濾波して除去するものであ
る請求項３２の予充電回路。
【請求項３４】一致ラインと、反転一致ラインと、上記一致ライン上の第１のノード及び上記反転一致ライ
ン上の第２のノード間に接続されたインバータ手段と、上記一致及び反転一致ライン間に結合されたパスゲート
であって、Ｎチャンネルゲート及びＰチャンネルゲート
を含み、上記パスゲートの上記ＮチャンネルゲートにＶ
_CC電圧が供給されると共に反転されたＶ_CCが上記パスゲ
ートの上記Ｐチャンネルゲートに供給されると、上記パ
スゲートは上記一致ライン及び反転一致ラインを電気的
に結合し、上記パスゲートの上記Ｐチャンネルゲートは
上記Ｎチャンネルゲートとインバータを介して結合され
ている、上記パスゲートと、上記パスゲートの上記Ｎチャンネルゲート及びＶ_CC間に
直列に結合された第１及び第２のＰチャンネルトランジ
スタであって、該第１Ｐチャンネルトランジスタのゲー
トに反転ＢＥＱ信号が加えられ、且つ上記第２Ｐチャン
ネルトランジスタのゲートにＳＡＥ信号が加えられる
と、上記パスゲートの上記Ｎチャンネルゲートに上記Ｖ
_CC電圧を供給する上記第１及び第２のＰチャンネルトラ
ンジスタとを具え、上記パスゲートの上記ＮチャンネルゲートにＶ_CCを加え
ると、上記パスゲートが上記一致ライン及び反転一致ラ
インを互いに電気的に結合し、Ｖ_CCをアースに短絡して
上記一致及び反転一致ラインを、上記インバータ手段の
変移点であるＶ _CC／２の電圧レベルに予充電し、上記一致及び反転一致ラインを予充電する所定期間中、
上記ＳＡＥ及び反転ＢＥＱ信号を加える手段を含む予充
電回路。
【請求項３５】上記一致ライン及び上記予充電回路に
結合された一致フィードバック回路手段を更に含む請求
項３４の予充電回路。
【請求項３６】上記一致フィードバック回路手段は、
第３及び第４のＰチャンネルトランジスタを含み、該第
３のＰチャンネルトランジスタはＶ_CCに結合されると共
に上記第４のＰチャンネルトランジスタと直列に結合さ
れ、該第４のＰチャンネルトランジスタは上記一致ライ
ンに結合された請求項３５の予充電回路。
【請求項３７】上記第４のＰチャンネルトランジスタ
は、上記反転一致ラインに結合されたゲートを含み、上
記第３のＰチャンネルトランジスタは反転ＳＡＥ信号を
受けるように結合されたゲートを含む請求項３６の予充
電回路。
【請求項３８】上記一致ラインに結合された複数のビ
ット比較回路を更に含み、該ビット比較回路の各々は、
第１データワードからのビットと、比較する第２データ
ワードからの対応ビットとを受け、これらのビットを互
いに並列にて比較し、上記ビットがすべて一致すれば上
記一致ラインが予充電されたＶ_CC／２の状態からＶ_CCに
充電されるように、上記一致ラインに出力を供給する請
求項３７の予充電回路。
【請求項３９】上記ビットのどれか１つが不一致の場
合、上記一致ラインがアースされる請求項３８の予充電
回路。
【請求項４０】上記ビット比較回路の各々は、ワイヤ
ードＯＲ構成で上記一致ラインに結合された請求項３９
の予充電回路。
【請求項４１】上記一致ラインに結合され、上記ビッ
ト比較回路による上記比較動作の終了後、上記一致ライ
ンの電圧状態をラッチするラッチ手段を更に含む請求項
４０の予充電回路。
【請求項４２】上記ビット比較回路の各々は、上記第
１ワードのビットを上記第２ワードの対応ビットと比較
するための排他的ＮＯＲ比較回路を含む請求項４１の予
充電回路。
【請求項４３】上記ビット比較回路は、上記排他的Ｎ
ＯＲ比較回路の出力を受けるよう結合された電圧ディッ
プ・フィルタ手段を含み、該電圧ディップ・フィルタ手
段は、電圧における短時間低下を濾波して除去するもの
である請求項４２の予充電回路。
【請求項４４】一時的な電圧ディップを濾波する回路
であって、入力ラインと、電圧源（Ｖ_CC）に結合され、且つアースされた第２トラ
ンジスタと直列に結合され、上記入力ラインと結合され
たゲートを含む第１トランジスタと、アース及び出力ラインに結合され、上記入力ラインと結
合されたゲートを含み、更に上記第１トランジスタに結
合された第３トランジスタとを具え、上記第２トランジスタは上記出力ラインに結合されたゲ
ートを含み、上記第１及び第２トランジスタは、上記第
３トランジスタと異なる第１のトランジスタ形式のもの
であり、上記第１及び第２トランジスタの上記ゲートに
加えられる電圧が上記第１及び第２トランジスタをオフ
とすれば、上記第３トランジスタがオンとなるようにさ
れたフィルタ回路。
【請求項４５】上記第１及び第２トランジスタと同一
形式の第４トランジスタを含み、該第４トランジスタ
は、上記第１及び第２トランジスタの間に結合され、上
記入力ラインと結合されたゲートを含む請求項４４のフ
ィルタ回路。
【請求項４６】上記第１，第２及び第４トランジスタ
はＰチャンネル型のものである請求項４５のフィルタ回
路。
【請求項４７】上記第３トランジスタはＮチャンネル
型のものである請求項４６のフィルタ回路。
【請求項４８】上記入力ラインは平常時ほぼＶ_CCの電
圧レベルに維持され、上記第１及び第４トランジスタは
オフであり、上記第３トランジスタはオンである請求項
４７のフィルタ回路。
【請求項４９】上記入力ラインがほぼＶ_CCであれば、
上記出力ラインはアースされる請求項４８のフィルタ回
路。
【請求項５０】上記入力ラインの上記電圧がＶ_CCより
低い電圧レベルに下がると、上記第１，第２及び第４ト
ランジスタがオンとなり、上記第３トランジスタがオフ
となり、Ｖ_CCとアースが結合される請求項４９のフィル
タ回路。
【請求項５１】上記入力ラインの上記電圧レベルが所
定時間上記の低い電圧レベルに下がると、上記出力ライ
ンがＶ_CCに近づく請求項５０のフィルタ回路。
【請求項５２】通常はほぼＶ_CCの電圧が加えられてい
る入力ラインにおける一時的な電圧ディップを濾波して
除去する回路であって、Ｖ_CCと結合された上記入力ラインに結合されたゲートを
含む第１のＰチャンネルトランジスタと、上記第１Ｐチャンネルトランジスタと直列に結合され、
上記入力ラインに結合されたゲートを含む第２のＰチャ
ンネルトランジスタと、上記第２Ｐチャンネルトランジスタ及びアースと直列に
結合され、更に、通常はアースされている出力ラインに
結合されたＮチャンネルトランジスタと、上記第１及び第２Ｐチャンネルトランジスタ間に結合さ
れ、更に、アースと直列に結合され、上記出力ラインに
結合されたゲートを有する第３のＰチャンネルトランジ
スタとを具えたフィルタ回路。
【請求項５３】上記入力ラインがほぼＶ_CCであれば、
上記出力ラインがアースされる請求項５２のフィルタ回
路。
【請求項５４】上記入力ラインの上記電圧がＶ_CCより
低い電圧レベルに下がると、上記第１，第２及び第３ト
ランジスタがオンとなり、上記Ｎチャンネルトランジス
タがオフとなってＶ_CCがアースに結合される請求項５３
のフィルタ回路。
【請求項５５】上記入力ラインの上記電圧レベルが所
定時間上記低い電圧レベルに下がると、上記出力ライン
がＶ_CCに近づく請求項５４のフィルタ回路。
【請求項５６】上記入力ラインは、比較回路の出力と
結合される請求項５５のフィルタ回路。
【請求項５７】上記出力ラインは、ワイヤードＯＲ回
路の入力と結合される請求項５６のフィルタ回路。
【請求項５８】上記ワイヤードＯＲ回路は、アース及
び一致ライン間に直列に結合され、上記出力ラインに結
合されたゲートを有する第２のＮチャンネルトランジス
タを含む請求項５７のフィルタ回路。
【請求項５９】上記フィルタ回路、上記比較回路及び
上記ワイヤードＯＲ回路はビット比較回路を構成し、該
ビット比較回路は、第１データワードから供給されるビ
ットを第２データワードからの対応するビットと比較す
る請求項５８のフィルタ回路。
【請求項６０】更に複数の上記ビット比較回路を含
み、該ビット比較回路の各々は上記一致ラインに結合さ
れる請求項５９のフィルタ回路。
【請求項６１】上記ビット比較回路は、互いに並列に
て動作し、上記第１及び第２データワードの上記対応ビ
ットのどれか１つが不一致ならば、上記一致ラインがア
ースされるように、上記ワイヤードＯＲ回路の各々から
出力を供給する請求項６０のフィルタ回路。
【請求項６２】上記一致ラインに結合され、該一致ラ
インの状態を検知して上記第１及び第２データワードが
一致するかどうかを決定する検知手段を更に含む請求項
６１のフィルタ回路。