CN1094681C - 高性能动态比较电路和读出放大器电路 - Google Patents

Abstract

比较两个数字字的内容并决定是否他们匹配的仪器和方法，其中高速比较电路包括以线连或电路连到匹配线的大量位比较块电路(O至N)，每个位比较块电路接收要与第二个字B的相应位比较的第一个字A的一位，一连到匹配线的充电共享的预充电电路，用以预充电匹配线到Vcc/2，一连接匹配线和充电预充电电路的匹配反馈电路以改预充电速度，一连接到匹配线的锁存器在比较操作后电气锁存匹配线状态。

Description

高性能动态比较电路和读出放大器电路

本发明是关于数据处理系统领域，更具体而言，本发明是关于数字存储器和需要进行高速数据字比较的其它装置。

在现代数据处理系统中有许多这样的实例，中央处理单元(CPU)或其它装置必须决定，是否两个数据字是完全相同的，例如，第一和第二数据字之间的比较操作可以在数据字和/或存储器标识符必须进行比较的高速存储器的情况下被要求，也可以在例如在口令字或类似字必须加以比较以确定一致匹配的保密编码装置的其它数字系统内被要求，在许多情况下，CPU从存储器中读出要被比较的数字字中的至少一个。众所周知，数字存储器装置由存储不是逻辑零就是逻辑1的电子存储器单元组成。为了读出存储单元，该单元的电压电平必需被读出以决定它的逻辑状态，存储单元的读出是通过使用读出放大器实现的。电子读出放大器的自然特性是，它们的输出可能低于先前提供的最终的“固有”(Solid)电压输出电平，如前所述，这自然的电压下降(dip)可能造成在比较过程中包括伪命中或伪丢失的虚假信号。

在图1给出了两个数据字进行比较的一个先有技术系统。如图中所示，数字字A是由大量的二进制位A₀，A₁，A₂至A_N组成，第二个数据字B是由大量的二进制位B₀，B₁，B₂至B_N组成，逐位比较是通过图1概念性示出的比较器电路实现的，以确定在字A和B的相对应位的每一个是否是一致的，按照惯例，如果在字A和字B的对应位之间存在着一致的匹配，产生逻辑1，例如位A₂(逻辑0)和位B₂(逻辑0)之间的比较在比较器中产生逻辑1。位A(逻辑1)的位B(逻辑0)的比较在比较器中产生逻辑0(不匹配)。每个比较操作的输出提供给结果电路，结果电路确定是否包括字A和字B的对应位的每一位的比较相等。结果字A和字B是一致的，结果电路产生指示匹配存在的一信号，然而，如果在本例中，在字A和字B中的一个或者多个对应位并不匹配，结果电路产生指示匹配不存在的信号。

在一些方案中，图1所示的先有技术系统是使用类似于在图2(a)和2(b)的体系结构实现的，如图2(a)所示，在图中给出了例如位A₀和位B₀之比较的可能的四种组合，对A₀和B₀之间的位值进行同操作得到结果C₀，字A和字B的对应位之间每一个同操作构成了树状结果的“同”，如图2(b)所示，字A和字B的对应位之间的同操作的每一个继续在一块完成同操作，直至产生一个不是表示匹配就是表示不匹配的信号作为最后的单一信号的输出。

图2(b)所示树结构的缺点是，通过同树结构的信号传输通过同操作加以延迟，作为与树结构相关的固有的延迟结果使性能变坏。近而，发生的延迟是比较的两个字宽的函数，由于现代计算机系统日益增加地使用较长的字长，需要比较两个字的时间变得不能接受的长，极坏地影响了整个系统的性能。

如将要描述的，本发明提供了出现最小延迟的高性能比较电路和能使用在高性能的计算机系统当中，本发明使用了克服了例如参考图1和2所描述的先有技术静态比较系统的历史局限性的动态的比较方法和仪器。近而，本发明包括了减少比较输出延迟的充电共享的预充电方案，和避免伪丢失的读出放大器共模下降滤波器。

本发明公开了比较两个数字字内容和确定它们是否一致匹配的仪器和方法。本发明的高速比较电路包括多个位比较块电路0到N，它们于在线或结构中耦连到匹配线，位比较块的每一个接收与第二字B的相应位对应的要被比较的第一字A的单个位，一充电共享的预充电电路耦连到匹配行以把匹配行预充电到Vcc/2的电压电平。通过电荷预充电电路使匹配反馈电路也耦连到匹配线以改进匹配线预充到Vcc/2电压电平的速度。一锁存器耦连到匹配线以电锁存在比较操作过后的匹配线的状态，本发明的比较电路是动态的和保持着不依赖比较字长的高速特性。

本发明的充电共享的预充电电路耦连到匹配线。预充电电路配置在匹配线和 匹配线之间，并且包括具有N沟道和P沟道栅极的CMOS通路门。一反相器作为 匹配驱动器并且耦连在作为CMOS通路门的输入和输出的匹配和 匹配线之间。通路门的N沟道栅极的输入通过反相器耦连到P沟道栅极的输入。N沟道栅极近而通过两个串联耦合晶体管连到Vcc，该两个晶体管的栅极分别接收 BEQ行和SAE信号，在比较周期开始时， BEQ被驱动到低电平，SAE也是如此，这样打开串联耦合的P沟道晶体管，并且把Vcc耦合到通路门的N沟道栅极的输入。由于N和P沟道栅极之间放置了反相器，所以通路门的P沟道栅极也因此被打开。因此通路门被打开和电流通过在匹配行和非匹配行之间的通路门，通路门的打开和在匹配行和非匹配行之间的反相器的耦合造成了Vcc对地短路，Vcc对地短路造成了匹配行的电压预充电到Vcc/2。在预定的预充电时间后，SAE信号被驱动到高电平并且使P沟道晶体管截止，并且使Vcc从CMOS通路门的栅极和匹配行断开。本发明的比较电路然后比较字A和字B的诸位，这描述如下。

每一个位比较块(0到N)包括了接收字A的一位和补码及从字B中的相应位和相应位补码的比较电路，比较电路包括电耦合CMOS通路门以完成对应位之间的同操作。比较电路包括一输出线，它通常保持高电平以指示匹配的存在，输出线耦连到由N和P沟道装置组成的公共模式下降滤波器。比较电路的输出线耦合到第一和第二P沟道晶体管的栅极。第一P沟道晶体管耦连到Vcc和第二P沟道晶体管与第一P沟道晶体管串联。比较电路的输出线也耦连到与第一和第二P沟道晶体管相串联的一N沟道路晶体管的栅极，N沟道晶体管也耦连到地，第三个P沟道晶体管电耦连在第一和第二P沟道晶体管之间和连接到地，下降滤波器输出线(在此参考为“比较输出”)耦连在第二P沟道晶体管和N沟道晶体管之间，并同时连在第三P沟道晶体管的栅极。

在操作时，本发明的共模下降滤波器滤波比较电路输出的相对短时间的电压降落。这些瞬时的电压降落例如是由于使用了为读出存储器的位置以恢复由本发明要比较的字的读出放大器而产生的，作为读出放大器电特性而产生的瞬时电压摆动的结果，比较电路的通常高输出可能降低。本发明的共模下降滤波器要求，比较电路的输出线被驱动的比瞬间方式还低，借此把共模下降滤波器的通常低比较输出线驱动到高状态。

共模下降滤波器的比较输出线耦连到在线连或电路内的N沟道晶体管的栅极。线连或电路的N沟道晶体管耦连在匹配线和地之间，由于比较输出线的正常状态是低的，并以此指出匹配存在，在线连或电路的N沟道晶体管通常是截止的和并不导通电流。然而，如果比较输出线被驱动为高，以此表示不匹配，在线或电路内的N沟道晶体管导通并以此使匹配线接地。这样，在位比较电路中的任一个中的不匹配将造成将匹配线驱动到地的结果。由于比较是在耦连到匹配线上的位比较块的每一个在位和位比较基础上瞬时完成的，因此本发明的执行并不受要比较的位的数目的影响。

图1概念性地示出了两个二进制字的位比较的现有技术；

图2(a)示出了字A和字B的位A₀，B₀的真值表和A₀和B₀之间进行同操作得出的相应结果C₀；

图2(b)示出了第一数据字A和第二数据字B的相应位之间执行同操作的先有技术的静态树结构；

图3示出了本发明的动态比较电路；

图4(a)和4(b)示出了使用本发明的匹配线的充电共享的预状态的概念；

图5给出了本发明比较和匹配电路操作的时序图；

图6给出了为比较两个二进制量而包括共模下降滤波器的本发明的比较块电路。

本发明公开了比较两个数字字的内容和决定它们是否一致匹配的仪器和方法，本发明在计算机系统中具有广泛的应用，特别是那些计算机系统，在该系统中需要把从存储器装置中读出的第一个字和从系统单独的数字元件提供的第二个字加以比较。在下面的描述中给出大量具体的细节诸如电子元件，数据通路，装置等等，以彻底地了解本发明。然而，这对本领域工作的技术人员是明显的，无需这些具体细节也可以实施本发明，在其它实例中，不会造成理解发明困难的那些公知的电路和结构就不详细地描述了。

虽然本发明在需要比较两个二进制字的数据处理系统有广泛的应用，本发明的特定方面将使用在使用本发明给出优选实施中所使用的表示信号和结构的术语加以描述。例如，在它流行的形式中，本发明把提供给本发明比较电路的数据字和从存储单元读出的数据字加以比较。例如，使用读出放大器完成存储单元的读出，读出放大器的自然属性是，设置在线上的先于读出信息之间可能出现电压降，如将要描述的，本发明提供用于抵消读出放大器输出的自然下降的仪器和方法。虽然本发明使用读出放大器来读出存储器装置的内容时获得进行比较的两个字中的一个，对先有技术人员而言，这将是明显的，本发明并不局限使用读出放大器，然而，为了完整和清楚起见，本发明将结合使用读出放大器来获得要比较的二进制字中的一个的系统的前后关系来描述。

参看图3，本发明的比较电路包括匹配线20，如图所示位比较块0至N耦连到匹配线20。如将在下面更详细地描述的，每一个位比较块比较字A和字B的相应位，在该说明中，每一个位比较块比较一位为字A定义为“TA”和为字B的一位定义为“SA”，它们相互比较，在本发明的实施例中，在此公开的比较电路把高速存储器的标识符位(TA)和读出高速存储器位置位(SA)加以比较。每一位比较块(0至N)以线或连接的型式直接连接到匹配线20，本发明的位比较块电路是动态的，而不是静态的，而且位的比较速度与字长无关和由此提供了系统性能显著改进并超过了诸如图2(a)和2(b)所示的现有技术系统。

锁存器15耦连到匹配线20以锁存位比较块的比较操作的结果，锁存器15包括串联耦连的反相器17和19，N沟道晶体管21耦连到反相器19的输出和地，晶体管21的栅极耦连到SAE，在当前优选的实施例中，充电共享的预充电电路20对匹配线20进行预充电，充电共享的预充电电路20包括耦连到匹配线20的CMOS通路门22，CMOS通路门22包两个N沟道和P沟道的器件和使用CMOS技术构成，CMOS通路门22包括N沟道栅极28和P沟道栅极30，众所周知，施加电压(Vcc)到栅极28使N沟道栅极“打开”。如图所示，反相器26耦连在CMOS通路门22的栅极28和30之间，这是很明显的，把电压Vcc加到结点23使CMOS通路22被打开。近而，反相器32也耦连在结点36和结点38之间，这如图3所示。在通路门22打开时，电流流过在匹配线20和非匹配线50之间的通路门，结点36和结点38因此电短路。

在结点36和38之间耦连的反相器使Vcc对地短路。在本发明优选的实施例中，反相器32的尺寸相对较小，因此，最小的电流通过反相器32流经耦连结点36到结点38的线40，这对本领域的技术人员来说是很明显的，Vcc对地短路造成了在匹配线20的电压是Vcc/2，该电压对应着反相器32的连接点，这样，依本发明的教导，匹配线因此预充电到Vcc/2，反相器32作为 匹配信号的驱动器，因此允许匹 配线50比 匹配20加载更多。

本发明进而包括耦连到充电共享预充电电路20的匹配反馈电路45，这如图3所示。匹配反馈电路45近而在匹配命中时通过加速对匹配线20充电过程而增强了本发明的性能。如图所示，匹配反馈电路45包括耦连到Vcc的P沟道晶体管47。晶体管47与第二个P沟道晶体管串联连接，该晶体管连接到匹配线20上，晶体管47的栅极连接到反相器52以接收通过线54上的在该说明中称为SAE的参考信号，线54也连接到在充电共享预充电电路20内的P沟道晶体管58的栅极56。类似地，晶体管49的栅极60在结点38连接到 匹配线50。如所示，P沟道晶体管65连接到在充电共享预充电电路20的Vcc，晶体管65的栅极连接到去接收被称为 BEQ的信号，充电共享预充电电路20和匹配反馈电路45的操作将在下面详细地加以描述。

在操作时，每一个位比较块(0至N)把字A的一位与第二字B的相应位加以比较，如前所示，每一个位比较块(0至N)以线连或电路的组态连接到匹配线20，匹配线20被预充电到Vcc/2电平，在比较周期开始时， BEQ信号被驱动到低，这样P沟道晶体管65导通以允许电流从Vcc流出，类似地在比较周期开始时，SAE信号维持在低并且连到线54，并以此打开P沟道晶体管58以允许Vcc通过该装置，通过图3的图示可以明显地看出，如果晶体管65和58导通CMOS通路门22的栅极28也就打开了，同样栅极30也打开了。在预充电期间，由反相器52翻转的低SAE信号将栅极50和晶体管47“截止”，这样就不允许电流(Vcc)通过反馈电路45。这样匹配线20和   匹配线50是充电共享的和预充到Vcc/2的电压电平。如图3所示，线29连到结点23，线29近而连接到地的N沟道晶体管31。晶体管31的栅极连接到时钟(φ2)，在充电共享的预充电时间，时钟(φ2)是低的，因此使晶体管31截止，在本实施例中，在匹配输出是有效时时钟变为高(见图5)，高时钟(φ2)造成了晶体管31导通，这样使匹配线20和 匹配线50断开。

本发明使用了充电共享概念和预充电匹配线20以增加系统性能，简捷地参看图4，这里示出了本发明的充电共享的预充电匹配线20的概念、图4(b)示出的情况是，匹配线，例如图1所示的先有技术的匹配线被预先充电到电压电平Vcc。在匹配的情况下(或者取决于逻辑组态“非匹配”)比较操作的结果必须把预充电的匹配线电压电平拉到地，预充电匹配线和随后放电匹配线到地所需的时间降低了系统的性能。作为比较，在图4(a)示出了本发明的充电共享的匹配线的预置状态，在预充电匹配线20到Vcc/2时，不是拉匹配线到Vcc或是放电匹配线20到地电平(这取决所选取的逻辑情况)所需的时间少于图4(b)所示的情况。换句话说本发明比较电路的性能增加了，如图4(a)和4(b)所示，不少于T₂，这里T₁等于使用本发明的充电共享的预充电条件下，拉匹配线20到Vcc或替换地放电匹配线由Vcc/2到地所需的时间，在图中，T₂等于需要放电匹配线从Vcc到地的时间。

再次参考图3并结合时间图5，本发明的操作将进一步地详细描述。在图5中，时钟信号(ClK)提供给本发明的系统，时钟信号可以由内部的或外部的时钟源产生，在比较周期开始时，时钟信号(80)的上升边缘使信号BEQ被驱动为“高”和相应的 BEQ信号被驱动为低(用号82来表示)。跟随在 BEQ信号后面在预定的时间Tc后，产生的SAE信号被驱动为“高”(号84)。参看图3，原先描述的晶体管47和49是P沟道器件当没有电压加在栅极50，60时，这两个晶体管是“导通”的。为了使晶体47通过电流，加在栅极50的电压必须是低的(Vss)。类似地，为了使晶体管49流过电流，在栅极60的电压也必须是低的(Vss)。在比较时，CMOS通路门包括N沟道栅极28，当Vcc加到栅极28时该栅极是打开的。为了使栅极28打开，晶体管65和晶体管58必须是打开的，因为它们耦合到Vcc。

这是很明显的，由于晶体管65和58是P沟道器件，连到SAE的 BEQ和线54必须是低的，以使Vcc加到栅极28，并且以此预充电匹配线。从图5可以最好地看出，信号 BEQ被驱到低和信号SAE被驱动到高之间的时间是对应着本发明的匹配线预充电时间(Tc)，匹配线预充电时间是匹配线预充电到Vcc/2的时间间隔。从图中可以清楚地看出，信号SAE被驱动到高，晶体管58的栅极56关闭并以此防止电流流经晶体管58和并且不再提供Vcc电压到栅极28，正是栅极28防止了进一步预充电匹配线20。驱动SAE信号高并以此结束Tc时间的定时是设计时考虑的设计选择的事，出于描述的目的，本发明使用的用于产生信号BEQ， BEQ和SAE的机构在此不再进一步描述了，完成本发明的考虑是在于，匹配线的预充电时间应是足够大，以实现预充电匹配线20到Vcc/2。

如图5所示，当SAE信号被驱动到足够高(84)匹配线预充电结束和第一字(SA)的诸位耦连到位比较块0至N，在本发明优选的实施例中，要被比较的字B的诸位(SA₀至SA_N)来于芯片的存储器块。类似地，要与字B诸位相比较的字A的诸位在本发明的实施例中从外部总线到位比较块0至N。在该说明中仍使用惯例，字A的诸位(位TA₀至TA_N)和字B的对应位(位SA₀至SA_N)加以比较，如图5的定时图可以看出，在匹配线20预充电完成之前，字A的诸位(TA₀至TA_N)已经耦合到位比较块的每一位，当SAE的信号变高(84)结束匹配线预充电时间时，字B的诸位耦合到位比较块，提供字B的诸位到位比较块的定时设计成允许要被充电的匹配线有足够的时间。近而，如将要描述的，本发明的位比较块包括有由于读出放大器的电气特性而补偿在读出线上的自然电压下降的电路。在当前完成的实例中，信号SAE对应读出放大器的使能信号，使信号耦合到读出要和外部提供的标识符字进行比较的存储器位置的高速存储器。这很明显，本发明所揭示的操作和性能优点具有的应用远远超出当前的实例。

继续参看图5，在接收包括字B的诸位的基础上，位比较块0至N比较包括字A的诸位(位TA₀至TA_N)和包括字B的诸位(位SA₀至SA_N)。如定时图所示，耦合位SA₀至SA_N到位比较电路(见点90)产生了在匹配线20上的本发明的匹配输出。锁存器15锁存匹配线20的状态。将注意的是，在比较/锁存期间当匹配输出被读出时，充电共享的预充电电路20在电气上使匹配线20和 匹配线50断开。 BEQ信号(号为92)的上升边缘使晶体管65截止，这样不允许电流流过该器件。类似地，随着BEQ(92)的上升沿，SAE信号被驱动为低(由数字94表示)。低的SAE信号使晶体管58的栅极56打开，使晶体管58打开，和关闭栅极50使晶体管47截止。由于 BEQ是高电平，晶体管65截止和Vcc不能通过晶体管65耦合到晶体管58。这样，晶体管47的栅极50的高信号造成了晶体管47是“截止”和不允许Vcc通过它。依此，在由位比较块0至N和锁存匹配线20所提供的匹配输出的时间间隔，匹配线20在电气上与 匹配线50断开。

结合图5继续看图3，在匹配线20的比较/锁存时间间隔，锁存器15维持着匹配线20的状态(匹配或不匹配)。作为 匹配驱动器的反相器使该状态翻转，在匹配线具有匹配命中的情况下通过提供反馈到晶体管49的栅极该驱动器提供匹配线20。

参看图6，本发明的位比较块电路将参照示例的位比较块(N)加以描述，如所示位比较块N包括比较电路100，一共模下降滤波器电路102，一线连或电路104，比较电路100有效地包括同逻辑的栅极，用于比较的位A_N和位B_N提供给该栅极。与在该描述的句法相一致，并结合图3的先前的讨论，位A_N和B_N表示为TA_N1，

和SA_N。在本发明的实施例中， 和SA_N是从芯片存储器块(未示出)提供的。而TA_N和 的值是由外部总线(未示出)提供的。

比较电路100的输出通过线120耦连到共模下降滤波器102的输出，可以发现，如果字A和字B包括静态字，这就不需要补偿从存储器来的这些字中的任一个，设计者可以选取在位比较器中不包括共模下降滤波器电路，这将要描述的，共模下降滤波器102通过滤去通过使用读取存储内容的读出放大器的使用而产生的不希望的电压降落，如前所指出的，本优选的实例使用读出放大器去读出高速存储器和提供存储器的输出作为位SA_N(和它的反相值

)到比较电路100，以和由外部总线中的耦合的静态位值(TA_N和

)加以比较。

继续参看图6，通过比较输出线110本发明耦连到线或电路104共模下降滤波器102的输出一般维持在低电平，并借此表示匹配已经发生了。该线连或电路104包括具有栅极114的N沟道晶体管112，该栅极114在线110被驱动到高时打开。如果线110的状态维持是低，晶体管112保持截止，在位比较块(0到N)的任一位的单独位不匹配的情况下，不匹配位比较电路的线110被驱动为高，这样打开了栅极114和打开了N沟道晶体管112。如果晶体管112打开，在匹配线20的预充电电压Vcc/2就被拉向地。

由于本例的原因，假设

是高(顺序的TA_N是低)，比较电路100的CMOS通路门116被打开，而相对应的CMOS通路门18被截止。在图6的比较电路100中，如果CMOS通路门或CMOS通路门118中的任一个导通，那末另一个就必须截止。如果

是高，和 是高，那末CMOS通路门116导通并造成线120被驱动为高。相反，如果 是低和 是高，由于CMOS通路118截止而使线120将维持为低。

本发明使用读出存储器位置以提供SA_N和 信号的读出放大器在周期开始时为高造成了

和SA_N下降同时为低的情况。

和SA_N下降同时为低的情况是由于信号的模拟属性和读出放大器的电特性。这很明显，如果SA_N和

下降为低电平，不论

或TA_N的状态如何，线120将变为低。

和SA_N下降的瞬时变低的情况是瞬时的下降，这使线120上的电压下降到低，这就可能产生在线110上指示在匹配线20上不存在匹配的错误的高信号，为了补偿读出放大器电气瞬间下降造成的错误结果，共模下降滤波器102通过输出线120和比较电路100的输出相连。

如图所示，共模下降滤波器包括耦合到Vcc的P沟道晶体管122，如所示，附加的P沟道晶体管128连接在晶体管122和124之间和地之间。P沟道晶体管128的栅极130连接在比较输出线110上。如图所示，近而，N沟道晶体管126耦连到线120。在操作时，如果线120维持为高，P沟道晶体管122和124维持截止和N沟道晶体管导通。如果晶体管126导通，比较输出线110被连接到地。替换地，如果线120被驱动到低，P沟道晶体管122和124导通，耦连电压Vcc到比较输出线110和驱动比较输出线为高，如前所指出的，把比较输出线110为高打开了线连或电路104内的晶体管112和把匹配线20拉到地电平。

这很明显，例如读出放大器电压下降造成的线120的电压电平瞬时下降，并不造成比较输出线状态的改变。通过在P沟道晶体管122，124之间和地放置的P沟道晶体管128，线120的输出被滤波，在线120下降到低的情况，结点140被Vcc拉向高和通过晶体管128瞬时接地。在没有晶体管128时，线120的低状态将造成N沟道晶体管126截止和P沟道晶体管122和124导通，这样拉比较输出线110为高和产生错误的“不匹配”。然而，由于比较输出线110连到P沟道晶体管128的栅极130，在栅极130的高状态造成晶体管128的截止。这样，这里存在着Vcc到地的耦连造成了功率的损失，和电压在线120下降的短时间滤波。为了改变比较输出线110的状态，这就需要以固定的方式把线120驱动为高。在线120的电压电平相对小的变化并不能把比较输出线110驱动为高，这样避免了虚假的错误信号到线连或电路104。

进一步将注意的是，由于匹配线20被预充电到Vcc/2，在所有的匹配块0至N指示“匹配”的情况下，通过匹配反馈线路45匹配线20将充电到Vcc。SAE上升为高把匹配线20的电平提高到反相器32的翻转点。在“匹配”反相器32把使晶体管49导通的结点驱动到低，这样使晶体管49导通，这样将匹配线20充电到Vcc。然而，如果位比较块的任何一个的比较输出线(在图6中的线110)的任何一个被驱动为高，这就表明，不匹配的情况发生了，对应着晶体管112的晶体管导通，以此驱动匹配线20的状态到地。依此，如所描述的本发明的动态比较电路完全不依赖于要比较字的长短。由于字A和字B之间的对应诸位的比较是瞬间完成的，彼此相互独立，字A和B的位长不再是确定比较操作速度的因素，如果比较字之间的诸位(0至N)中任何一个不匹配，匹配线20被拉向低，匹配线20的状态被锁存器锁存，和匹配线的反相的状态( 匹配)被提供作为 匹配线50的输出。

如这里所披露的，本发明提供了改进的高性能比较电路，本发明的比较电路包括充电共享预充电电路和提供高速预充电到匹配线的匹配反馈电路。近而，本发明提供了为每一位比较的一位比较块，每一个位比较块包括耦连到共模下降滤波器的一比较电路，共模下降滤波器滤除不需要的瞬时电压变化，该电压变化可能通过使用例如读出存储器元件的读出放大器而产生的，共模下降滤波器提供比较输出信号到线连或电路，该线连或电路耦连到匹配线，虽然参考图1至6已经描述了本发明，这很明显，本发明可以使用在需要进行高速位比较的各种系统中，参照附图通过这里的描述可以理解为，足够详细地描述本发明使得在本领域工作的的技术人员能在各种应用和系统环境中使用本发明。

Claims (62)

1.比较第一个数据字和第二个数据字的比较电路，每一个所说的数据字包括大量的位，所说的电路包括：

一匹配线；

大量耦连到匹配线上的位比较电路，所说的位比较电路的每一位接收所说第一数据字的位和要比较的所说的第二数据字的相应位，所说的位比较电路的每一位相互平行地比较所说的诸位，和提供输出到所说的匹配线，使得如果所说的诸位是完全一致的匹配时所说的匹配线是在第一个状态，和如果所说的诸位中的任一位不匹配，所说的匹配线是在第二个状态；

耦连到所说匹配线的读出装置以读出所说匹配线的状态并确定所说的第一和第二字是否匹配；

耦合到所述匹配线上的锁存器，以比较比特比较块的比较操作的最终结果；

一个充电共享预充电电路，用于对匹配线预充电；

一个耦合到充电共享预充电电路的匹配反馈电路，用于在匹配时加速匹配线的充电过程。

2.权利要求1的比较电路，其中，所说比较电路的每一位以线连或电路的形式连接到所说的匹配线。

3.权利要求2的比较电路，其中，所说的匹配线被预充电到Vcc/2的电压电平。

4.权利要求3的比较电路，进而包括一个连到所说匹配线的锁存装置，用于在所说的位比较电路完成所说的比较操作之后锁存所说匹配线的状态。

5.权利要求4的比较电路进而包括一个连到所说匹配线的预充电装置，用于在所说的位比较电路比较所说的第一和第二字之前把匹配线的电压预充电到Vcc/2。

6.权利要求5的比较电路，其中，每一个所说的位比较电路包括一个同逻辑比较电路，用于比较所说第一字的位和所说第二字的相应位。

7.权利要求6的比较电路进而包括连到所说同逻辑比较电路的输出的电压下降滤波装置，所说电压下降滤波装置滤除短时间的电压降落。

8.权利要求7的比较电路进而包括连到电压下降滤波器的线连或电路，在所说的第一数据字不与所说第二数据字的对应位相匹配时，所说的线连或电路将匹配线拉向地。

9.权利要求5的比较电路，其中，所说的线连或电路包括连在所说的匹配线和到地之间N沟道晶体管，当出现所说的同逻辑电路指出所说的比较的诸位不匹配时，所说的N沟道晶体管通过电流。

10.权利要求9的比较电路，其中，所说的位比较所说的第一个字是由存储器块提供给位比较电路的，所说的存储器块包括使用读出放大器读出的存储器单元。

11.比较第一数据字和第二数据字的方法，所说的一个数据字包括大量的位(N)，该方法包括如下的步骤：

对匹配线预充电；

提供包括第一和第二数据字的诸位到大量位比较电路；

所说位比较电路从所说第一数据字中接收一位和从所说的要比较的第二数据字中接收相应的位，每一个所说的位比较电路相互平行地比较所说的诸位和提供一个输出，使得，如果所说的所有各位(N)一致匹配时，所说的输出是在第一状态，和如果所说位(N)的任何一位不匹配，所说的输出在第二状态；

读出所说的输出状态并且确定是否所说第一和所说第二字匹配；

锁存比较操作的最终结果；

在匹配时加速匹配线的充电过程。

12.权利要求11的方法，其中，每一个所说位比较电路以线连或电路的形式连到匹配线。

13.权利要求12的方法，其中，所说的匹配线以预充电的形式充到Vcc/2。

14.权利要求13的方法进一步包括在所说的位比较电路完成所说的比较操作以后锁存所说的匹配线状况的方法。

15.权利要求14的方法进一步地包括了在所说的位比较电路比较所说的第一和第二字之前把所说匹配线的电压预充到Vcc/2的步骤。

16.权利要求15的方法，其中，每一个所说的位比较电路包括同逻辑电路，用于比较所说第一字的每一位和所说第二字的相应的位。

17.权利要求16的方法进一步包括连接接收所说同逻辑比较电路输出的电压下降滤波器装置，所说的电压下降滤波器滤除短时间的电压下降。

18.权利要求17的方法进而包括连到所说电压下降滤波器的线连或电路，当所说第一数据字的所说的位不与所说第二数据字的所说对应位匹配时，所说的线连或电路把所述的匹配线拉到地。

19.权利要求15的方法，其中所说的线连或电路包括连接在所说的匹配线和地之间的N沟道晶体管，在所说的同逻辑电路指示所说的比较位不匹配的情况下所说N沟道晶体管通过电流。

20.权利要求19的方法，其中，包括所说的第一个字的所说的诸位从存储器块送到所说位比较电路，所说的存储器块包括使用读出放大器读出的存储器单元。

21.根据权利要求1所述的匹配电路，其中所述充电共享预充电电路包括：

一第一线；

一第二线；

连接在所说的第一线的第一结点和所说第二线的第二结点之间的反相器装置；

通路门连接在所说第一和第二线之间，当Vcc加在所说通路门的栅极装置时，所说通路门装置电气耦连所说第一线和第二线；

连接在所说通路门所说的栅极装置和Vcc之间的第一晶体管装置，在施加信号到所说的第一晶体管装置时提供所说的Vcc电压到所说的通路门的所说的栅极装置；

施加Vcc到所说通路门装置的所说的栅极装置造成所说的通路门电气地把所说第一和第二线耦连在一起，使Vcc对地短路，这样预充电所说的第一线到Vcc/2的电压电平，该电压电平是所说反相器装置的翻转点。

22.权利要求21的电路进而包括连接第一线和所说预充电电路的匹配反馈电路装置。

23.权利要求22的电路，其中，所说的匹配反馈电路装置包括连在Vcc和所说的第一线之间的第二晶体管装置。

24.权利要求23的电路，其中所说的第一晶体管装置包括第一和第二P沟道晶体管，所说的第一P沟道晶体管具有一第一栅极，和所说第二P沟道晶体管具有第二栅极。

25.权利要求24的电路，其中，所说的信号由施加到第二栅极信号SAE和施加到第一栅极的攽BEQ敀信号组成。

26.权利要求25的电路，其中，所说的匹配反馈电路装置包括连在Vcc和所说的第一线之间的第三和第四个P沟道晶体管，所说的第三和第四个P沟道晶体管分别包括第三和第四个栅极。

27.权利要求26的电路，其中，所说的第四个栅极连到所说的第二线和所说的栅极连到去接收所说SAE信号的反相的电压值。

28.权利要求27的电路近而包括大量的连到所说第一线的位比较电路，每一所说的位比较电路接收所说第一数据字的一位和从要比较的第二数据字的相应的位，每一个所说的位比较电路成相互平行地比较所说的诸位和提供输出到所说的第一线，使得如果所说的诸位一致地匹配，所说的第一线在所说的Vcc电平。

29.权利要求28的电路，其中，在所说的位置中任何一位不存在匹配，所说的第一线被拉到地电平。

30.权利要求29的电路，其中，每一个所说位比较电路均以线连或电路的形式连到所说的第一线。

31.权利要求30的电路进而包括连到所说第一线的锁存装置，用以在所说的位比较电路的所说比较操作完成之后锁存所说第一线的电压状态。

32.权利要求31的电路，其中，每一个所说位比较电路包括一同逻辑比较电路，用以比较所说第一字的一位和所说第二字的相应位。

33.权利要求32的电路，其中，所说的位比较电路包括连到接收所说同逻辑比较电路的输出的电压下降滤波器装置，所说电压下降电路滤除短时间的电压降落。

34.根据权利要求1所述的比较电路，其中所述充电共享预充电电路，包括：

一匹配线；

一非匹配线；

连在所说匹配线上第一结点和所说非匹配线上第二结点之间的反相器装置；

连在所说匹配线和所说非匹配线之间的通路门，所说的通路门包括N沟道的栅极和P沟道的栅极，如果电压Vcc加到所说通路门的所说N沟道的栅极和攽Vcc敀加到所说通路门的所说的P沟道的栅极，所说通路门电气地连接所说的匹配线和非匹配线，所说的P沟道栅极通过反相器连到所说通路门的所说N沟道的栅极；

在所说通路门的所说N沟道栅极和Vcc之间串联地连接着第一和第二P沟道晶体管，在施加攽BEQ敀信号到所说第一晶体管的所说N沟道的栅极和施加SAE信号到所说第二P沟道晶体管的栅极时把Vcc电压加到所说通路门的所说N沟道的栅极；

施加Vcc到所说通路门的所说N沟道的栅极使得通路门在电气上把所说的匹配线和非匹配线连在一起，短路Vcc到地，这样预充电所说的匹配线和非区配线到Vcc/2电压电平，该电压是所说反相器装置的翻转点；

在预充电所说的区配线和非匹配线的预定时间内施加所说SAE和攽BEQ敀信号的装置。

35.权利要求34的电路进而包括连到匹配线和所说的预充电电路的匹配反馈电路装置。

36.权利要求35的电路，其中，所说的反馈电路装置包括第三和第四P沟道晶体管，所说连到Vcc的第三P沟道晶体管与所说的第四P沟道晶体管串联连接，所说第四P沟道晶体管连接到所说的匹配线。

37.权利要求36的电路，其中，所说第四P沟道晶体管包括连到所说非匹配线的栅极和所说P沟道晶体管包括连到接收攽SAE敀信号的栅极。

38.权利要求37的电路进而包括连接到所说匹配线的大量位比较电路，每一个所说的位比较电路接收从第一数据字来的一位和要比较的第二数据字的相应位，每一个所说位比较电路相互平行地比较所说的诸位和提供一输出到所说的匹配线，使得，如果所说的所有位均一致匹配时，所说的匹配线从Vcc/2的预充电状态充电到Vcc。

39.权利要求38的电路，其中，在所说的位中的任一位不匹配时，所说的匹配线被拉到地电平。

40.权利要求39的电路，其中，每一位比较电路均以线连或电路的形式连到所说的匹配线。

41.权利要求40的电路进而包括连到所说匹配线上的锁存装置，用于在所说的位比较电路完成所说的比较操作以后锁存所说匹配线上的电压状态。

42.权利要求41的电路，其中，所说的位比较电路的每一位均为同逻辑比较电路，用于比较所说第一字的一位和所说第二字的相应位。

43.权利要求42的电路，其中，所说位比较电路包括连到去接收所说同逻辑比较电路输出的电压下降滤波器装置，所说电压下降电路滤除短时间的电压降落。

44.根据权利要求1所述的比较电路，其中所述比特比较电路包括滤除瞬时电压降的电路，包括：

一输入线；

连到电源(Vcc)的第一晶体管，该第一晶体管与连到地的第二晶体管相串连，所说第一晶体管包括连到所说输入线的栅极；

连到地和输出线的第三晶体管，所说的第三晶体管包括连到所说输入线的栅极，所说第三晶体管近而连到所说的第一晶体管；

所说的第二晶体管包括栅极，所说第二晶体管的所说栅极连到所说的输出线；其中，

由不同于所说第三晶体管类型的第一类型晶体管组成所说的第一和第二晶体管，使得如果加到第一和第二晶体管的所说栅极使所说的第一和第二晶体管截止时，所说的第三晶体导通。

45.权利要求44的电路近而包括和所说第一和第二晶体管相同类型的第四个晶体管，所说的第四晶体管连在所说第一晶体管和第三晶体管之间，所说第四晶体管包括连到所说输入线的栅极。

46.权利要求45的电路，其中，所说第一，第二和第四晶体管是P沟道型晶体管。

47.权利要求46的电路，其中，所说第三晶体管是N沟道型晶体管。

48.权利要求47的电路，其中，所说的输入线一般维持在约Vcc的电压电平，使得所说的第一和第四晶体管截止和所说的第三晶体管导通。

49.权利要求48的电路，其中，如果所说输入线近似为Vcc电平，所说的输出线被拉到地。

50.权利要求49的电路，其中，在所说的输入线的所说电压降到低于Vcc电平时，所说的第一，第二和第四晶体管导通，所说的第三晶体管截止，这样耦连Vcc到地电平。

51.权利要求50的电路，其中，如果所说输入线的所说电压电平降落到低电平达到预定的时间，所说的输出线被拉向Vcc。

52.根据权利要求1所述的比较电路，其中所述比特比较电路包括滤除在输入线内的瞬时电压降落的电路，所说的输入线通常驱动到近似Vcc电平，所说的电路包括：

连到Vcc的第一P沟道晶体管，所说第一晶体管包括连到所说输入线的栅极；

与所说第一晶体管相串联的第二P沟道晶体管，所说的第二晶体管包括连到所说输入线的栅极；

与所说第二P沟道晶体管串联连接和并连到地的N沟道晶体管，所说的N沟道晶体管进而连到输出线，所说的输出线通常被拉到地电位；

连在所说第一和第二P沟道晶体管之间的第三P沟道晶体管，所说的第三P沟道晶体管近而串接到地和有一个连接到所说输出线的栅极。

53.权利要求52的电路，其中，如果所说的输入线近似为Vcc，那末所说的输出线被拉向地电平。

54.权利要求53的电路，其中，在所说的输入线的电压降到比Vcc电平低时，所说的第一，第二和第三晶体管导通，所说N沟道晶体管截止，以此耦联Vcc到地。

55.权利要求54的电路，如所说输入线的电压电平降到所说的低电压电平达到预定的时间时，所说的输出线被拉向Vcc。

56.权利要求55的电路，其中，所说的输入线是连到比较电路的输出。

57.权利要求56的电路，所说的输出线连接线连或电路的输入。

58.权利要求57的电路，其中，所说的线连或电路包括串联在地和匹配线之间的第二个N沟道晶体管，所说第二N沟道晶体管具有连到输出线的栅极。

59.权利要求58的电路，其中，所说的滤波器电路，所说的比较电路和所说的线连或电路组成一位比较电路，所说位比较电路比较从第一数据字来的一位和从第二数据字来的相应位。

60.权利要求59的电路进而包括大量的所说的位比较电路，每一个所说的位比较电路连到所说的匹配线。

61.权利要求60的电路，其中，所说位比较电路相互平行地操作和从所说的每一个线连或电路提供输出，使得，如果所说第一和第二数据字的所说的诸对应位中的任何一位不匹配，所说的匹配线被拉向地电平。

62.权利要求61的电路进而包括连到匹配线上的读出装置，用以读出所说匹配线的状态并确定是否第一和第二数据字一致地匹配。

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