KR960018868A - 고수행성능의 다이나믹 비교 회로 및 감지 증폭기 공통 모드 딥 필터 회로 - Google Patents

고수행성능의 다이나믹 비교 회로 및 감지 증폭기 공통 모드 딥 필터 회로 Download PDF

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반어지 프래딥
브이. 기아 아툴
티. 츄앙 패트릭
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숀 맥클린톡
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Abstract

본 발명은 두개의 디지탈 워드의 내용을 비교하여 이들 워드가 동일하게 정합되는지를 결정하는 장치 및 방법을 서술한 것이다. 본 발명의 고속 비교 회로는 와이어된 OR 형태로 정합선에 결합되는 다수의 비트 비교 블럭 회로(0 내지 N)를 구비한다. 비트 비교 블럭 각각은 제2워드 B의 대응 비트와 비교될 제1워드 A로부터 단일 비트를 수신한다. 충전 전하프리챠지 회로는 정합선에 결합되어 Vcc/2의 전압 레벨로 정합선을 프리챠지한다. 정합 피드백 회로는 또한 정합선 및 충전 프리챠지 회로에 결합되어 정합선이 Vcc/2의 전압 레벨로 프리챠지되는 속도를 개선시킨다. 래치는 정합선에 결합되어 비교 동작 다음에 정합선의 상태를 전기적으로 래치시킨다. 본 발명의 비교 회로는 다이나믹이고 비교되는 워드 길이에 관계없이 고속 수행 성능 특성을 유지한다. 본 발명의 충전 공유 프리챠지 회로는 정합선에 결합된다. 프리챠지 회로는 정합선 및 정합선간에 배치되고 N채널 및 P채널 게이트를 갖는 CMOS 통과 게이트를 구비한다. 인버터는 정합 구동기로서 작용하고 CMOS 통과 게이트의 입력 및 출력에서 정합 및 정합선들간에 결합된다. 통과 게이트의 N채널 게이트로의 입력은 인버터를 통해서 P채널 게이트의 입력에 결합된다. N채널 게이트는 두개의 직렬 결합된 P채널 트랜지스터를 통해 Vcc에 결함되어선 및 SAE 신호를 각각 수신한다. 비교 사이클 초기에,

Description

고수행성능의 다이나믹 비교 회로 및 감지 증폭기 공통 모드 딥 필터 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 다이나믹 비교 회로를 도시한 도면.
제4(a)도 및 4(b)도는 본 발명에 의해 활용되는 정합선의 충전 공유 사전 조건화 개념을 도시한 도면.
제5도는 본 발명의 비교 및 정합 회로 동작의 타이밍도.

Claims (62)

  1. 다수의 비트로 각각 이루어진 제1데이타 워드와 제2데이타 워드를 비교하는 회로에 있어서, 정합선과, 상기 정합선에 결합된 다수의 비트 비교 회로로서, 상기 비트 비교 회로 각각은 상기 제1데이타 워드로부터의 비트 및 상기 제2데이타 워드로부터의 대응 비트를 수신하여 비교하며, 상기 비트 비교 회로 각각은 병렬로 상기 비트들을 상호 비교하여 출력을 상기 정합선에 제공하여 모든 상기 비트가 동일하게 정합된 경우 상기 정합선이 제1상태에 있도록 하고 상기 비트들중 임의 하나의 비트가 정합하지 않는 경우 상기 정합선이 제2상태에 있도록 하는 상기 다수의 비트 비교 회로 및, 상기 정합선에 결합되어 상기 정합선의 상태를 감지 하므로써 상기 제1 및 제2워드가 정합되는지를 결정하는 감지 수단을 구비하는 것을 특징으로 하는 비교 회로.
  2. 제1항에 있어서, 상기 비교 회로 각각은 와이어된 OR 형태로 상기 정합선에 결합되는 것을 특징으로 하는 비교 회로.
  3. 제2항에 있어서, 상기 정합선은 Vcc/2 전압 레벨로 프리챠지되는 것을 특징으로 하는 비교 회로.
  4. 제3항에 있어서, 상기 정합선에 결합되어 상기 비트 비교 회로에 의해 상기 비교 동작을 완료한 후 상기 정합선 상태를 래치하는 래칭 수단을 더 구비하는 것을 특징으로 하는 비교 회로.
  5. 제4항에 있어서, 상기 정합선에 결합되어 상기 제1워드와 제2워드를 비교하는 상기 비트 비교 회로에 앞서 Vcc/2로 상기 정합선의 전압 레벨을 프리챠지하는 프리챠지 수단을 더 구비하는 것을 특징으로 하는 비교 회로.
  6. 제5항에 있어서, 상기 비트 비교 회로 각각은 배치적 NOR 비교 회로를 구비하여 상기 제1워드의 비트와 상기 제2워드의 대응 비트를 비교하는 것을 특징으로 하는 비교 회로.
  7. 제6항에 있어서, 상기 배타적 NOR 비교 회로의 출력을 수신하기 위하여 결합되는 전압 딥 필터 수단을 더 구비하는데, 상기 전압 딥 필터는 짧은 기간에서 전압 강하를 필터링 아웃하는 것을 특징으로 하는 비교 회로.
  8. 제7항에 있어서, 상기 전압 딥 필터에 결합되는 와이어된 OR 회로를 더 구비하는데, 상기 와이어된 OR 회로는 상기 제1데이타 워드의 상기 비트가 상기 제2데이타 워드의 상기 대응 비트와 정합하지 않는 경우에 상기 정합선을 접지로 이끄는 것을 특징으로 하는 비교 회로.
  9. 제5항에 있어서, 상기 와이어된 OR 회로는 상기 정합선 및 접지간에 결합되는 N채널 트랜지스터를 구비하는데, 상기 N채널 트랜지스터는 상기 배타적 NOR 회로의 출력이 상기 비교된 비트가 정합하지 않는다는 것을 표시하는 경우에 전류를 통과 시키는 것을 특징으로 하는 비교 회로.
  10. 제9항에 있어서, 상기 제1워드를 포함하는 상기 비트는 메모리 블럭으로부터 상기 비트 비교 회로에 제공되는데, 상기 메모리 블럭은 감지 증폭기를 이용하여 감지된 메모리 셀로 이루어진 것을 특징으로 하는 비교 회로.
  11. 다수의 비트(N)로 각각 이루어진 제1데이타 워드와 제2데이타 워드를 비교하는 방법에 있어서, 상기 제1 및 제2데이타 워드를 포함하는 상기 비트를 다수의 비트 비교 회로에 제공하는 단계 및, 출력 상태를 감지하여 상기 제1 및 상기 제2워드가 정합되는지를 결정하는 단계를 포함하는데, 상기 비트 비교 회로는 상기 제1데이타 워드로부터의 비트 및 상기 제2데이타 워드로부터의 대응 비트를 수신하여 비교하며, 상기 비트 비교 회로 각각은 병렬로 상기 비트를 상호 비교하여 출력을 제공하므로써 모든 상기 비트(N)가 동일하게 정합되는 경우 상기 출력이 제1상태에 있도록 하고 상기 비트(N)중 임의 하나의 비트가 정합하지 않는 경우 상기 출력이 제2상태에 있도록 하는 것을 특징으로 하는 비교 방법.
  12. 제11항에 있어서, 상기 비트 비교 회로 각각의 출력은 와이어된 OR 형태로 정합선에 결합되는 것은 특징으로 하는 비교 방법.
  13. 제12항에 있어서, 상기 정합선은 Vcc/2 전압 레벨로 프리챠지되는 것을 특징으로 하는 비교 방법.
  14. 제13항에 있어서, 상기 비트 비교 회로에 의한 상기 비교 동작 완료후 상기 정합선의 상태를 래칭하는 단계를 더 포함하는 것을 특징으로 하는 비교 방법.
  15. 제14항에 있어서, 상기 제1워드와 상기 제2워드를 비교하는 상기 비트 비교 회로에 앞서 상기 정합선의 전압 레벨을 Vcc/2로 프리챠지하는 단계를 더 포함하는 것을 특징으로 하는 비교 방법.
  16. 제15항에 있어서, 상기 비트 비교 회로 각각은 배타적 NOR 비교 회로를 구비하여 상기 제1워드의 비트를 상기 제2워드의 대응 비트와 비교하는 것을 특징으로 하는 비교 방법.
  17. 제16항에 있어서, 상기 배타적 NOR 비교 회로의 출력을 수신하기 위하여 결합되는 전압 딥 필터 수단을 구비하는데, 상기 전압 딥 필터는 짧은 기간에서 전압 강하를 필터링 아웃하는 것을 특징으로 하는 비교 방법.
  18. 제17항에 있어서, 상기 전압 딥 필터에 결합되는 와이어된 OR 회로를 구비하는데, 상기 와이어된 OR 회로는 상기 제1데이타 워드의 상기 비트가 상기 제2데이타 워드의 상기 대응 비트와 정합하지 않는 경우에 상기 정합선을 접지로 이끄는 것을 특징으로 하는 비교 방법.
  19. 제15항에 있어서, 상기 와이어된 OR 회로는 상기 정합선 및 접지간에 결합되는 N 채널 트랜지스터를 구비하는데, 상기 N채널 트랜지스터는 상기 배타적 NOR 회로의 출력이 상기 비교된 비트가 정합하지 않는다는 것을 표시하는 경우에 전류를 통과시키는 것을 특징으로 하는 비교 방법.
  20. 제19항에 있어서, 상기 제1워드를 포함하는 상기 비트는 메모리 블럭에서 상기 비트 비교 회로로 제공되는데, 상기 메모리 블럭은 감지 증폭기를 이용하여 감지되는 메모리 셀로 이루어지는 것을 특징으로 하는 비교 방법.
  21. 프리챠지 회로에 있어서, 제1선과, 제2선과, 상기 제1선상의 제1노드 및 상기 제2선상의 제2노드간에 결합되는 인버터 수단과, 상기 제1 및 제2선들간에 결합되는 통과 게이트 수단으로서, 상기 통과 게이트 수단은 Vcc가 상기 통과 게이트의 게이트 수단에 제공되는 경우에 상기 제1 및 제2선을 전기적으로 결합시키는 상기 통과 게이트 수단 및, 제1트랜지스터 수단에 신호를 인가시 상기 통과 게이트의 상기 게이트 수단 및 상기 통과 게이트의 상기 게이트 수단에 상기 Vcc 전압을 제공하는 Vcc 원간에 결합되는 상기 제1트랜지스터 수단을 구비하는데, 상기 통과 게이트 수단의 상기 게이트 수단에 Vcc를 인가하면은 상기 통과 게이트가 상기 제1 및 제2선 모드를 전기적으로 결합시키고 Vcc를 접지로 단락화시키므로써 상기 인버터 수단의 트립 포인트인 Vcc/2의 전압 레벨로 상기 제1선을 프리챠지하는 것을 특징으로 하는 프리챠지 회로.
  22. 제21항에 있어서, 상기 제1선 및 상기 프리챠지 회로에 결합되는 정합 피드백 회로 수단을 더 구비하는 것을 특징으로 하는 프리챠지 회로.
  23. 제22항에 있어서, 상기 정합 피드백 회로 수단은 Vcc및 상기 제1선간에 결합되는 제2트랜지스터 수단을 구비하는 것을 특징으로 하는 프리챠지 회로.
  24. 제23항에 있어서, 상기 제1트랜지스터 수단은 제1 및 제2P채널 트랜지스터를 구비하는데, 상기 제1P채널 트랜지스터는 제1게이트를 갖고 상기 제2P채널 트랜지스터는 제2게이트를 갖는 것을 특징으로 하는 프리챠지 회로.
  25. 제24항에 있어서, 상기 신호는 상기 제2게이트에 인가되는 SAE 신호 및 상기 제1게이트에 인가되는신호로 이루어지는 것을 특징으로 하는 프리챠지 회로.
  26. 제25항에 있어서, 상기 정합 피드백 회로 수단은 Vcc 및 상기 제1선간에 결합되는 제3 및 제4P채널 트랜지스터를 구비하는데, 상기 제3및 제4P채널 트랜지스터는 제3및 제4게이트를 각각 포함하는 것을 특징으로 하는 프리챠지 회로.
  27. 제26항에 있어서, 상기 제4게이트는 상기 제2선에 결합되고 상기 제3게이트는 상기 SAE 신호의 인버트된 전압값을 수신하도록 게이트는 상기 SAE 신호의 인버트된 전압값을 수신하도록 결합되는 것을 특징으로 하는 프리챠지 회로.
  28. 제27항에 있어서, 상기 제1선에 결합되는 다수의 비트 비교 회로를 더 구비하는데, 상기 비트 비교 회로 각각은 제1데이타 워드로부터의 비트 및 제2데이타 워드로부터의 대응 비트를 수신하여 비교하며, 상기 비트 비교 회로 각각은 병렬로 상기 비트를 상호 비교하여 출력을 상기 제1선에 제공하므로써 상기 모든 비트가 동일하게 정합된 경우 상기 제1선이 Vcc/2의 상기 프리챠지된 상태로 되도록 하는 것을 특징으로 하는 프리챠지 회로.
  29. 제28항에 있어서, 상기 비트들중 임의 하나의 비트가 정합하지 않는 경우에, 상기 제1선이 접지로 이끌어지는 것을 특징으로 하는 프리챠지 회로.
  30. 제29항에 있어서, 상기 비트 비교 회로 각각은 와이어된 OR형태로 상기 제1선이 접지로 이끌어지는 것을 특징으로 하는 프리챠지 회로.
  31. 제30항에 있어서, 상기 제1선에 결합되어 상기 비트 비교 회로에 의해 상기 비교 동작을 완료한 후 상기 제1선의 전압 상태를 래치하는 래칭 수단을 더 구비하는 것을 특징으로 하는 프리챠지 회로.
  32. 제31항에 있어서, 상기 비트 비교 회로 각각은 배타적 NOR 비교 회로를 구비하여 상기 제1워드의 비트를 상기 제2워드의 대응 비트와 비교하는 것을 특징으로 하는 프리챠지 회로.
  33. 제32항에 있어서, 상기 비트 비교 회로는 상기 배타적 NOR 비교 회로의 출력을 수신하도록 결합되는 전압 딥 필터 수단을 구비하는데, 상기 전압 딥 회로는 짧은 기간에서 전압 강하를 필터링 아웃하는 것을 특징으로 하는 프리챠지 회로.
  34. 프리챠지 회로에 있어서, 정합선과, 상기 정합선상의 제1노드 및 상기 정합선의 제2노드간에 결합되는 인버터 수단과, 상기 정합 및 정합선간에 결합되는 통과 게이트로서, 상기 통과 게이트는 N채널 게이트 및 P채널 게이트를 구비하며, 상기 통과 게이트는 Vcc 전압이 상기 통과 게이트의 상기 N채널 게이트에 제공되는 경우 상기 정합 및 정합선을 전기적으로 결합시키고, Vcc는 상기 통과 게이트의 P채널 게이트에 제공되며, 상기 P채널 게이트는 인버터를 통해 상기 통과 게이트의 상기 N채널 게이트에 결합되는 상기 통과 게이트와, BEQ신호들 제1트랜지스터의 게이트에 인가하고 SAE신호를 상기 제2P채널 트랜지스터의 게이트에 인가시, 상기 통과 게이트의 상기 N채널 게이트 및 Vcc간에 직렬로 결합되어 상기 Vcc 전압을 상기 통과 게이트의 N채널 게이트에 제공하는 상기 제1 및 제2P채널 트랜지스터 및, 소정 기간동안 상기 SAE 및신호를 인가하여 상기 정합 및 정합선들을 프리챠지하는 수단을 구비하는데, Vcc를 상기 통과 게이트의 N채널 게이트에 인가하면은 상기 통과 게이트가 상기 정합 및 정합선 모두를 전기적으로 결합시키고 Vcc를 접지로 단락화시키므로써 상기 정합 및 정합선들을 상기 인버터 수단의 트리 포인트인 Vcc/2의 전압 레벨로 프리챠지하는 것을 특징으로 하는 프리챠지 회로.
  35. 제34항에 있어서, 상기 정합선 및 상기 프리챠지 회로에 결합된 정합 피드백 회로를 더 구비하는 것을 특징으로 하는 프리챠지 회로.
  36. 제35항에 있어서, 상기 정합 피드백 회로 수단은 제3 및 제4P채널 트랜지스터를 구비하는데, 상기 제3P채널 트랜지스터는 Vcc에 결합되고 직렬로 상기 정합선에 결합된 상기 제4P채널에 결합되는 것을 특징으로 하는 프리챠지 회로.
  37. 제36항에 있어서, 상기 제4P채널 트랜지스터는 상기 정합선에 결합된 게이트를 구비하고 상기 제3P채널 트랜지스터는신호를 수신하도록 결합된 게이트를 구비하는 것을 특징으로 하는 프리챠지 회로.
  38. 제37항에 있어서, 상기 정합선에 결합된 다수의 비트 비교 회로를 더 구비하는데, 상기 비트 비교 회로 각각은 제1데이타 워드로 부터의 비트 및 제2데이타 워드로부터의 대응 비트를 수신하여 비교하며, 상기 비트 비교 회로 각각은 병렬로 상기 비트를 상호 비교하고 출력을 상기 정합선에 제공하므로써 상기 모든 비트가 동일하게 정합되는 경우 상기 정합선을 Vcc/2의 프리챠지된 상태로부터 Vcc까지 충전시키는 것을 특징으로 하는 프리챠지 회로.
  39. 제38항에 있어서, 상기 비트들중 임의의 한 비트가 정합하지 않는 경우 상기 정합선은 접지로 이끌어지는 것을 특징으로 하는 프리챠지 회로.
  40. 제39항에 있어서, 상기 비트 비교 회로 각각은 와이어된 OR 형태로 상기 정합선에 결합되는 것을 특징으로 하는 프리챠지 회로.
  41. 제40항에 있어서, 상기 정합선에 결합되어 상기 비트 비교 회로에 의한 상기 비교 동작의 완료후 상기 정합선의 전압 상태를 래치하는 래칭 수단을 더 구비하는 것을 특징으로 하는 프리챠지 회로.
  42. 제41항에 있어서, 상기 비트 비교 회로 각각은 배타적 NOR 비교 회로를 구비하여 상기 제2워드의 대응 비트와 상기 제1워드의 비트른 비교하는 배타적 NOR 비교 회로를 구비하는 것을 특징으로 하는 프리챠지 회로.
  43. 제42항에 있어서, 상기 비트 비교 회로는 상기 배타적 NOR 비교 회로의 출력을 수신하도록 결합된 전압 딥 필터 수단을 구비하며, 상기 전압 딥 회로는 짧은 기간에서 전압 강하를 필터링 아웃하는 것을 특징으로 하는 프리챠지 회로.
  44. 전이 전압 딥을 필터링하는 회로에 있어서, 입력선과, 전압원(Vcc)에 결합되고 접지에 결합된 제2트랜지스터에 직렬로 결합되며, 상기 입력선에 결합된 게이트를 구비하는 제1트랜지스터 및, 접지 및 출력선에 결합되며, 상기 입력선에 결합되는 게이트를 구비하고 상기 제1트랜지스터에 또한 결합되는 제3트랜지스터를 구비하는데, 상기 제2트랜지스터는 게이트를 구비하며, 상기 제2트랜지스터의 상기 게이트는 상기 출력선에 결합되고, 상기 제1 및 제2트랜지스터는 상기 제3트랜지스터와 다른 제1트랜지스터 타잎을 구비하므로써 상기 제1 및 제2트랜지스터의 상기 게이트에 인가되는 전압이 상기 제1 및 제2트랜지스터를 턴오프하는 경우 상기 제3트랜지스터를 턴온시키는 것을 특징으로 하는 전이 전압 딥을 필터링하는 회로.
  45. 제44항에 있어서, 상기 제1 및 제2트랜지스터와 동일한 타잎의 제4트랜지스터를 더 구비하며, 상기 제4트랜지스터는 상기 제1 및 제3트랜지스터간에 결합되며, 상기 제4트랜지스터는 상기 입력선에 결합되는 게이트를 구비하는 것은 특징으로 하는 전이 전압 딥을 필터링하는 회로.
  46. 제45항에 있어서, 상기 제1, 제2 및 제4트랜지스터는 P채널 타잎으로 이루어지는 것을 특징으로 하는 전이 전압 딥을 필터링하는 회로.
  47. 제46항에 있어서, 상기 제3트랜지스터는 N채널 타잎으로 이루어지는 것을 특징으로 하는 전이 전압 딥을 필터링 하는 회로.
  48. 제47항에 있어서, 상기 입력선은 통상적으로 대략 Vcc의 전압 레벨로 유지되므로써 상기 제1 및 제4트랜지스터를 오프시키고 상기 제3트랜지스터를 온시키는 것을 특징으로 하는 전이 전압 딥을 필터링하는 회로.
  49. 제48항에 있어서, 상기 입력선이 대략 Vcc인 경우 상기 출력선이 접지로 이끌려지는 것을 특징으로 하는 전압 딥을 필터링하는 회로.
  50. 제49항에 있어서, 상기 입력선의 상기 전압이 Vcc보다 낮은 전압 레벨로 강하되는 경우에, 상기 제1, 제2 및 제4트랜지스터는 온되고 상기 제3트랜지스터는 오프되므로써 Vcc를 접지에 결합시키는 것을 특징으로 하는 전이 전압 딥을 필터링하는 회로.
  51. 제50항에 있어서, 상기 입력선의 상기 전압 레벨이 소정 시간동안 상기 보다 낮은 전압 레벨로 강하되는 경우, 상기 출력선은 Vcc로 이끌려지는 것을 특징으로 하는 전이 전압 딥을 필터링하는 회로.
  52. Vcc 전압으로 구동되는 입력선에서 전이 전압 딥을 필터링 아웃하는 회로에 있어서, Vcc에 결합되며, 상기 입력선에 결합된 게이트를 구비하는 제1P채널 트랜지스터와, 상기 제1트랜지스터에 직렬로 결합되며, 상기 입력선에 결합된 게이트를 구비하는 제2P채널 트랜지스터와, 상기 제2P채널 트랜지스터 및 접지에 직렬로 결합되며, 통상적으로 접지로 이끌려지는 출력선에 또한 결합되는 N채널 트랜지스터 및, 상기 제1 및 제2P채널 트랜지스터간에 결합되며, 접지에 직렬로 결합되고 상기 출력선에 결합된 게이트를 갖는 제3P채널 트랜지스터를 구비하는 것을 특징으로 하는 전이 전압 딥을 필터링 아웃하는 회로.
  53. 제52항에 있어서, 상기 입력선은 대략 Vcc인 경우 상기 출력선은 접지로 이끌려지는 것을 특징으로 하는 전이 전압 딥을 필터링 아웃하는 회로.
  54. 제53항에 있어서, 상기 입력선의 상기 전압이 Vcc 보다 낮은 전압 레벨로 강하되는 경우에, 상기 제1, 제2 및 제3트랜지스터가 온되고 상기 N채널 트랜지스터는 오프되므로써 Vcc를 접지에 결합시키는 것을 특징으로 하는 전이 전압 딥을 필터링 아웃하는 회로.
  55. 제54하에 있어서, 상기 입력선의 상기 전압 레벨이 소정 시간동안 상기 보다 낮은 전압 레벨로 강하되는 경우에, 상기 출력선은 Vcc로 이끌려지는 것을 특징으로 하는 전이 전압 딥을 필터링 아웃하는 회로.
  56. 제55항에 있어서, 상기 입력선은 비교 회로의 출력에 결합되는 것을 특징으로 하는 전이 전압 딥을 필터링 아웃하는 회로.
  57. 제56항에 있어서, 상기 출력선은 와이어된 OR 회로의 입력에 결합되는 것을 특징으로 하는 전이 전압 딥을 필터링 아웃하는 회로.
  58. 제57항에 있어서, 상기 와이어된 OR 회로는 접지 및 정합선간에 직렬로 결합된 제2N채널 트랜지스터를 구비하며, 상기 제2N채널 트랜지스터는 상기 출력선에 결합되는 게이트을 갖는 것을 특징으로 하는 전이 전압 딥을 필터링 아웃하는 회로.
  59. 제58항에 있어서, 상기 필터 회로, 상기 비교 회로 및 상기 와이어된 OR회로는 비트 비교 회로를 구비하며, 상기 비트 비교 회로는 제1데이타 워드로부터 제공되는 제1비트를 제2데이타 워드로부터 대응 제1비트와 비교하는 것을 특징으로 하는 전이 전압 딥을 필터릭 아웃하는 회로.
  60. 제55항에 있어서, 다수의 상기 비트 비교 회로를 더 구비하는데, 상기 비트 비교 회로 각각은 상기 정합선에 결합되는 것을 특징으로 하는 전이 전압 딥을 필터릭 아웃하는 회로.
  61. 제60항에 있어서, 상기 비트 비교 회로는 상호 병렬로 상호 동작하여 상기 와이어된 OR회로 각각으로부터 출력을 제공하므로써 상기 제1 및 제2데이타 워드의 대응 비트들중 임의 하나의 비트가 정합하지 않는 경우 상기 정합선은 접지로 이끌려지는 것을 특징으로 하는 전이전압 딥을 필터링 아웃하는 회로.
  62. 제61항에 있어서, 상기 정합선에 결합되어 상기 제1 및 제2데이타 워드가 동일하게 정합되는지를 결정하기 위하여 상기 정합선의 상태을 감지하는 감지 수단을 더 구비하는 것을 특징으로 하는 전이 전압 딥을 필터링 아웃하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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