KR940000269B1 - 고속 패리티(parity) 점검회로 - Google Patents

고속 패리티(parity) 점검회로 Download PDF

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KR940000269B1 KR1019850009825A KR850009825A KR940000269B1 KR 940000269 B1 KR940000269 B1 KR 940000269B1 KR 1019850009825 A KR1019850009825 A KR 1019850009825A KR 850009825 A KR850009825 A KR 850009825A KR 940000269 B1 KR940000269 B1 KR 940000269B1
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Abstract

내용 없음.

Description

고속 패리티(parity) 점검회로
제1도는 본 발명에 따른 배타 0R회로 및 입력 회로도.
제2도는 본 발명에 따른 출력 회로도.
제3도는 본 발명에 따른 결합 장치도.
제4도는 본 발명에 따른 타임차트이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 배타(exclusive)OR회로(혹은 통로반전회로)
102 : 상단선 103 : 출력선
104 : 하단선 105 : 전압입력 및 타이밍회로
108 : 선충전장치 110, 110' : 데이타선
112, 112' : 트랜지스터 122, 124 : 입력단
122', 124' : 출력단 206 : 타이밍회로
210 : 분리회로 225, 225' : 인버터
230, 230' : 출력회로
본 발명은 집적회로(IC), 특히 혼합신호의 패리티(parity)를 점검하는 회로에 관한 것이다.
종래에는 패리티 점검을 수행하는 것으로서 배타 OR회로가 사용되었다. 종래의 이러한 회로의 결점으로는 출력신호가 안정상태가 될때까지 오랜 시간이 필요로 하기 때문에 고속으로 패리티를 점검하기가 어려웠고, 또 패리티를 점검하기 위해서는 데이타가 고정되어지고 감지되어져야만 한다는 조건이 요구되고, 또 논리베타 OR작동이 패리티를 점검하기 위해 여러개의 데이타 비트에서 수행되어진다는 것등이 있다.
본 발명은 감지 증폭기의 앞에 놓여있는 한 세트의 통로반전회로(흑은 배타 OR회로)를 포함하는 패리티 점검회로에 관한 것이다. 이같은 회로는 배타 OR회로의 초기 상태를 정해주고, 그 데이타가 값으로 점검되도록 설정해주며, 이때 전압을 배타 OR회로의 입력에 인가하고, 그리고 지연후, 출력전압의 상태를 감지해주는 타이밍회로를 포함하고 있다.
본 발명의 특징은 데이타 설정 시간 동안 배타 OR회로의 접지된 입력의 초기상태를 연속적으로 설정하는데 있다. 이와 같은 것에 뒤이어 어느 한 입력 전압이 상승하여 가볍게 변형된 출력이 생성되게 된다.
본 발명의 다른 특징은 소신호 출력의 감지와 빠른 응답을 갖는 감지증폭기를 사용한다는 것이다.
본 발명의 또 다른 특징은 비교적 많은 숫자의 배타 OR회로를 직렬로 연속배열 연결시킬 수 있다는 것이다.
첨부된 도면에 따라 본 발명을 상세히 설명하면 다음과 같다. 먼저 제1도에서 두개의 배타 OR회로(100)가 있는데 두 회로중 첫번째의 것은 점선으로 표시되어 있으며 이것은 한 세트의 N개 직렬 연결회로 중의 하나이다. 배타 OR회로(100)에는 보수와 진리 데이타 신호용인 한쌍의 데이타선(110)(110')이 있다. 또한 이 회로에는 극성 반전 스위치 형태와 비슷하게 연결된 두쌍의 트랜지스터(l12)(112')가 있는데 배타 OR회로(100)의 입력단(122)(124)은 대응하는 출력단(122')(124')이 연결되든지, 또는 입력단(122)이 출력단(124')에 또는 그와 반대로 연결되도록 변환되게 되어 있다. 회로가 안정상태일때, 입력단(122)상의 신호 전압은 상단선(102) 흑은 하단선(104)으로 진행될 것이고, 데이타선(110)상의 데이타 값이 진리상태냐 아니면 보수 상태냐에 따라 상단선(102)에서 하단선(104)으로 절환되도록 되어 있다. 출력단(122')(124')의 최종단에 나타난 출력신호 형태는 점검되고 있는 신호들 중에 있는 데이타 신호의 진리상태가 홀수 혹은 짝수냐에 따라 입력단(122)(124)의 최초단에 인가된 입력신호 형태와 같거나 아니면 입력신호형태의 보수와 같아질 것이다. 이러한 적용의 목적을 위해 이와 같이 연결된 배타 OR회로(100)는 통로 반전회로로 간주되고 그리고 상단선(102)과 하단선(104)을 따르는 일련의 커넥터는 상단 및 하단선으로 간주된다. 회로 "100"은 두 입력이 로우(LOW)상태일때 출력값이 정해지지 않는 간단한 배타 OR회로이다. 이것은 데이타선(110)(110')이 서로 보수상태이기 때문에 문제가 없다.
후술하는 시계열을 나타내는 제4도에 도시된 타임차트는 첫번개의 통로반전회로(100)에 대해서만 고려한 것이다. 여기서 출력단(122')(124')은 각각 입력단(122)(124)에 직접 연결된 것으로 간주되어진다. 타임차트에 도시된 예에서, 데이타선(110)은 로우상태로 설정되어 있으므로 데이타는 통로 반전 회로(100)에서 교차되어진다. 상기 회로는 시계열과 연관하여 작동되는데 여기서 우선적으로 데이타 입력선(110)(110')은 선충전장치(108)에 의하여 VCC까지 미리 충전되어지게 된다. 선충전장치(108)는 적당한 시간에 선에다 전압을 인가하는 게이트 회로나 각 데이타선에 연결된 한 세트의 트랜지스트와 같은 그러한 기능을 수행하는 종래형의 회로로 되어 있다. 또한 사이클이 시작될때, 상단선(102)과 하단선(104)에 각각 연결된 두 입력단(122)(124)이 접지되어 있으므로 트랜지스터(112)(112')가 온(ON)상태로 되지만 두 입력단(122)(124)이 접지되어 있기 때문에 전류가 전달되지 않는 상태로 되어 버린다. 이와 같은 초기과정에 의하여 본 발명의 회로는 종래 회로가 지니고 있던 문제점을 제거하고 있는데, 이를 구체적으로 언급하면, 데이타가 정확한 값으로 정해질 때 트랜지스터는 비교적 큰 전류값으로 전환되어진다는 것과 회로내에 생긴 전이 출력이 안정된 후에야 검색될 수 있다는 점이다.
설정단계에서, 데이타선(110)(110')에는 점검되는 데이타의 정확한 값이 인가되어진다. 다시말하면 데이타선(110)중의 어느 한 선은 로우상태로 되어지고 나머지 다른 것은 하이(HIGH)상태로 남게된다는 것이다. 이같은 것은 본 발명의 부분과는 무관하고 도면에도 도시되지 않은 공지의 래칭동적 감지 증폭장치에 의해서 수행되어진다. 데이타가 정확히 설정되면 입력단(122)(124)에서 부터 배타 OR회로(100)를 통해 출력단(122')(124')까지가는 연속적이면서 분리된 통로가 형성되어진다. 이러한 통로는 입력선(110)에 있는 데이타의 상태에 따라 스위치선(114)(116)을 통해 상단선(102)에서 부터 하단선(104)으로 앞뒤에 전환되게 된다. 그러므로 이러한 선 즉 102, 104, 114 및 116에 의해 데이타 의존 통로가 구성되게 된다. 단지 데이타 입력선(110), (110')이 안전상태가 되면 NAND게이트로 된 전압입력 및 타이밍회로(105)는 입력단(122)(124)중의 어느 한단, 보통 입력단(122)에 인가되는 전압을 상승시킨다. 입력단(122)상의 신호가 상승을 시작하면 전류는 통로반전회로(100)의 첫부분이 입력단(122)과 출력단(122')(124')중의 한 곳에 연결되는 부분 사이에 있는 통로를 통해서 흐르기 시작할 것이다.
실제적으로는 긴 내선망에 의하여 형성되고 충전되어져야 하는 큰 캐패시터가 있게 된다. 따라서 본 발명의 장점은 데이타 통로에 대한 충전과정이 시간의 함수로 유연하게 변화하므로 출력단의 전압이 최종적인 안정치에 도달될때까지 기다릴 필요가 없다는데 있다. 그리고 잡음으로 인한 부정확한 검색을 피할 수 있고 이 상태에 대한 조기 측정을 가능하게 할 정도로 전압이 충분히 커지면 곧바로 출력단의 상태는 감지될 수 있다.
도시된 통로 반전회로(100)는 자동개폐되게 되어 있고, 여기서 이 회로(100)의 데이타 입력선(110)(110')중 어느 하나(응답상태가 가장 늦은 입력선)는 출력선(103)을 통해 입력단(122)으로 연결되는 전압 입력 및 타이밍회로(105)의 입력(107)(107')에 연결되어 있다. 기억회로의 경우에, 응답상태가 가장 늦은 입력선의 패리티 점검회로로부터 가장 멀리 떨어진 입력요소에 연결된 것일 것이다. 전압입력 및 타이밍회로(105)는 통로반전회로(100)내에서의 온(ON)작동을 유발시키는 고전압을 발생시키기 위해 접지로 강하되는 데이타선(110)(110')중 어느 하나의 전이에 응답하고 그리고 미리 충전되는 동안 접지상태에 있는 출력을 가지고 있다. 또한 고정 시간 지연이 사용될 수도 있다.
데이타선(100)(110')에 있는 데이타가 모든 비트에 대해 일단 안정되어지면 트랜지스터(112)는 온 또는 오프되게 된다. 이러한 것은 입력단(122)에서 부터 도면상의 오른쪽에 있는 출력단까지의 통로 그리고 또 입력단(124)에서 부터 다른 출력단까지의 통로를 명확히 나타낸다. 이러한 통로들은 서로 병렬로 선정되어 있다. 데이타선(110)에 있는 데이타가 유효하게 되면 상기 통로가 규정되게 된다. 각 데이타 비트의 위치에 대해 데이타선(110)상에 논리값 1이 하나 있으면(이 경우 데이타선(110')상에는 논리값 0이 하나 있음)왼쪽에서 부터 나오는 데이타는 그 비트위치를 통해 곧바로 통과하게 된다. 두개의 데이타선이 역으로되면 데이타는 교차되게 된다. 즉 이의 의미는 논리값 1에 대한 모든 데이타 비트에 대해 그 데이타는 입력단(122)(124)에서 부터 오른쪽으로 계속해서 통과하게 된다는 것이다. 논리값이 0일 경우에는 그들은 전환되게 된다.
논리값 1과 0을 계산하여 패리티를 파악할 수 있으므로 제1도의 맨 오른쪽에 있는 출력단 중 어느 것이 입력단(124)에 대응하는 논리값 0 또는 입력단(122)에 대응하는 논리값 1을 가지는가를 판별하여 데이타상에 논리값 1이 짝수인지 흘수인지를 쉽게 파악할 수가 있다. 본 발명에 따른 회로에서 야기되는 시간지연은 전압 입력 및 타이밍회로(105)의 출력이 논리값 1로 변환될때까지 단지 선 캐패시턴스의 충전에 의해서만 야기되어진다. 그러므로 패리티회로의 맨 끝 즉 제1도상의 오른쪽 끝에서 신호가 감지되기전에는 아주 짧은 시간의 지연만이 야기되게 된다.
본 발명의 또 다른 장점은 상승전압이 잡음을 제한시킬 수 있는 상기한 어떤 명목상의 값 이상으로 되면 즉시 출력단의 상태가 감지될 수 있다는 것이다. 이와 같은 기능을 수행하는 적절한 회로는 제2도에서의 회로 "200"으로 표시된 감지 증폭기이다. 이 감지 증폭기(200)는 세 부분으로 나누어지게 되는데 즉, 통로 반전회로(100)로부터 감지증폭기(200)를 분리시키는 분리회로(혹은 입력회로)(210)와, 자체감지증폭기(220), 그리고 한쌍의 출력회로(230)(230')등 세부분이다. 선(242)(244)과 마디(217)는 접지에서 미리 충전된다. 동작시에 출력단(122')(124')중 어느 한단의 전압이 상승하기 시작할때 두선(242)(244)중 어느 한 선의 전압이 상승하기 시작하게 되는데 그이유는 트랜지스터(212)(212')가 타이밍회로(206)에 의해 제어되는 마디(215)의 정(+)전압에 의하여 도통되어지기 때문이다. 선(242)(244)의 전압상승은 비교적 느린 속도인데 이의 이유는 통로반전회로(100)와 통하는 긴 전도통로에 의하여 형성된 대용량 캐패시턴스에 선이 연결되기 때문이다. 시간이 충분히 지나 선(242)과 선(244)사이에 매우 큰 전압차가 생기게 되고, 많은 가변상태에 의존하는 상기 전압차의 크기가 감지되면 타이밍회로(206)에 있는 최종 인버터의 상태는 전환되게 되고 그리고 이에 의해 마디(215)는 접지되고, 트랜지스터(216)(212)(212')는 오프(OFF)되며, 트랜지스터(214)는 온(ON)되게 된다. 타이밍회로(206)는 전압입력 및 타이밍회로(105)의 출력 상태에 응답하는 간단한 인버터 연결망으로 되어 있다.
상기 타이밍회로(206)는 전압입력 및 타이밍회로(105)의 출력선(103)에 연결되어 있다. 출력선(103)의 전압이 초기에는 로우상태이므로 타이밍회로(206)의 인버터 체인은 마디(215)에다 하이상태의 전압을 부가시킨다. 그러므로 출력선(103)의 전압이 하이상태로 상승될때 타이밍회로(206)는 출력선(103)의 출력을 변환시켜 마디(215)에다 로우상태의 전압을 인가시키게 된다.
그리고 트랜지스터(214)의 드레인 단자에 있는 VCC마디로부터 마디(217)를 지나 감지 증폭기(220)의 잔여부분을 형성하는 한쌍의 인버터(225)(225')에 이르는 한 통로가 있다. 예를 들면 만약 선(242)에서 전압 상승이 일어난다면 마디(221) 전압 또한 증가하여 트랜지스터(222')(224')에 영향을 미쳐서 트랜지스터(224')는 온(ON)되게 하고 트랜지스터(222')는 오프되게 한다. 따라서 트랜지스터(214)에 연결된 VCC마디로부터 인가되는 전류는 먼저 트랜지스터(222)를 지나 선(242)에 연결된 마디(221)로 흐를 것이다. 이와 같은 전류통로와 이에 관련된 트랜지스터는 구동장치로써 언급되기도 하는데 그 이유는 분리된 전압으로 선(242)(244)을 구동시키기 때문이다.
선(242)상의 전압이 상승되면 그선(242)과 VCC마디가 연결되게 된다. 선(244)이 접지된 입력단(124)에 연결되어 있기 때문에 상기 선(244)상의 전압은 로우상태를 유지하게 된다. 그러므로 트랜지스터(222)는 온되게 되고, 트랜지스터(224)는 오프되게 된다. 트랜지스터(214)가 타이밍회로(206)에 의해 온될때 트랜지스터(222)는 온되고 트랜지스터(222')는 오프되기 때문에 선(242)은 VCC마디에 연결되지만 선(244)은 접지되게 된다. 그러므로 선(242)상의 전압은 구동회로에 의해 VCC까지 상승되게 되고, 이에 의해 선(242)상의 전압과 선(244)상의 전압은 별도로 구동되게 된다.
트랜지스터(212)(212')는 오프되고 선(242)은 나머지 긴 전도 통로로부터 분리되고 비교적 작은 캐패기턴스를 가지게 된다. 따라서 감지증폭기(200)가 분리되지 않은 경우보다 더 빨리 선(242)과 마디(221)의 전압을 상승시킬 수가 있다. 이러한 장점때문에 마디(217)에 인가된 전압은 전압(VCC)의 크기만큼 신속히 상승할 것이고 빠른 속도로 감지증폭기(220)의 출력치를 안정화시킬 것이다. 안정값에 이르는 전압의 급속한 증가는 감지 증폭기와 함께 전압 크기를 재빠르게 설정시키는데 사용되는 본 발명의 중요한 장점이 되고 있다. 출력회로(230)는 선(242)상의 전압이 상승값에 응답하여 출력단(236)에서 안정된 접지값의 출력이 발생되게 한다. 그리고 출력회로(230')는 출력단(238)상에 불변적인 높은 출력치가 나오도록 선(244)상의 불편 접지 전압치에 응답할 것이다.
제3도에는 두개의 통로반전회로(100)로 구성된 패리티 점검회로가 나타나있다. 회로의 각 연결회로망은 제1도와 같이 트리거식 전압입력 및 타이밍회로(105)를 지니고 있다. 이 회로망은 출력감지 증폭기(200)에서 종결되며, 상기 출력감지 증폭기(200)는 전압입력 및 타이밍회로(105)로부터 나오는 입력선(205)을 지닌 타이밍회로(206)에 의해서 트리거된다. 상단회로 "200"의 출력은 말단회로 "200"에서 최종 출력을 만들도록 상단 회로망과 하단 회로망을 효과적으로 결합하는 보충 통로반전 회로(100')의 입력으로 쓰일 것이다. 이와 같은 기술은 어떤 원하는 패리티 점검 기능을 형성하기 위하여 통로반전회로(100)와 감지증폭기(200)의 많은 조합을 쉽게 만들어 줄 것이다. 여기서 통로반전회로(100)의 출력단은 진리 데이타상태가 짝수개 있으면 입력형태를 재생시킨다.
보충 인버터를 상단선(102)과 하단선(104)에 부가시켜 반대 패리티용에 대한 것을 제공할 수도 있다.

Claims (5)

  1. 데이타 의존통로를 구성하는 상단선(102), 하단선(104) 및 스위치선(114)(116)을 따라 출력단으로 통과하는 입력전압에 응답하여 하나 이상의 출력단(122')(124')에 출력전압을 놓는 것으로 된 고속 패리티 점검회로에 있어서, 연속적으로 연결된 다수개의 통로반전회로(배타 OR회로)(100)가 설치되어 있고, 상기 통로반전회로(100)는 한쌍의 입력단(122)(124), 한쌍의 데이타선(110)(110') 그리고 두개의 분리된 택일 통로중 상기 데이타선(110)(110')에 인가되는 데이타상태에 의존하는 선택된 한 통로를 따라 입력단(122)(124)에 연결된 한쌍의 출력단(122')(124')을 가지고 있고, 첫번째의 통로반전회로에 있는 출력선(103)과 입력단(122)은 데이타의존통로(102, 104 ; 114, 116)에 의해 최종의 출력단(122')(124')에 연결되어 있으며, 통로반전회로(100)의 모든 데이타선(110)(110')에 인가된 신호가 안정된 이후에 입력전압이 인가되게 되어 있고, 최종 출력단이 데이타 의존통로(102, 104, 114, 116)에 따라 좌우되는 데이타 상태에 있는 출력 신호를 발생시키는 최종 출력단에 인가되는 신호를 증폭시키는 감지증폭기(200)에 연결되어 있으며, 그리고 상기 입력 전압은 데이타선(110)(110')에 입력되는 데이타중 가장 늦게 입력되는 데이타에 의해 제어되는 전압입력 및 타이밍회로(105)에 의해서 출력선(103)에 인가되게 되어있는 것을 특징으로 하는 고속 패리티 점검회로.
  2. 제1항에 있어서, 상기 통로반전회로(100)는 상단 입력단과 상단 출력단 사이와 하단 입력단과 하단출력단 사이의 트랜지스터(112)를 통과하는 저임피던스의 첫번째 상태를 설정하고, 그리고 상단입력단과 하단 출력단 사이와 하단 입력단과 상단 출력단 사이의 트랜지스터(112')를 통과하는 저임피던스의 두번째 상태를 설정하는 장치를 포함하고 있는 것을 특징으로 하는 고속패리티 점검회로.
  3. 제2항에 있어서, 데이타 상태가 데이타선(110)(110')에서 설정되는 데이타 설정기간 동안 접지된 저임피던스 통로가 첫번째 통로반전회로의 상단과 하단의 입력단에 인가되게 하고, 그리고 선택된 전압이 초기신호에 응답하여 첫번째 통로반전 회로의 상단입력단과 하단입력단 중 어느 하나에 인가되게 하는 입력회로를 포함하고 있고, 그리고 상기 입력회로가 상기 선택된 전압을 상기 상단 및 하단 입력단 중 어느 하나에 인가시키기 전에 다수개의 통로반전회로가 상단 입력단에서 부터 한쌍의 최종출력단중 어느 하나에 까지 그리고 하단 입력단에서 부터 한쌍의 최종 출력단중 다른 하나에 까지 두개의 분리된 연속 통로를 형성하게되어 있는 것을 특징으로 하는 고속 패리티 점검회로.
  4. 제3항에 있어서, 감지증폭기(200)는 한쌍의 최종 출력판(122')(124')중 어느 하나에 있는 변화하는 전압에 응답하여 선(242)과 선(244)사이에 전압차가 생기게 하고, 마디(215)에 있는 타이밍 신호에 응답하는 분리회로(210)는 최종 출력단(122')(124')과 대응하는 선(242)(244)사이에 트랜지스터(212)(212')를 통해 고임피던스 장벽이 생기게 하며, 마디(215)에 있는 타이밍 신호에 의해 제어되는 구동 회로인 트랜지스터(214, 216, 222, 222')는 전압차를 확대시키기 위해 신속하게 선(242)(244)을 구동시키게 되어 있는 것을 특징으로 하는 고속패리티 점검회로.
  5. 제1항에 있어서, 다수개의 통로반전회로(100)는 두개 이상의 연속 배열회로망으로 연결되어 있고, 상기 통로반전 회로(100)의 각각은 한쌍의 감지증폭기의 출력단(236)(238)을 가지고 있는 감지증폭기(200)에서 종결되도록 되어 있으며, 상기 두개 이상의 연속 배열 회로망에 있는 한쌍의 감지 증폭기의 출력단은 상기 두번째 연속 배열회로망에 있는 선택된 통로 반전회로의 데이타선(110)(110')에 연결되어 있고, 상기 두 번째 연속 배열회로망의 감지증폭기는 첫번째와 두번째의 연속배열회로망의 데이타선(110)(110')에 있는 데이타의 상태에 응답하게 되어 있는 것을 특징으로 하는 고속패리티 점검회로.
KR1019850009825A 1984-12-26 1985-12-24 고속 패리티(parity) 점검회로 KR940000269B1 (ko)

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US06/686,331 US4646306A (en) 1984-12-26 1984-12-26 High-speed parity check circuit
US686331 1984-12-26

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