DE2934599C3 - Schaltungsanordnung zur Bildung von Prüfbits in einer Fehlerkorrektureinrichtung - Google Patents

Description

F i g. 2 den Zeitablauf von Steuersignalen.

Die in Fig. 1 vereinfacht dargestellte Schaltungsanordnung geht davon aus, daß in jeder Spalte der in bekannter Weise in Zeilen und Spalten angeordneten Speicherzellen zu der Bitleitung Di(J=O ...j)für den wahren Wert eines Datenbits auch noch eine Bitleitung Di für das invertierte Datenbit vorhanden ist. 1st diese Voraussetzung nicht erfüllt, dann müssen zu jeder Spalte der Speichermatrix Inverter zur Bildung der invertierten Datenbits vorgesehen werden.

Für jedes Datenbit, das bei der Quersummenbildung für ein bestimmtes Prüfbit Cberücksichtigt wird, ist eine Schalteinrichtung 5/ vorgesehen, die abhängig von dem vorliegenden logischen Wert des Datenbits zwei Prüfleitungen L1 und L 2 glatt durchschaltet oder kreuzt. Jede Schalteinrichtung S/enthält ein erstes Paar von MOS-Transistoren 771 und 772, deren zwischen Sperrung und Durchlaß gesteuerte Schaltstrecken im Verlauf der Prüfleitungen Li und L2 liegen. Die Steuerelektroden der Transistoren 771 unu T/2 sind mit der Bitleitung Dl für die invertierten Datenbits verbunden. Die glatte Durchschaltung der durch eine Schalteinrichtung Si unterbrochenen Abschnitte der Prüfleitungeni Ll bzw. L 2 erfolgt also, wenn an der Bitleitung Di das höhere der beiden Datenpotentiale anliegt. Die gesteuerten Strecken eines weiteren Paares von Transistoren 773 und 774 verbinden einen Abschnitt der Prüfleitung L1 mit dem folgenden Abschnitt der Prüfleitung L 2 und umgekehrt. Die Steuerelektrode der Transistoren T/3 und T/4 des zweiten Paares sind an die Bitleitung Di für das nichtinvertierte Datenbit angeschlossen. Mit dem höheren Signalpotential auf der Bitleitung Di werden die Prüfleitungen L1 und L 2 somit überkreuzt durchgeschaltet.

Während der eigentlichen Bewertungsphase werden die Anfänge der beiden Prüfleitungen L 1 und L 2 an verschiedene Potentiale gelegt. Die Potentialdifferenz setzt sich auf die Enden der Prüfleitungen L 1 und L 2 durch, wobei aas den logischen Wert des Prüfbits bestimmende Vorzeichen der Potentialdifferenz von den jeweiligen logischen Werten der in die Quersummenbildung einbezogenen Datenbits abhängt. Die Potentialdifferenz an den Prüfleitungsenden setzt ein aus der Technik der MOS-Speicher bekanntes Flipflop aus überkreuzgekoppelten Transistoren TJ und T2 in einer Bewerterschaltung ß(vergl. Electronics, 13.9.1972, S. 116 bis 121). Das Flipflop wird durch einseitiges Anschalten an das Bezugspotentiai VSS mit Hilfe des Transistors T3 aktiviert und verstärkt die durch die herrschende Potentialdifferenz vorgegebene Information auf den Endpegel. Vorher jedoch wird das Flipflop durch die Transistoren 7"4 und T5 von den Prüfleitungen L 1 und L 2 abgetrennt, da deren große parasitäre Kapazitäten die Pegeiregenerierung stören wurden.

Das erzeugte Prüfbit steht am Ausgang C zur Verfügung. Der Ausgang Cführt das invertierte PrüfbiL Der zeitliche Ablauf der einzelnen Vorgänge, die für

■> die Bildung von Prüfbits von Bedeutung sind, ist am besten anhand der Zeitdiagramme nach Fig.2 zu erkennen. Zwischen zwei Speicherzugriffen werden die Prüfleitungen L 1 und L 2 gemeinsam über die bisher nicht erwähnten Transistoren 7~6 und T7 einer ersten

ίο Vorladeeinrichtung an den Prüfleitungsanfängen (Fig. 1) und durch die Transistoren T8 und Γ9 einer zweiten Vorladeeinrichtung an den Prüfleitungsenden an ein Vorladepotential VDD angeschlossen. Dazu werden die Transistoren Γ6 bis 7"9 durch ein

; -, Vorladesignal PRE leitend gesteuert. Es kann vorausgesetzt werden, daß zu diesem Zeitpunkt alle Bitleitungen Di und Di ebenfalls vorgeladen sind, wie dies bei Speichern der hier betrachteten Art allgemein üblich ist (vergl. Electronics, 13.9.1972, S. 116 bis 121). Es sind

;t) dann in allen Durchschalteeinrichtungen S/ sowohl die Transistoren 771 und 772 als auch die Transistoren 773 und 774 leitend. Damit nehmen auch sämtliche Zwischenabschnitte der Prüfleitungen L 1 und L 2 das Vorladepotential an. Es ist nun ersichtlich, daß die Vorladeeinrichtung mit den Transistoren 7"8 und Γ9 an den Leitungsenden grundsätzlich auch wegfallen kann.

Die Vorladung der Prüfleitungen L 1 und L 2 wird

durch Abschalten des Vorladesignals PRE etwa, in dem Zeitpunkt beendet, ir dem aufgrund eines Schreib- oder Lesezugriffs zum Speicher die Informationen auf den Bitleitungen Di und Di ihre gültigen Werte annehmen, was insbesondere bei einem Lesezugriff mit einer gewissen zeitlichen Streuung eintritt. Nach einer Zeitspanne, die so bemessen ist, daß unter den

s·) ungünstigsten Vorbedingungen die richtige Einstellung aller Durchschakeinrichtungen 5/angenonimen werden kann, wird der Anfang der Prüfleitung L 2 über einen durch den Entladeimpuls Φ1 leitend gesteuerten Transistor 710 mit dem Bezugspotential VSS verbdnden, d. h. entladen. Abhängig von der Zahl der im Einzelfall bestehenden Kreuzungen der Prüfleitungen L 1, L 2 nimmt das Ende einer Prüfleitung wenigstens annährend das Bezugspotential VSSan.

Nach einer weiteren Zeitspanne, in der die Umladung des durchgeschalteten Leitungszuges beendet und das Flipflop in der Bewerterschaltung B voreingestellt ist, werden die Transistoren Γ 4 und T5 durch Wegnahme des Schaltsignals Φ 2 gesperrt. Damit wird die Bewerterschaltung ßvon den Prüfleitungen L 1 und L 2 abgetrennt. Unmittelbar danach erfolgt die Aktivierung des Flipflops in der Bewerterschaltung B, in dem der Transistor T3 durch einen Taktimpuls Φ 3 vorübergehend leitend gesteuert wird.

Hierzu 1 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Schaltungsanordnung zur Bildung von Prüfbits gemäß dem einem ausgewählten Korrekturcode zugrundeliegenden Algorithmus in einer Einrichtung zur Korrektur von Fehlern in aus einem Speichermedium bitparallel gelesenen Datenworten, dadurch gekennzeichnet, daß für jedes zu erzeugende Prüfbit (C) ein Paar von Prüfleitungen (L 1, L 2), die eingangsseitig auf verschiedenen Potentialen liegen, sowie ein Satz von Durchschalteinrichtungen (Si) zur gekreuzten oder nichtgekreuzten Durchschaltung dieser Prüfleitungen (L 1, L 2) vorgesehen sind, wobei die Durchschalteinrichtungen (Si) jeweils nach Maßgabe des dem benützten Korrekturcode zugrundeliegenden Algorithmus den Bitstellen (i) zugeordnet und so ausgebildet sind, daß ein Datenbit mit dem logischen Wert »0« eine glatte Durchschaltung der Prüfleitungen (L i, LT) und ein Datenbit mit dem logischen Wert »1« eine Leitungskreuzung bewirkt, und daß am Ende eines jeden Paares von Prüfleitungen (L 1, L 2) eine Bewerterschaltung (B) zur Abgabe eirres Prüfbits (C) vorgesehen ist, die entsprechend dem Vorzeichen der zwischen den Prüfleitungen (L 1, L 2) herrschenden Potentialdifferenz den logischen Wert des Prüfbits fCJ bestimmt.

2. Schaltungsanordnung nach Anspruchl, gekennzeichnet durch die Integration in einem Speicherbaustein und durch die Verbindung der Durchschalteeinrichtungen (Si) mit den bausteininternen Bitleitungen (Di, Di).

3. Schaltungsanordnung nach Anspruch 2 in einem Speicherbaustein mit matrixförmig angeordneten Speicherelementen aus MOS-Transistoren mit Wortleitungen und paarweise zugeordneten (gefalteten) Bitleitungen für die nichtinvertierten und invertierten Datenbits, dadurch gekennzeichnet, daß jede Durchschalteinrichtung (Si) enthält ein erstes Paar von MOS-Transistoren (Til, Ti2), deren gesteuerte Strecken im Zuge der Prüfleitungen (L 1, L2) liegen und deren Steuerelektroden mit der betreffenden Bitleitung (Di) für das invertierte Datenbit verbunden ist, sowie ein zweites Paar von MOS-Transistoren (Ti 3, Ti4), deren gesteuerte Strecken eine sich überkreuzende Verbindung zwischen der einen und der anderen Prüfleitung eines Prüfleitungspaares (L 1, L 2) herstellen und deren Steuerelektroden mit der betreffenden Bitleitung (Di) für das nichtinvertierte Datenbit verbunden ist, daß mindestens am Anfang eines jedes Prüfleitungspaares eine Vorladeeinrichtung (T6, Tl bzw. TS, Γ9) zur zeitweiligen, durch ein Vorladesignal PRE) gesteuerten Verbindung der Prüfleitungen (L 1, L 2) mit einem Vorladepotential (VDD) vorgesehen ist, daß die eine Prüfleitung (z. B. L 2) über einen durch einen Entladeimpuls (Φ 1) gesteuerten MOS-Transistor (TiO) zeitweilig mit einem zweiten, von dem Vorladepotential (VDD) verschiedenen Potential (VSS) verbindbar ist und daß an den Enden der Prüfleitungen weitere, durch ein Schaltsignal (Φ 2) steuerbare MOS-Transistoren (T4, T5) zur zeitweiligen Abschaltung der Bewerterschaltung (B) von den Prüfleitungen (L 1, L2) vorgesehen sind.

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Datenspeicher wie beispielsweise Arbeitsspeicher von Datenverarbeitungsanlagen sind derzeit überwie- -; gend mit Einrichtungen zur Fehlerkorrektur ausgestattet. Am meisten verbreitet sind hierbei wohl Einrichtungen zur Korrektur von Einfachfehlern und zur Erkennung von Doppelfehlern (vergl. beispielsweise DE-PS 23 44 019). Bekannt sind aber auch Einrichtungen zur Korrektur von verstreuten oder gebündelten Mehrfachfehlern. Die Leistungsfähigkeit des sogenannten Korrekturcodes, d. h. die Zahl der korrigierbaren und darüber hinaus erkennbaren Fehler in einem Datenwort hängt von seiner Redundanz im Verhältnis zur Breite des Datenworts ab. Sowohl beim Einschreiben in den Speicher als auch beim Lesen aus dem Speicher werden aus dem Datenwort durch Quersummenbildung modulo 2 Prüfbits abgeleitet, wobei für jedes Prüfbit entsprechend dem dem Korrekturcode zugrundeliegenden Algorithmus andere Datenbits berücksichtigt werden. Durch bitweisen Vergleich der beim Einschreiben und beim Lesen gewonnenen Prüfbits wird das Fehlersyndrom gewonnen, das eine Information über den jeweils vorliegenden Fehlerzu-

2-5 stand bildet. Insbesondere sind alle Bits des Syndroms gleich Null, wenn kein Fehler aufgetreten ist. Es ist bekannt, zur Ableitung der Prüfbits aus EXOR-Gliedern bestehende Baumstrukturen zu verwenden. (IBM Journal of Research and Development, VoI 14, Juli 1970,

S. 295 — 400.) Dabei werden jeweils zwei der für die Quersummenbildung infragekommenden Datenbits auf die Eingänge einer ersten Gruppe von EXOR-Gliedern geschaltet. Die Ausgänge der EXOR-GIieder der ersten Gruppe sind mit den Eingängen von EXOR-Gliedern einer zweiten Gruppe verbunden. Dies wird solange fortgesetzt, bis schließlich nur noch ein Ausgang vorhanden ist, an dem das betreffende Prüfbit abgenommen werden kann. In entsprechender Weise wird bei der Herleitung der weiteren Prüfbits verfahren.

Kleine Vereinfachungen können sich daraus ergeben, daß einzelne Teilsummen für die Ableitung von verschiedenen Prüfbits verwendbar sind. Die bekannte Art der Ableitung der Prüfbits ist nicht nur sehr aufwendig, sondern weist auch den Nachteil einer vergleichsweise hohen Signallaufzeit auf.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Prüfung von Prf'fbits anzugeben, die einen geringen Schaltungsaufwand erfordert und wesentlich schneller arbeitet. Eine derartige Schaltungsanordnung weist gemäß der Erfindung die im kennzeichnenden Teil des Patentanspruchs 1 aufgeführten Merkmale auf.

Obgleich die Erfindung auch in einer Fehlerkorrektureinrichtung eingesetzt werden kann, die einem ganzen Speicher oder Speichermodul in unipolarer oder bipolarer Technik zugeordnet ist, ist ihre Anwendung in Verbindung mit einer innerhalb eines Speicherbausteines integrierten Fehlerkorrektureinrichtung besonders vorteilhaft. Die Integration einer Fehlerkorrektureinrichtung in einem Speicherbaustein zur Erhöhung der Zuverlässigkeit und zur Verbesserung der Ausbeute bei der Herstellung ist bereits durch die DE-PS 25 49 392 bekannt. Die Erfindung wird im folgenden anhand der in einem integrierten MOS-Speicherbaustein vorliegenden Gegebenheiten unter Zuhilfenahme der Zeichnung näher beschrieben. Es zeigt

F i g. 1 das Schema der erfindungsgemäßen Schaltungsanordnung zur Bildung eines Prüfbits,