DE2934599B2 - Schaltungsanordnung zur Bildung von Prüfbits in einer Fehlerkorrektureinrichtung - Google Patents
Schaltungsanordnung zur Bildung von Prüfbits in einer FehlerkorrektureinrichtungInfo
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Description
Die in Fig. 1 vereinfacht dargestellte Schaltungsanordnung geht davon aus, daß in jeder Spalte der in
bekannter Weise in Zeilen und Spalten angeordneten Speicherzellen zu der Bitleitung Di(/=0 ... j) für den
wahren Wert eines Datenbits auch noch eine Bitleitung Di für das invertierte Datenbit vorhanden ist Ist diese
Voraussetzung nicht erfüllt, dann müssen zu jeder Spalte der Speichermatrix Inverter zur Bildung der
invertierten Datenbits vorgesehen werden.
Für jedes Datenbit, das bei der Quersummenbildung
für ein bestimmtes Prüfbit Cberücksichtigt wird, ist eine Schalteinrichtung Si vorgesehen, die abhängig von dem
vorliegenden logischen Wert des Datenbits zwei Prüfleitungen LX und L2 glatt durchschaltet oder
kreuzt. Jede Schalteinrichtung 5/enthält ein erstes Paar
von MOS-Transistoren 771 und 772, deren zwischen Sperrung und Durchlaß gesteuerte Schaltstrecken im
Verlauf der Prüfleitungen LX und L2 liegen. Die Steuerelektrodenjter Transistoren 771 und 772 sind mit
der Bitleitung Di für die invertierten Datenbits verbunden. Die glatte Durchschaltung der durch eine
Schalteinrichtung Si unterbrochenen Abschnitte der Prüfleitungen LX bzw. L 2 erfolgt also, wenn an der
Bitleitung Di das höhere der beiden Datenpotentiale anliegt. Die gesteuerten Strecken eines weiteren Paares
von Transistoren 7/3 und 774 verbinden einer Abschnitt der Prüfleitung LX mit dem folgenden
Abschnitt der Prüfleitung L 2 und umgekehrt. Die Steuerelektrode der Transistoren T/3 und 774 des
zweiten Paares sind an die Bitleitung Di für das
nichtinvertierte Datenbit angeschlossen. Mit dem höheren Signalpotential auf der Bitleitung Di werden
die Prüfleitungen L X und L 2 somit überkreuzt durchgeschaltet.
Während der eigentlichen Bewertungsphase werden die Anfänge der beiden Prüfleitungen L1 und L 2 an
verschiedene Potentiale gelegt Die Potentialdifferenz setzt sich auf die Enden der Prüfleitungen L1 und L 2
durch, wobei das den logischen Wert des Prüfbits bestimmende Vorzeichen der Potentialdifferenz von
den jeweiligen logischen Werten der in die Quersummenbildung einbezogenen Datenbits abhängt. Die
Potentialdifferenz an den Prüfleitungsenden setzt ein aus der Technik der MOS-Speicher bekanntes Flipflop
aus überkreuzgekoppelten Transistoren Π und 7~2 in
einer Bewerterschaltung ß(vergl. Electronics, 13.9.1972,
S. 116 bis 121). Das Flipflop wird durch einseitiges Anschalten an das Bezugspotential VSS mil Hilfe des
Transistors 73 aktiviert und verstärkt die durch die herrschende Potentialdifferenz vorgegebene Information auf den Endpegel. Vorher jedoch wird das Flipflop
durch die Transistoren TA und Γ5 von den Prüfleitungen L 1 und L 2 abgetrennt da deren große parasitäre
die Bildung von Prüfbits von Bedeutung sind, ist am
besten anhand der Zeitdiagramme nach Fig.2 zu
erkennen. Zwischen zwei Speicherzugriffen werden die
nicht erwähnten Transistoren T6 und Tl einer ersten
ίο Vorladeeinrichtung an den Prüfieitiingsanfängen
(Fig. 1) und durch die Transistoren T% und T9 einer
zweiten Vorladeeinrichtung an den Prüfleitungsenden an ein Vorladepotential VDD angeschlossen. Dazu
werden die Transistoren 7"6 bis Γ9 durch ein
Vorladesignal PRE leitend gesteuert Es kann vorausgesetzt werden, daß zu diesem Zeitpunkt alle Bitleitungen
Di und Di ebenfalls vorgeladen sind, wie dies bei Speichern der hier betrachteten Art allgemein üblich ist
(vergl. Electronics, 13.9.1972, S. 116 bis 121). Es sind
dann in allen Durchschalteeinrichtungen Si sowohl die Transistoren 771 und 772 als auch die Transistoren 773
und 774 leitend. Damit nehmen auch sämtliche Zwischenabschnitte der Prüfleitungen L X und L 2 das
Vorladepotential an. Es ist nun ersichtlich, daß die
den Leitungsenden grundsätzlich auch wegfallen kann.
durch Abschalten des Vorladesignals PRE etwa in dem
Lesezugriffs zum Speicher die Informationen auf den
Bitleitungen Di und Di ihre gültigen Werte annehmen, was insbesondere bei einem Lesezugriff mit einer
gewissen zeitlichen Streuung eintritt. Nach einer Zeitspanne, die so bemessen ist daß unter den
ungünstigsten Vorbedingungen die richtige Einstellung aller Durchschalteinrichtungen Si angenommen werden
kann, wird der Anfang der Prüfleitung L 2 über einen durch den Entladeimpuls Φ1 leitend gesteuerten
Transistor Γ10 mit dem Bezugspotential VSSverbun
den, d. h. entladen. Abhängig von der Zahl der im
annährend das Bezugspotential VSS an.
des durchgeschalteten Leitungszuges beendet und das Flipflop in der Bewerterschaltung B voreingestellt ist,
werden die Transistoren 7" 4 und T5 durch Wegnahme des Schaltsignals Φ 2 gesperrt Damit wird die
Bewerterschaltung B von den Prüfleitungen L X und L 2
abgetrennt Unmittelbar danach erfolgt die Aktivierung
des Flipflops in der Bewerterschaltung B, in dem der Transistor Γ3 durch einen Taktimpuls Φ 3 vorübergehend leitend gesteuert wird.
Claims (3)
1. Schaltungsanordnung zur Bildung von Prüfbits gemäß dem einem ausgewählten Korrekturcode
zugrundeliegenden Algorithmus in einer Einrichtung zur Korrektur von Fehlern in aus einem Speichermedium
bitparallel gelessnen Datenworten, dadurch
gekennzeichnet, daß für jedes zu erzeugende Prüfbit (C) ein Paar von Prüfleitungen
(L 1, L 2), die eingangsseitig auf verschiedenen
Potentialen liegen, sowie ein Satz von Durchschalteinrichtungen
(Si) zur gekreuzten oder nichtgekreuzten Durchschallung dieser Prüfleitungen (L 1,
L 2) vorgesehen sind, wobei die Durchschalteinrichtungen (Si) jeweils nach Maßgabe des dem
benützten Korrekturcode zugrundeliegende» Algorithmus
den Bitstellen (i) zugeordnet und so ausgebildet sind, daß ein Datenbit mit dem logischen
Wert »0« eine glatte Durchschaltung der Prüfleitungen (L 1, L 2) und ein Datenbit mit dem logischen
Wert »1« eine Leitungskreuzung bewirkt, und daß am Ende eines jeden Paares von Prüfleitungen (L 1,
L 2) eine Bewerterschaltung (B) zur Abgabe eines Prüfbits (C) vorgesehen ist, die entsprechend dem
Vorzeichen der zwischen den Prüfleitungen (L 1, L 2) herrschenden Potentialdifferenz den logischen
Wert des Prüfbits (C) bestimmt
2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch die Integration in einem Speicherbaustein
und durch die Verbindung der Durchschalteeinrichtungen (Si) mit den bausteininternen Bitleitungen
(Di, Di)
3. Schaltungsanordnung nach Anspruch 2 in einem Speicherbaustein mit matrixförmig angeordneten
Speicherelementen aus MOS-Transistoren mit Wortleitungen und paarweise zugeordneten (gefalteten)
Bitleitungen für die nichtinvertierten und invertierten Datenbits, dadurch gekennzeichnet, daß
jede Durchschalteinrichtung (Si) enthält ein erstes Paar von MOS-Transistoren (Ti 1, 772), deren
gesteuerte Strecken im Zuge der Prüf leitungen (L 1, L 2) liegen und deren Steuerelektroden mit der
betreffenden Bitleitung (Di) für das invertierte Datenbit verbunden ist, sowie ein zweites Paar von
MOS-Transistoren (Ti 3, 774), deren gesteuerte Strecken eine sich überkreuzende Verbindung
zwischen der einen und der anderen Prüfleitung eines Prüfleitungspaares (Li, L2) herstellen und
deren Steuerelektroden mit der betreffenden Bitleitung (Di) für das nichtinvertierte Datenbit verbunden
ist, daß mindestens am Anfang eines jedes Prüfleitungspaares eine Vorladeeinrichtung (T6, Tl
bzw. Γ8, Γ9) zur zeitweiligen, durch ein Vorladesignal
PRE) gesteuerten Verbindung der Prüfleitungen (LX, L2) mit einem Vorladepotential (VDD)
vorgesehen ist, daß die eine Prüfleitung (z. B. L 2) über einen durch einen Entladeimpuls (Φ 1) gesteuerten
MOS-Transistor (TiO) zeitweilig mit einem zweiten, von dem Vorladepotential (VDD)
verschiedenen Potential (VSS) verbindbar ist und daß an den Enden der Prüfleitungen weitere, durch
ein Schaltsignal (Φ 2) steuerbare MOS-Transistoren (T4, 75) zur zeitweiligen Abschaltung der Bewerterschaltung
(B)-von den Prüf leitungen (L 1, L 2) vorgesehen sind.
Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.
Datenspeicher wie beispielsweise Arbeitsspeicher von Datenverarbeitungsanlagen sind derzeit überwiegend
mit Einrichtungen zur Fehlerkorrektur ausgestattet Am meisten verbreitet sind hierbei wohl Einrichtungen
zur Korrektur von Einfachfehlern und zur Erkennung von Doppelfehlern (vergL beispielsweise
DE-PS 23 44 019). Bekannt sind aber auch Einrichtungen zur Korrektur von verstreuten oder gebündelten
Mehrfachfehlern. Die Leistungsfähigkeit des sogenannten Korrekturcodes, d. h. die Zahl der korrigierbaren
und darüber hinaus erkennbaren Fehler in einem Datenwort hängt von seiner Redundanz im Verhältnis
zur Breite des Datenworts ab. Sowohl beim Einschreiben in den Speicher als auch beim Lesen aus dem
Speicher werden aus dom Datenwort durch Quersummenbildung modulo 2 Prüfbits abgeleitet, wobei für
jedes Prüfbit entsprechend dem dem Korrekturcode zugrundeliegenden Algorithmus andere Datenbits berücksichtigt
werden. Durch bitweisen Vergleich der beim Einschreiben und beim Lesen gewonnenen
Prüfbits wird das Fehlersyndrom gewonnen, das eine Information über den jeweils vorliegenden Fehlerzustand
bildet Insbesondere sind alle Bits des Syndroms gleich Null, wenn kein Fehler aufgetreten ist. Es ist
bekannt, zur Ableitung der Prüfbits aus EXOR-Gliedern
bestehende; Baumstrukturen zu verwenden. (IBM Journal of Research and Development, VoI 14, Juli 1970,
S. 295-400.) Dabei werden jeweils zwei der für die Quersummenbildung infragekommenden Datenbits auf
die Eingänge einer ersten Gruppe von EXOR-Gliedern geschaltet. Die Ausgänge der EXOR-Glieder der ersten
Gruppe sind mit den Eingängen von EXOR-Gliedern einer zweiten Gruppe verbunden. Dies wird solange
fortgesetzt, bis schließlich nur noch ein Ausgang vorhanden ist, an dem das betreffende Prüfbit
abgenommen werden kann. In entsprechender Weise wird bei der Herleitung der weiteren Prüfbits verfahren.
Kleine Vereinfachungen können sich daraus ergeben, daß einzelne Teilsummen für die Ableitung von
verschiedenen Prüfbits verwendbar sind. Die bekannte Art der Ableitung der Prüfbits ist nicht nur sehr
aufwendig, sondern weist auch den Nachteil einer vergleichsweise hohen Signallaufzeit auf.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Prüfung von Prufbits anzugeben,
die einen geringen Schaltungsaufwand erfordert und wesentlich schneller arbeitet. Eine derartige
Schaltungsanordnung weist gemäß der Erfindung die im kennzeichnenden Teil des Patentanspruchs 1 aufgeführten
Merkmale auf.
Obgleich die Erfindung auch in einer Fehlerkorrektureinrichtung eingesetzt werden kann, die einem
ganzen Speicher oder Speichermodul in unipolarer oder bipolarer Technik zugeordnet ist, ist ihre Anwendung in
Verbindung mit einer innerhalb eines Speicherbausteines integrierten Fehlerkorrektureinrichtung besonders
vorteilhaft. Die Integration einer Fehlerkorrektureinrichtung in einem Speicherbaustein zur Erhöhung der
Zuverlässigkeit und zur Verbesserung der Ausbeute bei der Herstellung ist bereits durch die DE-PS 25 49 392
bekannt. Die Erfindung wird im folgenden anhand der in einem integrieiten MOS-Speicherbaustein vorliegenden
Gegebenheiten unter Zuhilfenahme der Zeichnung näher beschrieben. Es zeigt
F i g. 1 das Schema der erfindungsgemäßen Schaltungsanordnung zur Bildung eines Prufbits,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19792934599 DE2934599C3 (de) | 1979-08-27 | 1979-08-27 | Schaltungsanordnung zur Bildung von Prüfbits in einer Fehlerkorrektureinrichtung |
Applications Claiming Priority (1)
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DE19792934599 DE2934599C3 (de) | 1979-08-27 | 1979-08-27 | Schaltungsanordnung zur Bildung von Prüfbits in einer Fehlerkorrektureinrichtung |
Publications (3)
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DE2934599A1 DE2934599A1 (de) | 1981-03-26 |
DE2934599B2 true DE2934599B2 (de) | 1981-08-13 |
DE2934599C3 DE2934599C3 (de) | 1982-04-08 |
Family
ID=6079403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19792934599 Expired DE2934599C3 (de) | 1979-08-27 | 1979-08-27 | Schaltungsanordnung zur Bildung von Prüfbits in einer Fehlerkorrektureinrichtung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2934599C3 (de) |
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-
1979
- 1979-08-27 DE DE19792934599 patent/DE2934599C3/de not_active Expired
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Also Published As
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DE2934599A1 (de) | 1981-03-26 |
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